JPH07192398A - 再生波形等化回路 - Google Patents
再生波形等化回路Info
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- JPH07192398A JPH07192398A JP5330448A JP33044893A JPH07192398A JP H07192398 A JPH07192398 A JP H07192398A JP 5330448 A JP5330448 A JP 5330448A JP 33044893 A JP33044893 A JP 33044893A JP H07192398 A JPH07192398 A JP H07192398A
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
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- G11B5/09—Digital recording
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】入力ビット数を減少させ、非循環型デジタルフ
ィルタの回路構成の規模を縮小する。また回路の構成要
素を変えることにより、循環型デジタルフィルタの回路
構成の規模を縮小する。 【構成】アナログハイパスフィルタ２により、再生され
た符号変調信号の低域周波数成分を減衰させる。そして
Ａ／Ｄ変換器４により、低域周波数成分が減衰した符号
変調信号をデジタル信号に変換する。そしてこのデジタ
ル信号を直ちに非循環型デジタルフィルタ５に導いて再
生波形等化を行う。そして次には循環型デジタルフィル
タ６によって、アナログハイパスフィルタ２による低域
周波数成分の減衰を補正する。
ィルタの回路構成の規模を縮小する。また回路の構成要
素を変えることにより、循環型デジタルフィルタの回路
構成の規模を縮小する。 【構成】アナログハイパスフィルタ２により、再生され
た符号変調信号の低域周波数成分を減衰させる。そして
Ａ／Ｄ変換器４により、低域周波数成分が減衰した符号
変調信号をデジタル信号に変換する。そしてこのデジタ
ル信号を直ちに非循環型デジタルフィルタ５に導いて再
生波形等化を行う。そして次には循環型デジタルフィル
タ６によって、アナログハイパスフィルタ２による低域
周波数成分の減衰を補正する。
Description
【０００１】
【産業上の利用分野】本発明は、符号変調されたデジタ
ル信号である符号変調信号が記録された磁気記録媒体か
らデジタル信号を再生する磁気再生装置に係り、より詳
細には、再生ヘッドによって検出された符号変調信号に
対して処理を行う再生波形等化回路に関する。
ル信号である符号変調信号が記録された磁気記録媒体か
らデジタル信号を再生する磁気再生装置に係り、より詳
細には、再生ヘッドによって検出された符号変調信号に
対して処理を行う再生波形等化回路に関する。
【０００２】
【従来の技術】デジタルコンパクトカセット（以下では
ＤＣＣと称する）等のデジタル磁気記録装置では、デジ
タル信号を符号変調することによって符号変調信号を生
成し、生成した符号変調信号を磁気記録媒体に記録して
いる。また、再生時、符号変調信号から符号変調データ
を検出する場合、符号間の干渉を抑制するため、記録・
再生過程の伝達関数がナイキスト特性となるように、再
生波形等化と呼ばれる補正を行っている。この補正に
は、アナログフィルタを用いる方法と、デジタルフィル
タを用いる方法とがあり、図６に示す構成は、上記した
再生波形等化をデジタルフィルタによって行う従来技術
を示している。
ＤＣＣと称する）等のデジタル磁気記録装置では、デジ
タル信号を符号変調することによって符号変調信号を生
成し、生成した符号変調信号を磁気記録媒体に記録して
いる。また、再生時、符号変調信号から符号変調データ
を検出する場合、符号間の干渉を抑制するため、記録・
再生過程の伝達関数がナイキスト特性となるように、再
生波形等化と呼ばれる補正を行っている。この補正に
は、アナログフィルタを用いる方法と、デジタルフィル
タを用いる方法とがあり、図６に示す構成は、上記した
再生波形等化をデジタルフィルタによって行う従来技術
を示している。
【０００３】同図において、ヘッドアンプ１は、再生ヘ
ッドから送出された符号変調信号を所定レベルまで増幅
する。またローパスフィルタ（以下では単にＬＰＦと称
する）３は、Ａ／Ｄ変換器６４ａにおける標本化におい
て発生する折り返しノイズを除去するため、必要帯域以
外の高周波成分を低減する。またＡ／Ｄ変換器６４ａ
は、符号変調信号をデジタル信号に変換する。そしてＡ
／Ｄ変換器６４ａの出力が導かれた非循環型デジタルフ
ィルタ（以下ではＦＩＲフィルタと称する）６６は、ト
ランスバーサルフィルタと呼ばれるフィルタであり、再
生波形等化をデジタル的に行う。そしてＦＩＲフィルタ
６６の出力は、データ検出器に導かれ、所定の符号変調
データとなる。
ッドから送出された符号変調信号を所定レベルまで増幅
する。またローパスフィルタ（以下では単にＬＰＦと称
する）３は、Ａ／Ｄ変換器６４ａにおける標本化におい
て発生する折り返しノイズを除去するため、必要帯域以
外の高周波成分を低減する。またＡ／Ｄ変換器６４ａ
は、符号変調信号をデジタル信号に変換する。そしてＡ
／Ｄ変換器６４ａの出力が導かれた非循環型デジタルフ
ィルタ（以下ではＦＩＲフィルタと称する）６６は、ト
ランスバーサルフィルタと呼ばれるフィルタであり、再
生波形等化をデジタル的に行う。そしてＦＩＲフィルタ
６６の出力は、データ検出器に導かれ、所定の符号変調
データとなる。
【０００４】図７は、図６に示した構成を改良した従来
技術の構成を示しており、この構成では、図６における
ヘッドアンプ１とＬＰＦ３との間に、再生された符号変
調信号の低域周波数成分を減衰させるハイパスフィルタ
（以下では単にＨＰＦと称する）２が挿入されている。
またＡ／Ｄ変換器６４ｂとＦＩＲフィルタ６６との間
に、ＨＰＦ２による低域周波数成分の減少を補正する循
環型デジタルフィルタ（以下では単にＩＩＲフィルタと
称する）６５が挿入されている。
技術の構成を示しており、この構成では、図６における
ヘッドアンプ１とＬＰＦ３との間に、再生された符号変
調信号の低域周波数成分を減衰させるハイパスフィルタ
（以下では単にＨＰＦと称する）２が挿入されている。
またＡ／Ｄ変換器６４ｂとＦＩＲフィルタ６６との間
に、ＨＰＦ２による低域周波数成分の減少を補正する循
環型デジタルフィルタ（以下では単にＩＩＲフィルタと
称する）６５が挿入されている。
【０００５】上記構成を用いた利点を以下に説明する。
【０００６】一般に符号変調信号は、変調方式により異
なるが、幾つかの周波数で構成されている。例えば、最
近のＤＣＣに用いられている８／１０変調方式の場合、
最高繰り返し周波数は４８ｋＨｚ（以下ではｆｍａｘと
称する）であり、最低繰り返し周波数は、９．６ｋＨｚ
（以下ではｆｍｉｎと称する）である。また再生された
符号変調信号においては、ｆｍａｘおよびｆｍｉｎの各
周波数の再生信号レベルは、再生ヘッドの周波数特性等
の電磁特性によりばらつきがあるが、ｆｍｉｎの再生信
号レベルはｆｍａｘの再生信号レベルより大きい。ＤＣ
Ｃの場合では、この差異は２０数ｄＢ以上である。
なるが、幾つかの周波数で構成されている。例えば、最
近のＤＣＣに用いられている８／１０変調方式の場合、
最高繰り返し周波数は４８ｋＨｚ（以下ではｆｍａｘと
称する）であり、最低繰り返し周波数は、９．６ｋＨｚ
（以下ではｆｍｉｎと称する）である。また再生された
符号変調信号においては、ｆｍａｘおよびｆｍｉｎの各
周波数の再生信号レベルは、再生ヘッドの周波数特性等
の電磁特性によりばらつきがあるが、ｆｍｉｎの再生信
号レベルはｆｍａｘの再生信号レベルより大きい。ＤＣ
Ｃの場合では、この差異は２０数ｄＢ以上である。
【０００７】このとき、Ａ／Ｄ変換器によるＡ／Ｄ変換
後のＳ／Ｎに注目すると、Ｓ／Ｎにおける信号Ｓのレベ
ルは、ｆｍａｘの再生信号レベルで規定される。またＳ
／ＮのノイズＮは、Ａ／Ｄ変換器の量子化による量子化
ノイズにより規定される。また、この量子化ノイズは、
Ａ／Ｄ変換器の量子化ビット数でもって表現可能なダイ
ナミックレンジと、前述したｆｍｉｎの再生信号レベル
でもって規定される。
後のＳ／Ｎに注目すると、Ｓ／Ｎにおける信号Ｓのレベ
ルは、ｆｍａｘの再生信号レベルで規定される。またＳ
／ＮのノイズＮは、Ａ／Ｄ変換器の量子化による量子化
ノイズにより規定される。また、この量子化ノイズは、
Ａ／Ｄ変換器の量子化ビット数でもって表現可能なダイ
ナミックレンジと、前述したｆｍｉｎの再生信号レベル
でもって規定される。
【０００８】これらのことに基づき、図６に示す従来技
術と図７に示す従来技術とを、Ａ／Ｄ変換器６４ａ、６
４ｂのビット数の観点から比較する。
術と図７に示す従来技術とを、Ａ／Ｄ変換器６４ａ、６
４ｂのビット数の観点から比較する。
【０００９】例えば、図８に示すようなｆｍａｘの再生
信号レベル、ｆｍｉｎの再生信号レベルを、図６に示す
ヘッドアンプ１の出力として得たとする。一方、ＬＰＦ
３のカットオフ周波数はｆｍａｘより充分高い周波数に
設定されており、ｆｍａｘ、ｆｍｉｎの各再生信号レベ
ルへの影響は発生しない。そのためｆｍａｘ、ｆｍｉｎ
の各再生信号レベルは、ＬＰＦ３を通過したときにも、
そのレベルが変動しない。従って、図６の構成における
Ａ／Ｄ変換器６４ａは、ｆｍｉｎの再生信号レベルと量
子化ノイズとの差異を示すｍｄＢのダイナミックレンジ
を備えた量子化ビット数を必要とする。
信号レベル、ｆｍｉｎの再生信号レベルを、図６に示す
ヘッドアンプ１の出力として得たとする。一方、ＬＰＦ
３のカットオフ周波数はｆｍａｘより充分高い周波数に
設定されており、ｆｍａｘ、ｆｍｉｎの各再生信号レベ
ルへの影響は発生しない。そのためｆｍａｘ、ｆｍｉｎ
の各再生信号レベルは、ＬＰＦ３を通過したときにも、
そのレベルが変動しない。従って、図６の構成における
Ａ／Ｄ変換器６４ａは、ｆｍｉｎの再生信号レベルと量
子化ノイズとの差異を示すｍｄＢのダイナミックレンジ
を備えた量子化ビット数を必要とする。
【００１０】Ａ／Ｄ変換器の性質として、量子化ビット
数をｋとし、ダイナミックレンジをｍ〔ｄＢ〕とする
と、ダイナミックレンジと量子化ビット数との関係は、
ｍ＝６×ｋにより示される関係となる。そのため上記し
たＡ／Ｄ変換器６４ａには、ｍ／６ビットの変換器が必
要となる。
数をｋとし、ダイナミックレンジをｍ〔ｄＢ〕とする
と、ダイナミックレンジと量子化ビット数との関係は、
ｍ＝６×ｋにより示される関係となる。そのため上記し
たＡ／Ｄ変換器６４ａには、ｍ／６ビットの変換器が必
要となる。
【００１１】一方、図７に示す構成では、ＨＰＦ２によ
る低域周波数成分の抑制効果によって、ＨＰＦ２を通過
したときには、ｆｍｉｎの再生信号レベルは減少してい
る。このときの減少幅をｈｄＢとすると、Ａ／Ｄ変換器
６４ｂに要求されるダイナミックレンジは（ｍ−ｈ）ｄ
Ｂとなり、Ａ／Ｄ変換器６４ｂに要求される量子化ビッ
ト数は（ｍ−ｈ）／６ビットとなる。
る低域周波数成分の抑制効果によって、ＨＰＦ２を通過
したときには、ｆｍｉｎの再生信号レベルは減少してい
る。このときの減少幅をｈｄＢとすると、Ａ／Ｄ変換器
６４ｂに要求されるダイナミックレンジは（ｍ−ｈ）ｄ
Ｂとなり、Ａ／Ｄ変換器６４ｂに要求される量子化ビッ
ト数は（ｍ−ｈ）／６ビットとなる。
【００１２】いま、ＤＣＣにおける変調方式が８／１０
変調方式であるとし、ＨＰＦ２の特性が、−６ｄＢ／ｏ
ｃｔであるとすると、前述したｈｄＢの値は約１４ｄＢ
となる。そのためＡ／Ｄ変換器６４ｂについては、Ａ／
Ｄ変換器６４ａに比したとき、そのビット数を２．３ビ
ット少なくすることが可能となっている。
変調方式であるとし、ＨＰＦ２の特性が、−６ｄＢ／ｏ
ｃｔであるとすると、前述したｈｄＢの値は約１４ｄＢ
となる。そのためＡ／Ｄ変換器６４ｂについては、Ａ／
Ｄ変換器６４ａに比したとき、そのビット数を２．３ビ
ット少なくすることが可能となっている。
【００１３】
【発明が解決しようとする課題】図７に示す従来技術で
は、ＨＰＦ２を設けることによって、Ａ／Ｄ変換におい
て要求されるダイナミックレンジを減少させることによ
り、Ａ／Ｄ変換器６４ｂに要求される量子化ビット数を
少なくしている。しかしながら、Ａ／Ｄ変換器６４ｂの
出力は、低域周波数成分の減少を補正するＩＩＲフィル
タ６５に直ちに導かれているので、このＩＩＲフィルタ
６５において低域強調され、ｆｍｉｎの再生信号レベル
はｈｄＢだけ増加することとなる。従ってＩＩＲフィル
タ６５によりダイナミックレンジの増加した出力がＦＩ
Ｒフィルタ６６への入力となり、ＦＩＲフィルタ６６の
入力ビット数が多くなることから、ＦＩＲフィルタ６６
の回路構成の規模が大きくなるという問題を生じてい
た。
は、ＨＰＦ２を設けることによって、Ａ／Ｄ変換におい
て要求されるダイナミックレンジを減少させることによ
り、Ａ／Ｄ変換器６４ｂに要求される量子化ビット数を
少なくしている。しかしながら、Ａ／Ｄ変換器６４ｂの
出力は、低域周波数成分の減少を補正するＩＩＲフィル
タ６５に直ちに導かれているので、このＩＩＲフィルタ
６５において低域強調され、ｆｍｉｎの再生信号レベル
はｈｄＢだけ増加することとなる。従ってＩＩＲフィル
タ６５によりダイナミックレンジの増加した出力がＦＩ
Ｒフィルタ６６への入力となり、ＦＩＲフィルタ６６の
入力ビット数が多くなることから、ＦＩＲフィルタ６６
の回路構成の規模が大きくなるという問題を生じてい
た。
【００１４】本発明は上記課題を解決するため創案され
たものであって、その目的は、ＦＩＲフィルタの入力の
ビット数を減じることにより、ＦＩＲフィルタの回路構
成の規模を縮小することのできる再生波形等化回路を提
供することにある。
たものであって、その目的は、ＦＩＲフィルタの入力の
ビット数を減じることにより、ＦＩＲフィルタの回路構
成の規模を縮小することのできる再生波形等化回路を提
供することにある。
【００１５】さらに、ＩＩＲフィルタについては、係数
を乗ずる手段として乗算器を用いるとゲート数が増大
し、回路規模や消費電力の点で不利になる。本発明にお
いては、乗算器を用いることなく、シフタと加算器およ
び減算器を用いることにより、ＩＩＲフィルタの回路規
模の縮小を図るものである。
を乗ずる手段として乗算器を用いるとゲート数が増大
し、回路規模や消費電力の点で不利になる。本発明にお
いては、乗算器を用いることなく、シフタと加算器およ
び減算器を用いることにより、ＩＩＲフィルタの回路規
模の縮小を図るものである。
【００１６】
【課題を解決するための手段】上記課題を解決するため
本発明の再生波形等化回路は、符号変調されたデジタル
信号である符号変調信号が記録された磁気記録媒体から
デジタル信号を再生する磁気再生装置に適用しており、
再生された符号変調信号の低域周波数成分を減衰させる
アナログハイパスフィルタと、このアナログハイパスフ
ィルタの出力をデジタル信号に変換するＡ／Ｄ変換器
と、このＡ／Ｄ変換器により変換されたデジタル信号を
再生波形等化する非循環型デジタルフィルタと、この非
循環型デジタルフィルタの出力が導かれ、前記アナログ
ハイパスフィルタによる低域周波数成分の減衰を補正す
る循環型デジタルフィルタとを備えた構成としている。
本発明の再生波形等化回路は、符号変調されたデジタル
信号である符号変調信号が記録された磁気記録媒体から
デジタル信号を再生する磁気再生装置に適用しており、
再生された符号変調信号の低域周波数成分を減衰させる
アナログハイパスフィルタと、このアナログハイパスフ
ィルタの出力をデジタル信号に変換するＡ／Ｄ変換器
と、このＡ／Ｄ変換器により変換されたデジタル信号を
再生波形等化する非循環型デジタルフィルタと、この非
循環型デジタルフィルタの出力が導かれ、前記アナログ
ハイパスフィルタによる低域周波数成分の減衰を補正す
る循環型デジタルフィルタとを備えた構成としている。
【００１７】すなわち、上記の構成とすることにより、
Ａ／Ｄ変換器により変換されたデジタル信号に対し、ダ
イナミックレンジを圧縮した状態で非循環型デジタルフ
ィルタによる処理を行うことができ、非循環型デジタル
フィルタの回路構成の規模を減少することが可能とな
る。
Ａ／Ｄ変換器により変換されたデジタル信号に対し、ダ
イナミックレンジを圧縮した状態で非循環型デジタルフ
ィルタによる処理を行うことができ、非循環型デジタル
フィルタの回路構成の規模を減少することが可能とな
る。
【００１８】また、非循環型デジタルフィルタに対して
は、導かれたデジタル信号を１／２ l （ｌ：整数）に対
する第１のシフタと、第１のシフタの出力を１／２
m （ｍ：整数）にする第２のシフタと、第２のシフタの
出力に所定量の遅延を与える第１のシフトレジスタとに
より構成されるか、あるいは第１のシフタの出力に所定
量の遅延を与える第１のシフトレジスタと、第１のシフ
トレジスタの出力を１／２ m （ｍ：整数）にする第２の
シフタとにより構成される係数乗算回路と、第１のシフ
タの出力が加算入力に導かれ、前記係数乗算回路の出力
が減算入力に導かれた第１の減算器と、第１の減算器の
出力が一方の入力に導かれた第１の加算器と、第１の加
算器の出力に所定量の遅延を与える第２のシフトレジス
タと、第２のシフトレジスタの出力を１／２n （ｎ：整
数）にする第３のシフタと、第２のシフトレジスタの出
力が加算入力に導かれ、第３のシフタの出力が減算入力
に導かれ、その出力が第１の加算器の他方の入力に導か
れた第２の減算器と、第２のシフトレジスタの出力を１
／２p （ｐ：整数）にする第４のシフタと、第４のシフ
タの出力が一方の入力に導かれた第２の加算器と、第２
の加算器の出力に、所定量の遅延を与える第３のシフト
レジスタと、第３のシフトレジスタの出力を１／２
q （ｑ：整数）にする第５のシフタと、第３のシフトレ
ジスタの出力が加算入力に導かれ、第５のシフタの出力
が減算入力に導かれ、その出力が第２の加算器の他方の
入力に導かれた第３の減算器と、第２の加算器の出力が
加算入力に導かれ、第３のシフトレジスタの出力が減算
入力に導かれた第４の減算器と、第４の減算器の出力を
１／２r （ｒ：整数）する第６のシフタとを備えた構成
とする。
は、導かれたデジタル信号を１／２ l （ｌ：整数）に対
する第１のシフタと、第１のシフタの出力を１／２
m （ｍ：整数）にする第２のシフタと、第２のシフタの
出力に所定量の遅延を与える第１のシフトレジスタとに
より構成されるか、あるいは第１のシフタの出力に所定
量の遅延を与える第１のシフトレジスタと、第１のシフ
トレジスタの出力を１／２ m （ｍ：整数）にする第２の
シフタとにより構成される係数乗算回路と、第１のシフ
タの出力が加算入力に導かれ、前記係数乗算回路の出力
が減算入力に導かれた第１の減算器と、第１の減算器の
出力が一方の入力に導かれた第１の加算器と、第１の加
算器の出力に所定量の遅延を与える第２のシフトレジス
タと、第２のシフトレジスタの出力を１／２n （ｎ：整
数）にする第３のシフタと、第２のシフトレジスタの出
力が加算入力に導かれ、第３のシフタの出力が減算入力
に導かれ、その出力が第１の加算器の他方の入力に導か
れた第２の減算器と、第２のシフトレジスタの出力を１
／２p （ｐ：整数）にする第４のシフタと、第４のシフ
タの出力が一方の入力に導かれた第２の加算器と、第２
の加算器の出力に、所定量の遅延を与える第３のシフト
レジスタと、第３のシフトレジスタの出力を１／２
q （ｑ：整数）にする第５のシフタと、第３のシフトレ
ジスタの出力が加算入力に導かれ、第５のシフタの出力
が減算入力に導かれ、その出力が第２の加算器の他方の
入力に導かれた第３の減算器と、第２の加算器の出力が
加算入力に導かれ、第３のシフトレジスタの出力が減算
入力に導かれた第４の減算器と、第４の減算器の出力を
１／２r （ｒ：整数）する第６のシフタとを備えた構成
とする。
【００１９】上記のような構成とすることにより、構成
が複雑でありゲート数の増大する乗算器を使用する代わ
りに、シフタと加算器および乗算器とを使用して循環型
デジタルフィルタを構成することができる。これによ
り、循環型フィルタで使用するゲート数を減少すること
ができる。
が複雑でありゲート数の増大する乗算器を使用する代わ
りに、シフタと加算器および乗算器とを使用して循環型
デジタルフィルタを構成することができる。これによ
り、循環型フィルタで使用するゲート数を減少すること
ができる。
【００２０】
【作用】アナログハイパスフィルタの入力における符号
変調信号のダイナミックレンジをｍｄＢとし、アナログ
ハイパスフィルタが、符号変調信号における最低繰り返
し周波数（ｆｍｉｎ）に対して与える減衰量をｈｄＢと
すると、アナログハイパスフィルタの出力に現れる符号
変調信号のダイナミックレンジは（ｍ−ｈ）ｄＢであ
る。このため、アナログハイパスフィルタの出力をデジ
タル信号に変換するＡ／Ｄ変換器の量子化ビット数につ
いては、アナログハイパスフィルタを設けなかった場合
に比して、ビット数がｈ／６ビット少なくなる。
変調信号のダイナミックレンジをｍｄＢとし、アナログ
ハイパスフィルタが、符号変調信号における最低繰り返
し周波数（ｆｍｉｎ）に対して与える減衰量をｈｄＢと
すると、アナログハイパスフィルタの出力に現れる符号
変調信号のダイナミックレンジは（ｍ−ｈ）ｄＢであ
る。このため、アナログハイパスフィルタの出力をデジ
タル信号に変換するＡ／Ｄ変換器の量子化ビット数につ
いては、アナログハイパスフィルタを設けなかった場合
に比して、ビット数がｈ／６ビット少なくなる。
【００２１】非循環型デジタルフィルタは、このビット
数が少なくなったデジタル信号の再生波形等化を行えば
良いので、その構成は、ｈ／６ビットだけ少ないビット
数を処理する構成で良い。そして再生波形等化された符
号変調信号は、循環型デジタルフィルタに導かれて低域
周波数帯域が強調され、アナログハイパスフィルタによ
って抑制された低域周波数成分が復元される。
数が少なくなったデジタル信号の再生波形等化を行えば
良いので、その構成は、ｈ／６ビットだけ少ないビット
数を処理する構成で良い。そして再生波形等化された符
号変調信号は、循環型デジタルフィルタに導かれて低域
周波数帯域が強調され、アナログハイパスフィルタによ
って抑制された低域周波数成分が復元される。
【００２２】また、循環型デジタルフィルタについて
は、係数倍するという処理を、２進データを１／２
n （ｎ：整数）倍するシフタ、２進データ同士の加算を
行う加算器、２進データ同士の減算を行う減算器により
行い、ゲート数の増大する乗算器を使用しないことによ
り回路構成の規模を縮小することができる。例えば、図
９の係数Ｋ４を乗算器を用いずに、シフタと加算器と減
算器のみで構成することを考える。図９で係数Ｋ４は遅
延素子３１の出力を０．９８４３７５倍する機能を表し
ている。この機能は、図３の例のようにシフトレジスタ
５１の出力を、シフタ３９と減算器４６とで加工するこ
とにより表現することができる。すなわち、シフトレジ
スタ５１の出力が加算入力に導かれ、シフトレジスタ５
１の出力を１／６４にするシフタ３９の出力が減算入力
に導かれる減算器４６による演算を行うという構成にす
ることにより、シフトレジスタ５１の出力を６３／６４
倍（＝０．９８４３７５倍）する機能を実現している。
は、係数倍するという処理を、２進データを１／２
n （ｎ：整数）倍するシフタ、２進データ同士の加算を
行う加算器、２進データ同士の減算を行う減算器により
行い、ゲート数の増大する乗算器を使用しないことによ
り回路構成の規模を縮小することができる。例えば、図
９の係数Ｋ４を乗算器を用いずに、シフタと加算器と減
算器のみで構成することを考える。図９で係数Ｋ４は遅
延素子３１の出力を０．９８４３７５倍する機能を表し
ている。この機能は、図３の例のようにシフトレジスタ
５１の出力を、シフタ３９と減算器４６とで加工するこ
とにより表現することができる。すなわち、シフトレジ
スタ５１の出力が加算入力に導かれ、シフトレジスタ５
１の出力を１／６４にするシフタ３９の出力が減算入力
に導かれる減算器４６による演算を行うという構成にす
ることにより、シフトレジスタ５１の出力を６３／６４
倍（＝０．９８４３７５倍）する機能を実現している。
【００２３】
【実施例】以下に、本発明の一実施例について図面を参
照して説明する。
照して説明する。
【００２４】図１は、本発明の再生波形等化回路の一実
施例の電気的構成を示すブロック線図である。なお同図
では、従来技術と構成が同一であるブロックについて
は、従来技術に付した符号と同一符号を付与している。
施例の電気的構成を示すブロック線図である。なお同図
では、従来技術と構成が同一であるブロックについて
は、従来技術に付した符号と同一符号を付与している。
【００２５】図において、図示が省略された再生ヘッド
からの符号変調信号が導かれたヘッドアンプ１は、符号
変調信号を所定レベルに増幅するブロックとなってお
り、増幅した符号変調信号をアナログハイパスフィルタ
（以下ではＨＰＦと称する）２に送出する。
からの符号変調信号が導かれたヘッドアンプ１は、符号
変調信号を所定レベルに増幅するブロックとなってお
り、増幅した符号変調信号をアナログハイパスフィルタ
（以下ではＨＰＦと称する）２に送出する。
【００２６】ＨＰＦ２は、符号変調信号における低域周
波数成分を減衰させることにより、Ａ／Ｄ変換器４の量
子化ビット数を減少させるフィルタである。そのため出
力されるｆｍｉｎの再生信号レベルについては、図８に
示すように、入力におけるｆｍｉｎの再生信号レベルよ
りｈｄＢ減少させる。そして低域周波数成分を減衰させ
た符号変調信号をローパスフィルタ（以下ではＬＰＦと
称する）３に送出する。
波数成分を減衰させることにより、Ａ／Ｄ変換器４の量
子化ビット数を減少させるフィルタである。そのため出
力されるｆｍｉｎの再生信号レベルについては、図８に
示すように、入力におけるｆｍｉｎの再生信号レベルよ
りｈｄＢ減少させる。そして低域周波数成分を減衰させ
た符号変調信号をローパスフィルタ（以下ではＬＰＦと
称する）３に送出する。
【００２７】ＬＰＦ３は、Ａ／Ｄ変換器４における標本
化において発生する折り返しノイズを除去するため、必
要帯域以外の高周波成分を低減するフィルタである。そ
してそのカットオフ周波数は、ｆｍｉｎ〜ｆｍａｘの周
波数成分に影響を与えないようにするため、Ａ／Ｄ変換
器４のサンプリング周波数の１／２程度の値に設定され
ている。
化において発生する折り返しノイズを除去するため、必
要帯域以外の高周波成分を低減するフィルタである。そ
してそのカットオフ周波数は、ｆｍｉｎ〜ｆｍａｘの周
波数成分に影響を与えないようにするため、Ａ／Ｄ変換
器４のサンプリング周波数の１／２程度の値に設定され
ている。
【００２８】またＬＰＦ３の出力が導かれたＡ／Ｄ変換
器４は、ＬＰＦ３から送出されるアナログ信号（低域周
波数成分が減衰されると共に、不要高周波成分が除去さ
れた符号変調信号）をデジタル信号に変換するブロック
となっている。
器４は、ＬＰＦ３から送出されるアナログ信号（低域周
波数成分が減衰されると共に、不要高周波成分が除去さ
れた符号変調信号）をデジタル信号に変換するブロック
となっている。
【００２９】なお、量子化ビット数については、アナロ
グハイパスフィルタ２により、符号変調信号におけるｆ
ｍｉｎの再生信号レベルがｈｄＢ減衰していることか
ら、この減衰を考慮すると共に、図８に示す（ｍ−ｈ）
ｄＢのダイナミックレンジとマージンとを考慮して、そ
のビット数が決定されている。そして変換したデジタル
信号については、これを非循環型デジタルフィルタ５に
送出する。
グハイパスフィルタ２により、符号変調信号におけるｆ
ｍｉｎの再生信号レベルがｈｄＢ減衰していることか
ら、この減衰を考慮すると共に、図８に示す（ｍ−ｈ）
ｄＢのダイナミックレンジとマージンとを考慮して、そ
のビット数が決定されている。そして変換したデジタル
信号については、これを非循環型デジタルフィルタ５に
送出する。
【００３０】非循環型デジタルフィルタ５は、符号変調
データの検出時の符号間の干渉を抑制するため、記録・
再生過程の伝達係数がナイキスト特性となるように再生
波形等化を行うデジタルフィルタであり、その出力を循
環型デジタルフィルタ６に送出する。
データの検出時の符号間の干渉を抑制するため、記録・
再生過程の伝達係数がナイキスト特性となるように再生
波形等化を行うデジタルフィルタであり、その出力を循
環型デジタルフィルタ６に送出する。
【００３１】また循環型デジタルフィルタ６は、アナロ
グハイパスフィルタ２において生じた低域周波数成分の
減衰を補正するデジタルフィルタであり、ｆｍｉｎの再
生信号レベルについては、これをｈｄＢだけ増加させ
る。そしてその出力を、符号変調データの検出器に送出
する。
グハイパスフィルタ２において生じた低域周波数成分の
減衰を補正するデジタルフィルタであり、ｆｍｉｎの再
生信号レベルについては、これをｈｄＢだけ増加させ
る。そしてその出力を、符号変調データの検出器に送出
する。
【００３２】図２は、非循環型デジタルフィルタ５の詳
細な電気的構成を示すブロック線図である。
細な電気的構成を示すブロック線図である。
【００３３】非循環型デジタルフィルタ５は、詳細に
は、７タップのデジタルフィルタとなっており、直列に
接続された６つのシフトレジスタ７〜１２の各々は、導
かれた入力に所定量の遅延を与える。また各タップにお
ける出力は、各々に対応して設けられた乗算器１３〜１
９の一方の入力に導かれている。そして乗算器１３〜１
９のそれぞれは、その他方の入力に導かれたタップ係数
Ｔ０〜Ｔ６のそれぞれと各タップの出力とを乗算する。
これらの乗算結果は、その全てが加算回路２０に導かれ
て足し合わされ、循環型デジタルフィルタ６に送出され
る。
は、７タップのデジタルフィルタとなっており、直列に
接続された６つのシフトレジスタ７〜１２の各々は、導
かれた入力に所定量の遅延を与える。また各タップにお
ける出力は、各々に対応して設けられた乗算器１３〜１
９の一方の入力に導かれている。そして乗算器１３〜１
９のそれぞれは、その他方の入力に導かれたタップ係数
Ｔ０〜Ｔ６のそれぞれと各タップの出力とを乗算する。
これらの乗算結果は、その全てが加算回路２０に導かれ
て足し合わされ、循環型デジタルフィルタ６に送出され
る。
【００３４】なお、非循環型デジタルフィルタ５につい
ては、上記したように、シフトレジスタと乗算器とを用
いた構成としているが、特開平４−２３３８１６に示さ
れているように、シフタと加算器、および単一係数を記
憶するメモリとを用いた回路構成として、乗算器を不要
とする構成としても良い。
ては、上記したように、シフトレジスタと乗算器とを用
いた構成としているが、特開平４−２３３８１６に示さ
れているように、シフタと加算器、および単一係数を記
憶するメモリとを用いた回路構成として、乗算器を不要
とする構成としても良い。
【００３５】しかしながら、非循環型デジタルフィルタ
５が、上記の何れの構成となっている場合でも、要求さ
れるダイナミックレンジは、Ａ／Ｄ変換器４から送出さ
れるデジタル信号のダイナミックレンジに等しい。また
Ａ／Ｄ変換器４の出力のダイナミックレンジは、図８に
おいては（ｍ−ｈ）ｄＢとして示され、図４において
は、ｎｄＢとして示されているダイナミックレンジであ
る。そのため必要となるビット数は、ｎ／６ビット
（（ｍ−ｈ）／６ビット）である。
５が、上記の何れの構成となっている場合でも、要求さ
れるダイナミックレンジは、Ａ／Ｄ変換器４から送出さ
れるデジタル信号のダイナミックレンジに等しい。また
Ａ／Ｄ変換器４の出力のダイナミックレンジは、図８に
おいては（ｍ−ｈ）ｄＢとして示され、図４において
は、ｎｄＢとして示されているダイナミックレンジであ
る。そのため必要となるビット数は、ｎ／６ビット
（（ｍ−ｈ）／６ビット）である。
【００３６】ここで、非循環型デジタルフィルタ５にお
けるビット数を、図７に示す従来技術と比較することと
する。
けるビット数を、図７に示す従来技術と比較することと
する。
【００３７】従来技術における非循環型デジタルフィル
タ６６が処理する入力は、アナログハイパスフィルタ２
によるダイナミックレンジの圧縮が補正され、ダイナミ
ックレンジが元の値に復元した入力である。つまりダイ
ナミックレンジが（ｎ＋ｈ）ｄＢの信号の処理を行う。
そのためビット数は、（ｎ＋ｈ）／６ビットとなってい
る。
タ６６が処理する入力は、アナログハイパスフィルタ２
によるダイナミックレンジの圧縮が補正され、ダイナミ
ックレンジが元の値に復元した入力である。つまりダイ
ナミックレンジが（ｎ＋ｈ）ｄＢの信号の処理を行う。
そのためビット数は、（ｎ＋ｈ）／６ビットとなってい
る。
【００３８】一方、本発明においては、非循環型デジタ
ルフィルタ５のビット数は、ｎ／６ビットであり、従来
技術に比してｈ／６ビットだけビット数が少ない構成と
なっている。
ルフィルタ５のビット数は、ｎ／６ビットであり、従来
技術に比してｈ／６ビットだけビット数が少ない構成と
なっている。
【００３９】このことは、例えば符号変調信号が、ＤＣ
Ｃに使用される８／１０変調方式の信号であり、アナロ
グハイパスフィルタ２の構成が、−６ｄＢ／ｏｃｔであ
るとすると、ｈ≒１４ｄＢとなり、従来技術に比したと
きには、２．３ビットの減少となる。
Ｃに使用される８／１０変調方式の信号であり、アナロ
グハイパスフィルタ２の構成が、−６ｄＢ／ｏｃｔであ
るとすると、ｈ≒１４ｄＢとなり、従来技術に比したと
きには、２．３ビットの減少となる。
【００４０】図９は、電子情報通信学会から刊行されて
いる『デジタル信号処理の基礎』Ｐ５３に記載された循
環型デジタルフィルタを組み合わせて構成した２段構成
の循環型フィルタであり、アナログハイパスフィルタ２
において生じた低域周波数成分の減衰（ｆｍｉｎの再生
信号レベルについてはｈｄＢの減衰）を補正するデジタ
ルフィルタである。
いる『デジタル信号処理の基礎』Ｐ５３に記載された循
環型デジタルフィルタを組み合わせて構成した２段構成
の循環型フィルタであり、アナログハイパスフィルタ２
において生じた低域周波数成分の減衰（ｆｍｉｎの再生
信号レベルについてはｈｄＢの減衰）を補正するデジタ
ルフィルタである。
【００４１】この循環型デジタルフィルタは、３Ｄ型の
１次低域通過特性循環型フィルタ７１と、１Ｄ型の１次
高域通過特性循環型フィルタ７２とにより構成されてい
て、２１〜２９の９つの乗算器と、３０〜３２の３つの
遅延手段と、３３〜３５の３つの加算器とによる構成と
なっている。
１次低域通過特性循環型フィルタ７１と、１Ｄ型の１次
高域通過特性循環型フィルタ７２とにより構成されてい
て、２１〜２９の９つの乗算器と、３０〜３２の３つの
遅延手段と、３３〜３５の３つの加算器とによる構成と
なっている。
【００４２】詳細には請求項２に挙げたように、導かれ
たデジタル信号を１／２l （ｌ：整数）にする第１のシ
フタと、第１のシフタの出力を１／２m （ｍ：整数）に
する第２のシフタと、第２のシフタの出力に所定量の遅
延を与える第１のシフトレジスタとにより構成される
か、あるいは第１のシフタの出力に所定量の遅延を与え
る第１のシフトレジスタと、第１のシフトレジスタの出
力を１／２m （ｍ：整数）にする第２のシフタとにより
構成される係数乗算回路と、第１のシフタの出力が加算
入力に導かれ、前記係数乗算回路の出力が減算入力に導
かれた第１の減算器と、第１の減算器の出力が一方の入
力に導かれた第１の加算器と、第１の加算器の出力に所
定量の遅延を与える第２のシフトレジスタと、第２のシ
フトレジスタの出力を１／２n （ｎ：整数）にする第３
のシフタと、第２のシフトレジスタの出力が加算入力に
導かれ、第３のシフタの出力が減算入力に導かれ、その
出力が第１の加算器の他方の入力に導かれた第２の減算
器と、第２のシフトレジスタの出力を１／２p （ｐ：整
数）にする第４のシフタと、第４のシフタの出力が一方
の入力に導かれた第２の加算器と、第２の加算器の出力
に、所定量の遅延を与える第３のシフトレジスタと、第
３のシフトレジスタの出力を１／２q （ｑ：整数）にす
る第５のシフタと、第３のシフトレジスタの出力が加算
入力に導かれ、第５のシフタの出力が減算入力に導か
れ、その出力が第２の加算器の他方の入力に導かれた第
３の減算器と、第２の加算器の出力が加算入力に導か
れ、第３のシフトレジスタの出力が減算入力に導かれた
第４の減算器と、第４の減算器の出力を１／２r （ｒ：
整数）する第６のシフタとを備えた構成である。
たデジタル信号を１／２l （ｌ：整数）にする第１のシ
フタと、第１のシフタの出力を１／２m （ｍ：整数）に
する第２のシフタと、第２のシフタの出力に所定量の遅
延を与える第１のシフトレジスタとにより構成される
か、あるいは第１のシフタの出力に所定量の遅延を与え
る第１のシフトレジスタと、第１のシフトレジスタの出
力を１／２m （ｍ：整数）にする第２のシフタとにより
構成される係数乗算回路と、第１のシフタの出力が加算
入力に導かれ、前記係数乗算回路の出力が減算入力に導
かれた第１の減算器と、第１の減算器の出力が一方の入
力に導かれた第１の加算器と、第１の加算器の出力に所
定量の遅延を与える第２のシフトレジスタと、第２のシ
フトレジスタの出力を１／２n （ｎ：整数）にする第３
のシフタと、第２のシフトレジスタの出力が加算入力に
導かれ、第３のシフタの出力が減算入力に導かれ、その
出力が第１の加算器の他方の入力に導かれた第２の減算
器と、第２のシフトレジスタの出力を１／２p （ｐ：整
数）にする第４のシフタと、第４のシフタの出力が一方
の入力に導かれた第２の加算器と、第２の加算器の出力
に、所定量の遅延を与える第３のシフトレジスタと、第
３のシフトレジスタの出力を１／２q （ｑ：整数）にす
る第５のシフタと、第３のシフトレジスタの出力が加算
入力に導かれ、第５のシフタの出力が減算入力に導か
れ、その出力が第２の加算器の他方の入力に導かれた第
３の減算器と、第２の加算器の出力が加算入力に導か
れ、第３のシフトレジスタの出力が減算入力に導かれた
第４の減算器と、第４の減算器の出力を１／２r （ｒ：
整数）する第６のシフタとを備えた構成である。
【００４３】図３は、上記の構成においてｌ＝４、ｍ＝
１、ｎ＝６、ｐ＝４、ｑ＝６、ｒ＝−７の場合の例であ
る。また、９つの乗算器の各係数Ｋ１〜Ｋ９は、図１０
に示す値となっている。
１、ｎ＝６、ｐ＝４、ｑ＝６、ｒ＝−７の場合の例であ
る。また、９つの乗算器の各係数Ｋ１〜Ｋ９は、図１０
に示す値となっている。
【００４４】一方、本実施例における循環型デジタルフ
ィルタ６は、回路構成が複雑である乗算器を使用しない
構成となっていて、加算器、減算器、およびシフタを用
いた構成となっている。図３は、その電気的構成を示し
ている。ただし、同図において、シフトレジスタ５０，
５１，５２での「×１０」という表現は、マルチトラッ
クシステムを用いたシステムにおいて複数トラックを時
分割処理する場合の例であって、本例では１０トラック
の時分割処理の場合であることを示している。従って、
ｎトラックのシステムでは、×ｎの遅延（ｎチャンネル
分の遅延）が必要となる。
ィルタ６は、回路構成が複雑である乗算器を使用しない
構成となっていて、加算器、減算器、およびシフタを用
いた構成となっている。図３は、その電気的構成を示し
ている。ただし、同図において、シフトレジスタ５０，
５１，５２での「×１０」という表現は、マルチトラッ
クシステムを用いたシステムにおいて複数トラックを時
分割処理する場合の例であって、本例では１０トラック
の時分割処理の場合であることを示している。従って、
ｎトラックのシステムでは、×ｎの遅延（ｎチャンネル
分の遅延）が必要となる。
【００４５】同図において、内部的な取り扱いによって
入力の大きさを所定の大きさとするために、その入力を
定数倍するシフタ３６と、導かれたデジタル信号を１／
１６にする第１のシフタ３７とにより、図１０に示す係
数Ｋ１の値０．０６２５（１／１６）が実現されてい
る。
入力の大きさを所定の大きさとするために、その入力を
定数倍するシフタ３６と、導かれたデジタル信号を１／
１６にする第１のシフタ３７とにより、図１０に示す係
数Ｋ１の値０．０６２５（１／１６）が実現されてい
る。
【００４６】また係数Ｋ３は、第１のシフタ３７の出力
を１／２にする第２のシフタ３８と、第２のシフタ３８
の出力に所定量の遅延を与える第１のシフトレジスタ５
０とからなる係数乗算回路５３、および第１のシフタ３
７の出力が加算入力に導かれ、係数乗算回路５３の出力
が減算入力に導かれた第１の減算器４４からなるブロッ
クにより実現されている。
を１／２にする第２のシフタ３８と、第２のシフタ３８
の出力に所定量の遅延を与える第１のシフトレジスタ５
０とからなる係数乗算回路５３、および第１のシフタ３
７の出力が加算入力に導かれ、係数乗算回路５３の出力
が減算入力に導かれた第１の減算器４４からなるブロッ
クにより実現されている。
【００４７】つまり第１のシフトレジスタ５０の出力が
減算入力となること、および第２のシフタ３８が１／２
倍する演算を行うことから、Ｋ３の値−０．５が実現さ
れている。
減算入力となること、および第２のシフタ３８が１／２
倍する演算を行うことから、Ｋ３の値−０．５が実現さ
れている。
【００４８】また係数Ｋ４は、第１の減算器４４の出力
が一方の入力に導かれた第１の加算器４５と、第１の加
算器４５の出力に所定量の遅延を与える第２のシフトレ
ジスタ５１と、第２のシフトレジスタ５１の出力を１／
６４にする第３のシフタ３９と、第２のシフトレジスタ
５１の出力が加算入力に導かれ、第３のシフタ３９の出
力が減算入力に導かれ、その出力が第１の加算器４５の
他方の入力に導かれた第２の減算器４６とからなるブロ
ックにより実現されている。
が一方の入力に導かれた第１の加算器４５と、第１の加
算器４５の出力に所定量の遅延を与える第２のシフトレ
ジスタ５１と、第２のシフトレジスタ５１の出力を１／
６４にする第３のシフタ３９と、第２のシフトレジスタ
５１の出力が加算入力に導かれ、第３のシフタ３９の出
力が減算入力に導かれ、その出力が第１の加算器４５の
他方の入力に導かれた第２の減算器４６とからなるブロ
ックにより実現されている。
【００４９】つまり第３のシフタ３９により、第２のシ
フトレジスタ５１の値を１／６４倍した値が、第２の減
算器４６の減算入力となること、および第２のシフトレ
ジスタ５１の出力が、第２の減算器４６の被減算入力
（加算入力）となることから、Ｋ４の値０．９８４３７
５（６３／６４）が実現されている。
フトレジスタ５１の値を１／６４倍した値が、第２の減
算器４６の減算入力となること、および第２のシフトレ
ジスタ５１の出力が、第２の減算器４６の被減算入力
（加算入力）となることから、Ｋ４の値０．９８４３７
５（６３／６４）が実現されている。
【００５０】また係数Ｋ５の値０．０６２５（１／１
６）は、シフタ４０と、第２のシフトレジスタ５１の出
力を１／１６にする第４のシフタ４１とにより実現され
ている。
６）は、シフタ４０と、第２のシフトレジスタ５１の出
力を１／１６にする第４のシフタ４１とにより実現され
ている。
【００５１】また係数Ｋ７は、第４のシフタ４１の出力
が一方の入力に導かれた第２の加算器４７と、第２の加
算器４７の出力に所定量の遅延を与える第３のシフトレ
ジスタ５２と、第３のシフトレジスタ５２の出力を１／
６４にする第５のシフタ４２と、第３のシフトレジスタ
５２の出力が加算入力に導かれ、第５のシフタ４２の出
力が減算入力に導かれ、その出力が第２の加算器４７の
他方の入力に導かれた第３の減算器４８とからなるブロ
ックにより実現されている。
が一方の入力に導かれた第２の加算器４７と、第２の加
算器４７の出力に所定量の遅延を与える第３のシフトレ
ジスタ５２と、第３のシフトレジスタ５２の出力を１／
６４にする第５のシフタ４２と、第３のシフトレジスタ
５２の出力が加算入力に導かれ、第５のシフタ４２の出
力が減算入力に導かれ、その出力が第２の加算器４７の
他方の入力に導かれた第３の減算器４８とからなるブロ
ックにより実現されている。
【００５２】つまり第５のシフタ４２によって第３のシ
フトレジスタ５２の値を１／６４倍した値が、第３の減
算器４８の減算入力となること、および第３のシフトレ
ジスタ５２の出力が、第３の減算器４８の被減算入力
（加算入力）となることから、Ｋ７の値０．９８４３７
５（６３／６４）が実現されている。
フトレジスタ５２の値を１／６４倍した値が、第３の減
算器４８の減算入力となること、および第３のシフトレ
ジスタ５２の出力が、第３の減算器４８の被減算入力
（加算入力）となることから、Ｋ７の値０．９８４３７
５（６３／６４）が実現されている。
【００５３】また係数Ｋ８は、第２の加算器４７の出力
が加算入力に導かれ、第３のシフトレジスタ５２の出力
が減算入力に導かれた第４の減算器４９により実現され
ている。つまり第３のシフタ５２の出力が第４の減算器
４９の減算入力となることにより、Ｋ８の値−１．０が
実現されている。
が加算入力に導かれ、第３のシフトレジスタ５２の出力
が減算入力に導かれた第４の減算器４９により実現され
ている。つまり第３のシフタ５２の出力が第４の減算器
４９の減算入力となることにより、Ｋ８の値−１．０が
実現されている。
【００５４】また係数Ｋ９は、第４の減算器４９の出力
を１２８倍する第６のシフタ４３により実現されてい
る。つまり第６のシフタ４３は、導かれたデータを１２
８倍することから、Ｋ９の値１２８が実現されている。
を１２８倍する第６のシフタ４３により実現されてい
る。つまり第６のシフタ４３は、導かれたデータを１２
８倍することから、Ｋ９の値１２８が実現されている。
【００５５】また係数Ｋ２，Ｋ６については、値が１．
０すなわち等倍となっているため、回路要素としては図
３中に表されてこない。
０すなわち等倍となっているため、回路要素としては図
３中に表されてこない。
【００５６】なお、シフタ３６およびシフタ３７は、入
力信号によって循環型デジタルフィルタの前半部（加算
器４５，減算器４４，減算器４６，シフトレジスタ５
０，シフトレジスタ５１）がオーバーフローしないよう
に、かつ前半部の演算により発生する丸め誤差により符
号変調信号のＳ／Ｎが劣化しないように、前半部に対し
て適正な入力レベルを設定するために設けてある。した
がって、シフタ３６とシフタ３７とを一体化した構成
や、循環型デジタルフィルタの外部で入力レベルを設定
する構成も容易に類推できる。
力信号によって循環型デジタルフィルタの前半部（加算
器４５，減算器４４，減算器４６，シフトレジスタ５
０，シフトレジスタ５１）がオーバーフローしないよう
に、かつ前半部の演算により発生する丸め誤差により符
号変調信号のＳ／Ｎが劣化しないように、前半部に対し
て適正な入力レベルを設定するために設けてある。した
がって、シフタ３６とシフタ３７とを一体化した構成
や、循環型デジタルフィルタの外部で入力レベルを設定
する構成も容易に類推できる。
【００５７】またシフタ４０およびシフタ４１は、循環
型デジタルフィルタの前半部の出力によって後半部（加
算器４７，減算器４８，減算器４９，シフトレジスタ５
２）がオーバーフローしないように、かつ後半部の演算
により発生する丸め誤差により符号変調信号のＳ／Ｎが
劣化しないように、後半部に対して適正な入力レベルを
設定するために設けてある。したがって、シフタ４０と
シフタ４１とを一体化した構成も容易に類推できる。
型デジタルフィルタの前半部の出力によって後半部（加
算器４７，減算器４８，減算器４９，シフトレジスタ５
２）がオーバーフローしないように、かつ後半部の演算
により発生する丸め誤差により符号変調信号のＳ／Ｎが
劣化しないように、後半部に対して適正な入力レベルを
設定するために設けてある。したがって、シフタ４０と
シフタ４１とを一体化した構成も容易に類推できる。
【００５８】またシフタ４３は、循環型デジタルフィル
タの出力によって、後ろに接続されるデータ検出器がオ
ーバーフローせず、かつ符号変調信号のＳ／Ｎが劣化し
ないように、データ検出器の入力レベルを適正に設定す
るために設けられたものである。したがって、データ検
出器側でレベルを制御する方法も容易に類推できる。
タの出力によって、後ろに接続されるデータ検出器がオ
ーバーフローせず、かつ符号変調信号のＳ／Ｎが劣化し
ないように、データ検出器の入力レベルを適正に設定す
るために設けられたものである。したがって、データ検
出器側でレベルを制御する方法も容易に類推できる。
【００５９】上記構成からなる循環型デジタルフィルタ
６は、図５に示すように、４８０Ｈｚ〜２０ｋＨｚの範
囲において、−６ｄＢ／ｏｃｔとなる減衰特性を示すフ
ィルタとなっており、アナログハイパスフィルタ２の特
性を、６ｄＢ／ｏｃｔとしたときの補正用デジタルフィ
ルタとなっている。
６は、図５に示すように、４８０Ｈｚ〜２０ｋＨｚの範
囲において、−６ｄＢ／ｏｃｔとなる減衰特性を示すフ
ィルタとなっており、アナログハイパスフィルタ２の特
性を、６ｄＢ／ｏｃｔとしたときの補正用デジタルフィ
ルタとなっている。
【００６０】なお上記特性は、図９の遅延手段３０〜３
２に対応する第１〜第３のシフトレジスタ５０〜５２の
遅延量を、５．２μｓｅｃとした場合の特性である。ま
た図３のブロック線図において、循環型デジタルフィル
タの前半部と後半部を入れ換えた構成でも、各部の入力
レベルを適正化することにより、同等の周波数特性を実
現することが可能である。
２に対応する第１〜第３のシフトレジスタ５０〜５２の
遅延量を、５．２μｓｅｃとした場合の特性である。ま
た図３のブロック線図において、循環型デジタルフィル
タの前半部と後半部を入れ換えた構成でも、各部の入力
レベルを適正化することにより、同等の周波数特性を実
現することが可能である。
【００６１】以上の構成からなる本発明の一実施例につ
いて、以下に動作を説明する。ただし、本発明の再生波
形等化回路をＤＣＣに適用し、また符号変調信号は８／
１０変調方式であるとする。
いて、以下に動作を説明する。ただし、本発明の再生波
形等化回路をＤＣＣに適用し、また符号変調信号は８／
１０変調方式であるとする。
【００６２】ヘッドアンプ１によって所定レベルまで増
幅された符号変調信号は、アナログハイパスフィルタ２
に導かれ、低域周波数成分が減衰される。このときの減
衰量は、ｆｍｉｎが９．６ｋＨｚ、ｆｍａｘが４８ｋＨ
ｚであり、アナログハイパスフィルタ２の特性が６ｄＢ
／ｏｃｔであることから、約１４ｄＢである。
幅された符号変調信号は、アナログハイパスフィルタ２
に導かれ、低域周波数成分が減衰される。このときの減
衰量は、ｆｍｉｎが９．６ｋＨｚ、ｆｍａｘが４８ｋＨ
ｚであり、アナログハイパスフィルタ２の特性が６ｄＢ
／ｏｃｔであることから、約１４ｄＢである。
【００６３】次いで、低域周波数成分が減衰された符号
変調信号は、ＬＰＦ３に導かれ、不要となる高周波成分
が低減された後、Ａ／Ｄ変換器４においてデジタル信号
に変換される。このときのデジタル信号のビット数は、
ダイナミックレンジが約１４ｄＢ圧縮されていることか
ら、低域周波数成分を減衰しなかった場合のビット数に
比すると２ビット少なくなっている。この２ビット少な
いデジタル信号は、非循環型デジタルフィルタ５に導か
れる。
変調信号は、ＬＰＦ３に導かれ、不要となる高周波成分
が低減された後、Ａ／Ｄ変換器４においてデジタル信号
に変換される。このときのデジタル信号のビット数は、
ダイナミックレンジが約１４ｄＢ圧縮されていることか
ら、低域周波数成分を減衰しなかった場合のビット数に
比すると２ビット少なくなっている。この２ビット少な
いデジタル信号は、非循環型デジタルフィルタ５に導か
れる。
【００６４】非循環型デジタルフィルタ５は、符号変調
信号から符号変調データを検出するときの符号間干渉を
抑制するため、導かれた符号変調信号に対し、その周波
数特性がナイキスト特性となる補正を行う。
信号から符号変調データを検出するときの符号間干渉を
抑制するため、導かれた符号変調信号に対し、その周波
数特性がナイキスト特性となる補正を行う。
【００６５】なお、この補正において、対象となる符号
変調信号は、ダイナミックレンジが約１４ｄＢ圧縮され
たため、ビット数が２ビット減少したデジタル信号とな
っている。そして補正された符号変調信号は、循環型デ
ジタルフィルタ６に送出される。
変調信号は、ダイナミックレンジが約１４ｄＢ圧縮され
たため、ビット数が２ビット減少したデジタル信号とな
っている。そして補正された符号変調信号は、循環型デ
ジタルフィルタ６に送出される。
【００６６】循環型デジタルフィルタ６は、低域周波数
成分である９．６ｋＨｚのｆｍｉｎに対して約１４ｄＢ
の強調を行うことにより、アナログハイパスフィルタ２
において圧縮されたダイナミックレンジを、元のダイナ
ミックレンジに復元する。そしてダイナミックレンジが
復元された符号変調信号はデータ検出器に送出され、デ
ータ検出器において符号変調データが検出される。
成分である９．６ｋＨｚのｆｍｉｎに対して約１４ｄＢ
の強調を行うことにより、アナログハイパスフィルタ２
において圧縮されたダイナミックレンジを、元のダイナ
ミックレンジに復元する。そしてダイナミックレンジが
復元された符号変調信号はデータ検出器に送出され、デ
ータ検出器において符号変調データが検出される。
【００６７】以上説明したように、本実施例における循
環型デジタルフィルタ６は、フィルタとして必要となる
各種の乗算を、それぞれが所定ビット数のシフトを行う
第１〜第６のシフタ３７〜３９，４１〜４３と、第１，
第２の加算器４５，４７と、第１〜第４の減算器４４，
４６，４８，４９とにより行う構成としているので、回
路構成が複雑となる乗算器が不要となっている。そのた
め、循環型デジタルフィルタ６の回路構成の規模を縮小
することが可能となっている。
環型デジタルフィルタ６は、フィルタとして必要となる
各種の乗算を、それぞれが所定ビット数のシフトを行う
第１〜第６のシフタ３７〜３９，４１〜４３と、第１，
第２の加算器４５，４７と、第１〜第４の減算器４４，
４６，４８，４９とにより行う構成としているので、回
路構成が複雑となる乗算器が不要となっている。そのた
め、循環型デジタルフィルタ６の回路構成の規模を縮小
することが可能となっている。
【００６８】
【発明の効果】本発明に係る再生波形等化回路は、符号
変調されたデジタル信号である符号変調信号が記録され
た磁気記録媒体からデジタル信号を再生する磁気再生装
置に使用される回路であって、アナログハイパスフィル
タにより、再生された符号変調信号の低域周波数成分を
減衰させている。そしてＡ／Ｄ変換器により、低域周波
数成分が減衰した符号変調信号ををデジタル信号に変換
し、このデジタル信号を直ちに非循環型デジタルフィル
タに導いて再生波形等化を行っている。そして次には循
環型デジタルフィルタによって、アナログハイパスフィ
ルタによる低域周波数成分の減衰を補正している。その
ため非循環型デジタルフィルタに導かれるデジタル信号
は、低域周波数成分が減衰した符号変調信号となること
から、そのダイナミックレンジが圧縮されており、従っ
て信号のビット数が減少している。つまり、非循環型デ
ジタルフィルタは、このビット数が減少した信号の処理
を行えばよいことから、非循環型デジタルフィルタの回
路構成の規模をその分縮小することができる。また循環
型フィルタについては、構成が複雑であり、ゲート数の
増大する乗算器を使用せずに、シフタと加算器と減算器
とから構成することにより、回路構成の規模をその分縮
小することができるものである。
変調されたデジタル信号である符号変調信号が記録され
た磁気記録媒体からデジタル信号を再生する磁気再生装
置に使用される回路であって、アナログハイパスフィル
タにより、再生された符号変調信号の低域周波数成分を
減衰させている。そしてＡ／Ｄ変換器により、低域周波
数成分が減衰した符号変調信号ををデジタル信号に変換
し、このデジタル信号を直ちに非循環型デジタルフィル
タに導いて再生波形等化を行っている。そして次には循
環型デジタルフィルタによって、アナログハイパスフィ
ルタによる低域周波数成分の減衰を補正している。その
ため非循環型デジタルフィルタに導かれるデジタル信号
は、低域周波数成分が減衰した符号変調信号となること
から、そのダイナミックレンジが圧縮されており、従っ
て信号のビット数が減少している。つまり、非循環型デ
ジタルフィルタは、このビット数が減少した信号の処理
を行えばよいことから、非循環型デジタルフィルタの回
路構成の規模をその分縮小することができる。また循環
型フィルタについては、構成が複雑であり、ゲート数の
増大する乗算器を使用せずに、シフタと加算器と減算器
とから構成することにより、回路構成の規模をその分縮
小することができるものである。
【図１】本発明に係る再生波形等化回路の一実施例の電
気的構成を示すブロック線図である。
気的構成を示すブロック線図である。
【図２】本発明の一実施例における非循環型デジタルフ
ィルタの詳細な電気的構成を示すブロック線図である。
ィルタの詳細な電気的構成を示すブロック線図である。
【図３】本発明の一実施例における循環型デジタルフィ
ルタの詳細な電気的構成を示すブロック線図である。
ルタの詳細な電気的構成を示すブロック線図である。
【図４】循環型デジタルフィルタの入力と出力とにおけ
るダイナミックレンジの変化を示す説明図である。
るダイナミックレンジの変化を示す説明図である。
【図５】循環型デジタルフィルタの周波数特性を示す説
明図である。
明図である。
【図６】従来技術の電気的構成を示すブロック線図であ
る。
る。
【図７】従来技術の電気的構成を示すブロック線図であ
る。
る。
【図８】アナログハイパスフィルタの入力と出力とにお
けるダイナミックレンジの変化を示す説明図である。
けるダイナミックレンジの変化を示す説明図である。
【図９】従来技術における循環型デジタルフィルタの電
気的構成を示すブロック線図である。
気的構成を示すブロック線図である。
【図１０】従来技術における循環型デジタルフィルタの
乗算器の各係数を示す説明図である。
乗算器の各係数を示す説明図である。
２ アナログハイパスフィルタ ３ ローパスフィルタ ４ Ａ／Ｄ変換器 ５ 非循環型デジタルフィルタ ６ 循環型デジタルフィルタ ３７ 第１のシフタ ３８ 第２のシフタ ３９ 第３のシフタ ４１ 第４のシフタ ４２ 第５のシフタ ４３ 第６のシフタ ４４ 第１の減算器 ４５ 第１の加算器 ４６ 第２の減算器 ４７ 第２の加算器 ４８ 第３の減算器 ４９ 第４の減算器 ５０ 第１のシフトレジスタ ５１ 第２のシフトレジスタ ５２ 第３のシフトレジスタ ５３ 係数乗算回路
Claims (2)
- 【請求項１】 符号変調されたデジタル信号である符号
変調信号が記録された磁気記録媒体からデジタル信号を
再生する磁気再生装置において、 再生された符号変調信号の低域周波数成分を減衰させる
アナログハイパスフィルタと、 このアナログハイパスフィルタの出力をデジタル信号に
変換するＡ／Ｄ変換器と、 このＡ／Ｄ変換器により変換されたデジタル信号を再生
波形等化する非循環型デジタルフィルタと、 この非循環型デジタルフィルタの出力が導かれ、前記ア
ナログハイパスフィルタによる低域周波数成分の減衰を
補正する循環型デジタルフィルタとを備えたことを特徴
とする再生波形等化回路。 - 【請求項２】 前記循環型デジタルフィルタには、 導かれたデジタル信号を１／２l （ｌ：整数）にする第
１のシフタと、 第１のシフタの出力を１／２m （ｍ：整数）にする第２
のシフタと、第２のシフタの出力に所定量の遅延を与え
る第１のシフトレジスタとにより構成されるか、あるい
は第１のシフタの出力に所定量の遅延を与える第１のシ
フトレジスタと、第１のシフトレジスタの出力を１／２
m （ｍ：整数）にする第２のシフタとにより構成される
係数乗算回路と、 第１のシフタの出力が加算入力に導かれ、前記係数乗算
回路の出力が減算入力に導かれた第１の減算器と、 第１の減算器の出力が一方の入力に導かれた第１の加算
器と、 第１の加算器の出力に所定量の遅延を与える第２のシフ
トレジスタと、 第２のシフトレジスタの出力を１／２n （ｎ：整数）に
する第３のシフタと、 第２のシフトレジスタの出力が加算入力に導かれ、第３
のシフタの出力が減算入力に導かれ、その出力が第１の
加算器の他方の入力に導かれた第２の減算器と、 第２のシフトレジスタの出力を１／２p （ｐ：整数）に
する第４のシフタと、 第４のシフタの出力が一方の入力に導かれた第２の加算
器と、 第２の加算器の出力に、所定量の遅延を与える第３のシ
フトレジスタと、 第３のシフトレジスタの出力を１／２q （ｑ：整数）に
する第５のシフタと、 第３のシフトレジスタの出力が加算入力に導かれ、第５
のシフタの出力が減算入力に導かれ、その出力が第２の
加算器の他方の入力に導かれた第３の減算器と、 第２の加算器の出力が加算入力に導かれ、第３のシフト
レジスタの出力が減算入力に導かれた第４の減算器と、 第４の減算器の出力を１／２r （ｒ：整数）する第６の
シフタとを備えたことを特徴とする請求項１記載の再生
波形等化回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330448A JPH07192398A (ja) | 1993-12-27 | 1993-12-27 | 再生波形等化回路 |
| EP94120713A EP0660321A3 (en) | 1993-12-27 | 1994-12-27 | Equalization circuit for reproduced waveforms. |
| US08/364,187 US5668746A (en) | 1993-12-27 | 1994-12-27 | Reproduced waveform equalization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330448A JPH07192398A (ja) | 1993-12-27 | 1993-12-27 | 再生波形等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192398A true JPH07192398A (ja) | 1995-07-28 |
Family
ID=18232736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330448A Pending JPH07192398A (ja) | 1993-12-27 | 1993-12-27 | 再生波形等化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5668746A (ja) |
| EP (1) | EP0660321A3 (ja) |
| JP (1) | JPH07192398A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274217A (ja) * | 2006-03-30 | 2007-10-18 | Sharp Corp | Ｏｆｄｍ復調装置、ｏｆｄｍ復調方法、プログラム及びコンピュータ読み取り可能な記録媒体 |
| US8403853B2 (en) * | 2004-06-02 | 2013-03-26 | Panasonic Corporation | Ultrasonic diagnostic apparatus |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0181999B1 (ko) * | 1995-12-06 | 1999-05-01 | 김광호 | 동화상 복호화장치에 있어서 수평필터 |
| DE59609950D1 (de) * | 1996-03-11 | 2003-01-16 | Micronas Gmbh | Asymmetrische Filterkombination für ein digitales Übertragungssystem |
| EP0795982B1 (de) * | 1996-03-11 | 2005-01-12 | Micronas GmbH | Übertragunssystem mit Quadraturmodulation |
| US6681059B1 (en) * | 1998-07-28 | 2004-01-20 | Dvdo, Inc. | Method and apparatus for efficient video scaling |
| US6320920B1 (en) | 1998-10-08 | 2001-11-20 | Gregory Lee Beyke | Phase coherence filter |
| JP2000306336A (ja) * | 1999-04-19 | 2000-11-02 | Sony Corp | 波形等化装置、波形等化装置の最適化方法、及びデータ再生装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4472785A (en) * | 1980-10-13 | 1984-09-18 | Victor Company Of Japan, Ltd. | Sampling frequency converter |
| JPS5779725A (en) * | 1980-11-04 | 1982-05-19 | Victor Co Of Japan Ltd | Digital filter |
| JPS5765918A (en) * | 1980-10-13 | 1982-04-21 | Victor Co Of Japan Ltd | Sampling frequency converter |
| US4590524A (en) * | 1982-11-19 | 1986-05-20 | Hitachi, Ltd. | Multitrack PCM reproducing apparatus |
| JPS61264825A (ja) * | 1985-05-20 | 1986-11-22 | Oki Electric Ind Co Ltd | 適応予測形デイジタルエコ−キヤンセラ |
| JP2531699B2 (ja) * | 1987-09-08 | 1996-09-04 | 株式会社日立製作所 | 波形等化方式及び装置 |
| US4939516B1 (en) * | 1988-06-13 | 1993-10-26 | Crystal Semiconductor Corporation | Chopper stabilized delta-sigma analog-to-digital converter |
| US4847864A (en) * | 1988-06-22 | 1989-07-11 | American Telephone And Telegraph Company | Phase jitter compensation arrangement using an adaptive IIR filter |
| US5245343A (en) * | 1990-08-03 | 1993-09-14 | Honeywell Inc. | Enhanced accuracy delta-sigma A/D converter |
| JPH04233816A (ja) * | 1990-12-28 | 1992-08-21 | Nippon Steel Corp | トランスバーサルフィルタ |
| US5278872A (en) * | 1991-05-28 | 1994-01-11 | North American Philips Corporation | System and circuit architecture for echo cancellation and a television receiver comprising same |
| KR930008725A (ko) * | 1991-10-01 | 1993-05-21 | 프레데릭 얀 스미트 | 자기기록 운반체상의 트랙으로부터 디지탈 신호를 재생시키는 장치 |
| US5440434A (en) * | 1992-01-10 | 1995-08-08 | Fujitsu Limited | Reproduced waveform equilizing circuit for thin-film magnetic head |
| JP2923161B2 (ja) * | 1993-03-12 | 1999-07-26 | シャープ株式会社 | 磁気テープ再生装置 |
-
1993
- 1993-12-27 JP JP5330448A patent/JPH07192398A/ja active Pending
-
1994
- 1994-12-27 US US08/364,187 patent/US5668746A/en not_active Expired - Fee Related
- 1994-12-27 EP EP94120713A patent/EP0660321A3/en not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8403853B2 (en) * | 2004-06-02 | 2013-03-26 | Panasonic Corporation | Ultrasonic diagnostic apparatus |
| JP2007274217A (ja) * | 2006-03-30 | 2007-10-18 | Sharp Corp | Ｏｆｄｍ復調装置、ｏｆｄｍ復調方法、プログラム及びコンピュータ読み取り可能な記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0660321A3 (en) | 1996-03-06 |
| US5668746A (en) | 1997-09-16 |
| EP0660321A2 (en) | 1995-06-28 |
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