KR100186916B1

KR100186916B1 - 신호처리장치

Info

Publication number: KR100186916B1
Application number: KR1019950002178A
Authority: KR
Inventors: 지로 미야께; 가즈끼 니노미야; 타모쯔 니시야마
Original assignee: 모리시다 요이치; 마쯔시다 덴기 산교 가부시키가이샤
Priority date: 1994-02-14
Filing date: 1995-02-07
Publication date: 1999-05-01
Also published as: KR950026294A; CN1091279C; EP1956496A1; EP0667582A2; US5572453A; EP0667582A3; CN1118479A

Abstract

파이프라인을 구성하는 제1-제3의 연산장치와, 그 각각의 제어정보를 유지하기 위한 제1-제3의 제어정보유지회로와, 제1-제3의 선택회로와, 제1-제3의 신호전송회로를 구비하고, 제1-제3의 연산장치에서의 처리시간만큼 지연하여 선택신호를 전송한다. 각 선택회로는 파이프라인 처리의 데이터 흐름에 따라서 연산장치마다 처리를 전환하도록 전송된 선택신호를 사용하여 제어정보유지회로를 선택하여 대응하는 연산장치에 제어정보를 출력한다.

Description

신호처리장치

제1도는 본 발명의 제1의 실시예에 관한 신호처리장치의 구성을 도시한 블럭도.

제2도는 제1도의 신호처리장치에서 처리되는 입력 데이터 신호의 포맷의 일례를 도시한 도면.

제3도는 본 발명의 제2의 실시예에 관한 신호처리장치의 구성을 도시한 블럭도.

제4도는 제3도의 신호처리장치에 있어 처리의 전환동작을 도시한 타이밍도.

제5도는 본 발명의 제3의 실시예에 관한 신호처리장치의 구성을 도시한 블럭도.

제6도는 제5도중 하나의 전환 제어회로의 내부 구성을 도시한 블럭도.

제7도는 제5도의 신호처리장치에 있어 처리의 전환동작을 도시한 타이밍도.

제8도는 제5도의 신호처리장치에서 실행되는 연산처리의 일례를 도시한 도면.

제9도는 제8도의 연산처리를 실행하는 경우의 제5도의 신호처리장치의 동작을 도시한 타이밍도.

제10도는 본 발명의 제4의 실시예에 관한 신호처리장치의 구성을 도시한 블럭도.

제11도는 제10도중 하나의 전환 제어회로의 내부구성을 도시한 블럭도.

제12도는 종래의 신호처리장치의 구성을 도시한 블럭도.

제13도는 제12도의 신호처리장치에 있어 파이프라인 처리와 처리의 전환동작을 도시한 타이밍도.

[발명의 배경]

본 발명은 영상신호 처리 등을 위한 파이프라인 처리방식을 채용한 신호처리 장치에 관한 것이다.

종래, 디지털 신호처리를 행할 경우, 처리능력을 올리기 위해 처리를 복수의 스테이지로 나누어 스테이지마다 처리를 오버랩시켜 실행하는 파이프라인 처리방식이 채용되고 있다.

C. Joanblanq, et al., A 54-MHz CMOS Programmable Video Signal Processor for HDTV Applications, IEEE Journal of Solid-State Circuits, Vol. 25, No. 3, pp. 730-734, June 1990에는 HDTV를 위한 프로그램 가능한 디지털 영상신호 처리장치가 설명되어 있다. 이것은, 필터동작을 위한 파이프라인 구성된 복수 단의 곱합 연산회로를 하나의 칩에 수납한 것이다. 이 신호처리장치에 의하면, 필터의 전달함수는 각 곱합 연산회로에 프로그램된 계수에 의해 결정된다. 전달함수를 변경하기 위해서는 수평 블랭킹 기간에 필터동작을 정지시킨 후 전체 곱합연산회로의 계수를 일제히 갱신한다.

이 종류의 종래 신호처리장치를 일반화한 구성을 제12도에 도시한다. 제12도의 신호처리장치에서는, 3개의 연산장치를 직렬로 접속하여, 즉 3개의 스테이지에서 파이프라인 처리를 행한다. 제12도에 있어서, 201, 202 및 203은 제1-제3의 연산장치이고, 클럭신호(204)에 동기하여 파이프라인 처리를 행한다. 예를 들면, 제1-제3의 연산장치(201, 202, 203)의 각 스테이지는 각각 3단, 2단 및 3단의 서브스테이지로 분할되어 있다. 205는 제어회로이고, 3개의 연산장치(201-203)의 동작을 각각 제어하기 위한 제1-제3의 제어신호(206, 207, 208)를 사이클마다 제공한다. 제1의 연산장치(201)의 입력 데이터(209)에 제1의 연산처리를 시행하고, 상기 처리결과의 데이터를 제2의 연산장치(202)에 제공한다. 제2의 연산장치(202)는 제1의 연산장치(201)에서 제공된 데이터에 제2의 연산처리를 시행하고, 상기 처리결과의 데이터를 제3의 연산장치(203)에 제공한다. 제3의 연산장치(203)는 제2의 연산장치(202)에서 제공된 데이터에 제3의 연산처리를 시행하고, 상기 처리결과의 데이터를 출력한다. 제1의 연산장치(201)는 제1의 제어신호(206)에 따라 처리 A또는 X를, 제2의 제어신호(207)에 따라 처리 B 또는 Y를, 제3의 연산장치(203)는 제3의 제어신호(208)에 따라 처리 C 또는 Z를 각각 실행하는 것으로 한다.

제13도는, 이 신호처리장치의 파이프라인 처리동작의 타이밍도이다. 제1의 연산장치(201)는, 제1의 연산처리 A를 3개의 서브스테이지 A(1), A(2), A(3)로 나누어 파이프라인 처리를 행한다. 제2의 연산장치(202)는 제2의 연산처리 B를 2개의 서브스테이지 B(1), B(2)로 나누어서 파이프라인 처리를 행한다. 제3의 연산장치(203)는 제3의 연산처리 C를 3개의 서브스테이지 C(1), C(2), C(3)으로 나누어 파이프라인 처리를 행한다. 각 서브스테이지는 1 사이클로 완료한다.

제13도에 도시된 바와 같이. 사이클 t1에서는 데이터 (n)이 제1의 연산장치(201)에 제공되고, 사이클 t8에서 데이터(n)의 3개의 처리 A, B,C가 완료하고, 그 처리결과가 사이클 t9에서 출력된다. 사이클 t2에서는 데이터(n+1)이 제1의 연산장치(201)에 제공되어, 사이클 t9에서 데이터(n+1)의 3개의 처리A, B, C 가 완료하고, 그 처리결과가 사이클 t10에서 출력된다. 사이클 t3에서는 데이터 (N+2)가 제1의 연산장치(201)에 제공되고, 사이클 t10에서 데이터 (n+2)의 3개의 처리 A, B, C가 완료하고, 그 처리결과가 사이클 t11에서 출력된다. 이와 같이 파이프라인 처리에 의해 사이클 t9-t11에 있어서 1사이클마다 처리결과가 출력된다.

그런데, 사이클 t4에 제1의 연산장치(201)에 제공되는 데이터(n+3)에서 연산처리를 X, Y, Z로 전환할 필요가 발생한 경우 제어회로(205)는 제1-제3의 연산장치(201, 202, 203)로의 제어신호(206, 207, 208)를 일제히 갱신하려고 한다. 그런데, 사이클 t4에서는 데이터(n+1) 및 데이터 (n+2)의 처리 B, C가 어느 것이나 미완료이기 때문에 제1-제3의 제어신호(206, 207, 208)를 일제히 갱신할 수는 없다. 제어회로(205)는 사이클 t11까지 대기하여 제1-제3의 제어신호(206, 207, 208)를 일제히 갱신한다. 이 결과, 사이클 t4 이후의 제1의 연산장치(201)에 제공되는 데이터 (n+3), 데이터 (n+4) 및 데이터 (n+5)의 처리 X, Y, Z는 제13도에 도시된 바와 같이 사이클 t11이후까지 기다리게 되는 것이 된다.

상기 C, Joanblanq, et al.의 신호처리장치는, 수평블랭킹 기간에 처리의 일제 전환을 행하는 구성을 채용하고 있으므로, 수평 블랭킹 기간내에 상기 전환을 완료할 수 있는 한 지장은 발생하지 않는다. 그런데, 1 수평라인중 어느 화소에서 처리를 전환하는 것(제 13도에 있어서 사이클 t4에서 데이터 (n+3)의 처리를 A, B, C에서 X, Y, Z로 전환하는 것에 상당한다)은 될 수가 없다. 또, 1화소마다 처리를 빈번히 전환하는 것은 도저히 불가능하다.

일반적으로 말하면, 제12도의 신호처리장치는제1-제3의 연산장치(201, 202, 203)의 처리를 일제히 전환하는 구성이었기 때문에 상기와 같이 처리 전환시에 파이프라인 동작에 혼란이 생겨 신호처리 성능의 저하를 초래하는 문제점이 있었다.

[발명의 개요]

본 발명의 목적은 파이프라인 처리방식을 채용한 신호처리장치에 있어 처리의 전환을 유연화하고 그 신호처리 성능을 향상되게 하는 것에 있다.

상기 목적을 달성하기 위해, 본 발명은 연산장치마다 또는 데이터마다 처리를 파이프라인적으로 전환하는 것으로 한 것이다. 즉, 본 발명은 파이프라인을 구성하는 복수의 연산장치에서의 데이터 흐름에 따라서 각 연산장치의 처리전환이 행하게 되도록 처리의 전환을 제어하기 위한 신호를 데이터 흐름에 따라서 전송 또는 생성하는 것으로 한 것이다.

구체적으로는, 본 발명에 관한 제1의 신호처리장치는, 연산장치마다 처리를 전환하는 것이 가능하도록 복수의 연산장치와 복수의 제어정보 유지회로에 덧붙여 다음과 같은 복수의 전송회로와 복수의 선택회로를 구비한 구성을 채용한 것이다. 즉, 복수의 전송회로는 복수의 연산장치에서의 데이터 흐름에 따라서 선택신호를 차례로 전송하도록 서로 직렬로 접속되고, 각각 전단의 선택신호를 입력하고, 또한 상기 입력한 선택신호를 대응하는 연산장치의 처리시간만큼 지연시켜 다음 단으로 전송하는 것이다. 복수의 선택회로는, 복수의 연산장치에서의 데이터 흐름에 따라서 상기 복수 연산장치 각각의 처리전환을 제어하도록 각각 대응하는 전송회로가 입력하는 선택신호를 입력하고, 상기 입력한 선택신호에 따라서 복수의 제어정보 유지회로 중에서 제어정보를 선택 입력하고, 또한 상기 선택 입력한 제어정보를 대응하는 연산장치에 공급하는 것이다. 1개의 스테이지를 구성하는 연산장치가 복수 단의 서브스테이지로 분할되어 있는 경우에는, 상기 복수 단의 서브스테이지를 상기 복수의 연산장치로 보고 같은 구성으로 상기 복수의 연산장치의 처리를 데이터 흐름에 따라서 연산장치마다 파이프라인적으로 전환한다.

상기 제1의 신호처리장치에 의하면, 전송회로에 의해 연산장치에서의 데이터 흐름에 따라서 선택신호가 차례로 전송된다. 선택회로는, 각각 대응하는 전송회로가 입력하는 선택신호에 따라서 제어정보를 선택 입력하고, 상기 제어정보에 따라서 연산장치 각각의 처리전환을 제어한다. 따라서, 파이프라인을 구성하는 복수의 연산장치에서의 데이터 흐름에 따라서 각 연산장치의 처리를 차례로 전환하는 것이 가능하게 된다.

또, 본 발명에 관한 제2의 신호처리장치는 연산장치마다 또한 데이터마다 처리를 전환할 수 있도록 복수의 연산장치와 복수의 제어정보를 유지회로에 덧붙여 다음과 같은 복수의 전송회로와, 복수의 전환제어회로와, 복수의 선택회로를 구비한 구성을 채용한 것이다. 즉, 복수의 전송회로는 복수의 연산장치에서의 데이터 흐름에 따라서 상기 데이터의 유효성을 표시하는유효신호(유효비트)를 차례로 전송하도록 서로 직렬로 접속되고, 각각 전단의 유효신호를 입력하고, 또한 상기 입력한 유효신호를 대응하는 연산장치의 처리시간만큼 지연시켜 다음 단에 전송하는 것이다. 복수의 전환제어회로는 각각 대응하는 전송회로가 입력하는 유효신호를 입력하고, 상기 입력한 유효신호와 미리 지정된 시퀀스에 따라서 선택신호를 생성하는 것이다. 복수의 선택회로는 복수의 연산장치에서의 데이터 흐름에 따라서 상기 복수의 연산장치 각각의 처리전환을 제어하도록 각각 대응하는 전환제어회로가 생성한 선택신호를 입력하고, 또한 상기 선택 입력한 제어정보를 대응하는 연산장치에 공급하는 것이다.

상기 제2의 신호처리장치에 의하면, 전송회로에 의해 연산장치에서의 데이터 흐름에 따라서 상기 데이터의 유효성을 표시하는 유효신호가 차례로 전송된다.

전환제어회로는, 각각 대응하는 전송회로가 입력하는 유효신호와 미리 지정된 시퀀스에 따라서 선택신호를 생성한다. 선택회로는 각각 대응하는 전환 제어회로가 생성한 선택신호에 따라서 제어정보를 선택 입력하고, 상기 제어정보에 따라서 연산장치 각각의 처리전환을 제어한다. 따라서, 파이프라인을 구성하는 복수의 연산 장치에서의 유효한 데이터만의 흐름에 따라서 각 연산장치의 처리를 차례로 전환하는 것이 가능하게 된다.

또, 본 발명에 관한 제3의 신호처리장치는, 상기 제2의 신호처리장치와 같이 전송회로에 의해 유효신호를 전송하는 것은 아니고, 전환 제어회로의 엔트리에 유효정보를 가지게 하고, 상기 유효정보에 의거하여 다음 단의 유효신호를 생성하는 것으로 한 것이다.

상기 제3의 신호처리장치에 의하면, 상기 제2의 신호처리장치에 있어 전송회로의 기능을 전환 제어회로로 실현할 수가 있다. 즉, 전환 제어회로는 각각 전단의 유효신호를 입력하고, 또한 상기 입력한 유효신호와 미리 지정된 시퀀스에 따라서 선택회로로의 선택신호와 다음 단으로의 유효신호를 생성한다.

이상과 같이, 본 발명에 의하면 파이프라인을 구성하는 복수의 연산장치의 처리전환을 제어하기 위한 신호(처리에 관한 선택신호 또는 데이터에 관한 유효신호)를 상기 복수의 연산장치에서의 데이터 흐름에 따라서 전송 또는 생성하고, 상기 전송 또는 생성된 신호에 따라서 각 연산장치의 처리를 차례로 전환하는 것으로 하였으므로 처리의 전환이 유연화한다. 본 발명을 예를 들면 영상신호 처리장치에 적용하면 1 수평라인중 어느 화소에서의 처리전환이나 1 화소마다 처리전환도 용이하게 실현할 수 있다.

또, 본 발명에 의하면, 연산장치에 있어 파이프라인 동작의 혼란이 억제되는 결과, 신호처리 성능이 향상한다.

[실시예]

이하, 본 발명의 실시예에 관한 신호처리장치에 대하여 도면을 참조하여 설명한다. 본 발명의 각 실시예에서는 연산장치의 수와 각 연산장치의 내부 서브스테이지의 수를 특정하고 있으나, 본 발명은 이들에 한정되는 것은 아니다.

[실시예1]

제1도는, 본 발명의 제1의 실시예에 관한 신호처리장치의 블럭도이다.

제1도에 있어서, 1, 2 및 3은 제1-제3의 연산장치이고, 클럭신호(4)에 동기하여 파이프라인 처리를행한다. 제1-제3의 연산장치(1,2,3)의 각 스테이지는 각각 3단, 2단 및 3단의 서브스테이지로 분할되어 있다.

5a, 5b 및 5c는 제1의 연산장치(1)의 처리에 대한 제어정보를 유지하기 위한 제어정보 유지회로이고, 제1의 선택회로(8)에서 3개에 제어정보 유지회로(5a, 5b, 5c)의 어느 하나를 선택하여 제1의 제어정보(11)를 제1의 연산장치(1)에 제공한다. 이 3개의 제어정보 유지회로(5a, 5b, 5c)에 의하여 3개의 다른 처리를 지정할 수가 있다. 마찬가지로, 6a, 6b, 6c, 9 및 12는 제2의 연산장치(2)에 대한 3개의 제어정보 유지회로, 제2의 선택회로 및 제2의 제어정보이고, 7a, 7b, 7c, 10 및 13은 제3의 연산장치(3)에 대한 3개의 제어정보 유지회로, 제3의 선택회로 및 제3의 제어정보이다. 제1-제3의 제어정보(11, 12, 13)에는 예를 들면, 가산이나 승산 등의 연산종류를 지정하기 위한 정보나, 승산의 계수 등의 연산에서 사용되는 정보 등이 있다.

14는 입력장치로, 입력 데이터 신호 중에서 추출한 데이터를 제1의 연산 장치(1)에 제공한다. 예를 들면, 방송방식의 하나인 MUSE(Multiple Sub-nyquist Sampling Encoding) 방식의 경우에는, 제2도에 도시된 바와 같이 영상의 내용을 도시한 휘도신호 Y와 색신호 C외에 음성신호, 제어신호, 각종 동기신호 등에 의해 1프레임의 입력 데이터 신호가 구성된다. 제어신호는 신호처리를 제어하기 위한 신호이다. 동기신호에는, 프레임의 개시를 도시한 프레임 펄스나, 라인의 개시를 표시하는 HD 신호 등이 포함된다. 입력장치(14)는 송신되어 오는 전파의 복조, 아날로그 신호에서 디지털 신호로의 변환 등의 처리를한 후의 입력 데이터 신호중 특정 패턴의 동기신호에서 프레임이나 필드나 라인의 개시를 검출하고, 카운터 등을 사용하여 휘도신호 Y나 색신호 C등의 처리하여야 할 신호를 추출하여 출력한다.

제1의 연산장치(1)는 입력장치(14)에서 제공된 데이터에 제2의 제어정보(11)에 따른 연산처리를 시행하고, 상기 처리 결과의 데이터를 제2의 연산장치(2)에 제공한다. 제2의 연산장치(2)는 제1의 연산장치(1)에서 제공된 데이터에 제2(12)에 따른 연산처리를 시행하고, 상기 처리 결과의 데이터를 제3의 연산장치(3)에 제공한다. 제3의 연산장치(3)는 제2의 연산장치(2)에서 제공된 데이터에 제3의 제어정보(13)의 제어정보(13)에 따른 연산처리를 시행하고, 상기 처리 결과의 데이터를 출력한다.

15는 전환 검출회로로, 입력 데이터 신호에서 처리의 전환정보를 검출하고, 선택신호(16)를 출력한다. 예를 들면, MUSE 방식의 경우에는, 제2도에 도시된 바와 같이, 1라인중에 휘도신호 Y나 색신호 C가 분할하여 배치되어 있고, 전환 검출회로(15)는 동기신호에서 라인의 개시를 검출하고, 카운터 등에 의해 색신호 C와 휘도신호 Y의 전환위치를 검출하여 각각의 신호에 따른 선택신호(16)를 출력한다. 또, 우수필드와 기수필드에서 처리전환을 필요로 하므로, 제어신호나 동기신호에 의거하여 각 필드의 처리에 따른 선택신호(16)를 출력한다. 17, 18, 19는 각각 대응하는 연산장치의 파이프라인 단수와 같은 단수의 시프트 레지스터로 구성된 제1-제3의 신호전송회로이고, 제1-제3의 연산장치(1, 2, 3)에서의 데이터 흐름에 따라서 클럭신호(4)에 동기하여 선택신호(16)를 전송한다. 본 실시예에서는, 제1의 신호전송회로(17)는 전환검출회로(15)에서 선택신호(16)를 수신하여 3 클럭 후에 선택신호(21)를 출력하고, 제2의 신호전송회로(18)는 제1의 신호전송회로(17)에서 선택신호(21)를 수신하여 2 클럭후에 선택신호(22)를 수신하여 3 클럭후에 선택신호(23)를 출력한다. 제1-제3의 선택회로(8, 9, 10)는, 각각 제1-제3의 신호전송회로(17, 18, 19)의 입력선택신호(16, 21, 22)에 의해 제어정보 유지회로를 선택한다.

이상과 같이 구성된 신호처리장치에 대하여, 이하 제1도를 이용하여 그 동작을 설명한다.

제어정보 유지회로(5a, 6a, 7a)의 제어정보를 행하여지는 처리를 각각 A, B,C로 하고, 제어정보를 유지회로(5b, 6, 7b)의 제어정보로 행하여지는 처리를 각각 X, Y, Z로 한다. 전환검출회로(15)는 선택신호(16)에 값 1을 출력하고, 이 값은 제1-제3 신호전송회로(17, 18, 19)에서 전송되어 제1-제3 선택회로(8, 9,10)에 제공되어 각각 제어정보 유지회로(5a, 6a, 7a)를 선택하고, 제1-제3 연산장치(1, 2, 3)가 처리 ABC를 행하고 있다고 한다. 같은 처리를 계속하는 경우, 전환검출회로(15)는 선택신호(16)에 같은 값1을 계속하여 출력한다.

다음은, 전환검출회로(15)가 처리전환을 검출하여 처리 ABC에서 처리 XYZ로 전환하는 경우에 대하여 설명한다. 이 경우에는, 전환검출회로(15)는 선택신호(16)의 값을 2로 변경하여 출력한다. 이 선택신호(16)의 값2는 제1-제3의 연산장치(1, 2, 3)에서 데이터 처리가 파이프라인적으로 진행하는 것과 같은 속도로 제1-제3의 신호전송회로(17, 18, 19)에 의해 전송된다. 즉, 전환후 최초의 데이터가 제1의 연산장치(1)에 도달할 때에 선택신호의 값 2는 제1의 신호전송회로(17)에 도달하고 있고, 제1의 선택회로(8)는 이 선택신호의 값이 2인 것에 따라서 제어정보 유지회로(5b)를 선택하고, 제1의 연산장치(1)에서 처리 X가 실행되도록 제어정보(11)를 출력한다. 제1의 연산장치(1)에 제공된 데이터는 3단의 서브스테이지에 의해 처리 X를 시행하여 3 클럭 후에 출력되고, 제2의 연산장치(2)에 제공된다. 이때, 선택신호(16)도 동일하게 3 클럭 후에 제 1의 신호전송회로(17)에서 선택신호(21)로서 출력되어 제2의 신호전송회로(18)에 제공된다. 동일하게, 제2 및 제3의 연산장치(2,3)에서의 데이터 흐름에 따라서, 선택신호가 제2 및 제3의 신호전송회로(18, 19)에 의해 전송되고, 제2 및 제3의 연산장치(2,3)에서의 처리가 각각 B에서 Y,C에서 Z로 변한다.

더욱이, 제3의 신호전송회로(19)에서 출력된는 선택신호(23)는 제3의 연산장치(3)의 다음 단에 접속되는 연산장치에서의 처리전환에 사용할 수가 있다. 또, 제3의 연산장치(3)의 다음 단에 접속되는 복수의 전용 연산장치 중에서 제3의 연산장치(3)의 출력 데이터의 전송타깃을 지정하는데 사용할 수도 있다. 예를 들면, 제1-제3의 연산장치(1, 2, 3)에서 MUSE 방식의 휘도신호 Y의 처리와 색신호 C의 처리를 선택적으로 실행한 후, 휘도신호 처리결과의 데이터를 후속의 휘도신호 처리 전용 연산장치에, 색신호 처리결과의 데이터를 후속의 색신호 처리 전용의 연산장치에 각각 전송하는데 선택신호(23)를 사용할 수가 있다. 필요 없으면, 제3의 (최종 단의) 신호전송회로(19)를 생략하는 것도 가능하다.

[실시예 2]

상기 제1의 실시예에서는 연산장치의 제어정보를 선택신호 도달시에 연산장치마다 전환하는 것으로 하였으나, 연산장치에 제공하는 제어정보를 연산장치의 서브스테이지마다 분할하고, 파이프라인에서의 데이터 처리의 진행방법, 또는 제3도에 도시된 바와 같이 신호전송회로의 시프트 레지스터에서의 선택신호의 진행방법에 따라서 서브스테이지마다 처리를 전환하여도 된다.

제3도는 본 발명의 제2의 실시예에 관한 신호처리장치의 블럭도이다. 제3도에서는, 제1의 연산장치(1)에 대응하는 선택회로는 서브스테이지마다 3개의 선택회로(8(1), 8(2), 8(3))로되고, 각각 선택신호(16), 제1의 신호전송회로(17)에 의해 전송된 1 클럭후 및 2 클럭후의 선택신호(16(1), 16(2))에 의해 제어정보 유지회로(5a, 5b, 5c)를 선택한다. 동일하게, 제2의 연산장치(2)에 대응하는 선택회로는 서브스테이지마다 2개의 선택회로(9(1), 9(2))로 되고, 각각 선택 신호(21, 21(1))에 의해 제어정보 유지회로(6a, 6b, 6c)를 선택한다. 선택신호 (21(1))는 제2의 신호전송회로(18)에 의해 전송된 선택신호(21)의 1 클럭후의 신호이다. 제3의 연산장치(3)에 대응하는 선택회로는 서브스테이지마다 3개의 선택회로10(1), 10(2), 10(3)으로 되고, 각각 선택신호 22, 22(1), 22(2)에 의해 제어 정보유지회로 7a, 7b, 7c를 선택한다. 선택신호 22(1), 22(2)는 제3의 신호전송 회로(19)에 의해 전송된 선택신호(22)의 1 클럭후 및 2 클럭후의 신호이다.

제3도에 도시한 신호처리장치를 사용하여 선택신호에 의한 처리의 전환을, 각 연산장치의 서브스테이지 단위로 행한 경우의 타이밍을 제4도에 도시한다. 제4도에 있어서 데이터 (n)은 n번째 입력 데이터이다. 입력장치(14)는, 매 사이클, 새로운 입력 데이터를 차례로 제1의 연산장치(1)에 제공한다. 데이터(n)는 사이클 t1일 때 제1의 연산장치(1)에 제공되고, 사이클 t1, t2, t3에서 처리 A의 3개의 스테이지 처리 A(1), A(2), A(3)를 시행하고, 사이클 t4에서 제2의 연산장치(2)에 제공된다. 사이클 t4, t5에서는 제2의 연산장치(2)에 있어 처리 B의 2개 스테이지의 처리(B(1), B(2))가 시행되고, 사이클 t6에서 제3의 연산장치(3)에 제공된다. 사이클 t6, t7, t8에서는 제3의 연산장치(3)에 있어 처리 C의 3개 스테이지의 처리 (C(1), C(2), C(3))가 시행되고, 사이클 t9에서 결과가 출력된다. 데이터 (n+1)에 대하여서도 사이클 t2에서 제1의 연산장치(1)에 제공된 후 동일하게 처리 A, B, C가 파이프라인적으로 시행되고, 결과가 사이클 t10에서 얻어지게 된다. 이와 같이, 입력 데이터에 대하여 처리 ABC를 행하기 위하여 전환검출회로(15)는 선택신호(16)에 값 1을 출력한다.

다음은, 데이터 (n+3)에서 처리 ABC를 처리 XYZ로 전환하는 경우를 설명한다. 전환검출회로(15)는 데이터( n+2)가 제1의 연산장치(12)에 제공된 후, 처리의 전환을 검출하여 선택신호(16)에 값 2를 출력한다. 이 값은, 데이터 (n+3)가 제1의 연산장치(1)에 제공되는 동시에, 사이클 t4에서 선택회로 8(1)에 제공된다. 제1의 연산장치(1)의 제1 스테이지에서는 선택신호(16)의 값 2에 의해 처리 X(1)가 실시되나, 후속 연산 스테이지에 대해서는 선택신호의 값은 아직 1이므로, 전환하기 전의 처리가 실행되고 있다. 예를 들면, 사이클 t4에서 데이터 (n), 데이터(n+1) 및 데이터 (n+2)에 대하여 각각 처리 B(1), A(3), A(2)가 시행되고 있다. 이 선택신호(16)의 값은 데이터 처리의 흐름에 맞추어서 제1-제3의 신호전송회로(17, 18, 19)에 의해 전송되고, 이 선택신호에 따라서 각각의 연산장치(1, 2, 3)의 각 스테이지 처리가 전환된다.

이상과 같이, 제1 및 제2의 실시예에 의하면 선택신호를 데이터 처리의 흐름에 맞추어서 전송하고, 파이프라인 스테이지마다 처리를 전환하는 것에 의해 전환전의 처리를 모든 연산장치가 완료하는 것을 대기하지 않고서 처리의 전환을 행할 수가 있고, 데이터 처리능력을 높일 수가 있다. 또, 제어정보 유지회로를 선택하기 위한 선택신호를 파이프라인 처리에 맞추어서 전송하는 것만으로 되므로, 제어가 매우 용이하다.

[실시예3]

제5도는 본 발명 제3의 실시예에 관한 신호처리장치의 블럭도이다. 제5도에 있어서, 51, 52, 53은 제1-제3의 연산장치로, 제1도의 신호처리장치와 마찬가지로 각각 3단, 2단 및 3단의 서브스테이지로 분할되고, 클럭신호(4)에 동기하여 파이프라인 처리를 행한다. 60은 입력장치로, 제1의 실시예와 동일하게 입력 데이터 신호 중에서 추출한 데이터를 제1의 연산장치(51)에 제공하는 동시에, 데이터의 유효성을 표시하는 유효비트(61)를 출력한다. 입력 데이터 신호의 샘플링 주파수와 제1의 연산장치(51)의 동작주파수가 같은 경우에는 입력 장치(60)는 유효비트(61)를 매 사이클 출력한다. 제1의 연산장치(51)의 동작주파수가 입력 데이터신호의 샘플링 주파수의 n배인 경우에는, 유효비트(61)는 n사이클에 1회의 비율로 출력된다. 62는 전환 검출회로로, 입력 데이터 신호에서 처리의 전환정보를 검출하여 전환신호(63)를 출력한다.

57, 58, 59는 각각, 제1제-3의 연산장치(51, 52, 53)에 대응한 제1-제3의 신호전송회로이다. 입력장치(60)가 출력하는 유효비트(61)와, 전환검출회로(62)가 출력하는 전환신호(63)를 각 연산장치(51, 52, 53)로 처리되는 데이터의 흐름에 따라서 전송한다. 본 실시예에서는, 제1의 신호전송회로(57)는 입력장치(60)에서 유효비트(61)를 수신하여 3 클럭후에 유효비트(87)를 출력하고, 제2의 신호전송회로(58)는 제1의 신호전송회로(57)에서 유효비트(87)를 수신하여 2 클럭후에 유효비트(88)를 출력하고, 제3의 신호전송회로(59)는 제2의 신호전송회로(58)에서 유효비트(88)를 수신하여 3 클럭후에 유효비트(89)를 출력한다.

이것과 병행하여 제1의 신호전송회로(57)는 전환검출회로(62)에서 전환신호(63)를 수신하여 3 클럭후에 전환신호(81)를 출력하고, 제2의 신호전송회로(58)는 제1의 신호전송회로(57)에서 전환신호(81)를 수신하여 2 클럭후에 전환신호(82)를 출력하고, 제3의 신호전송회로(59)는 제2의 신호전송회로(58)에서 전환신호(82)를수신하여 3 클럭후에 전환신호(83)를 출력한다.

64, 65, 66은 제1-제3의 전환 제어회로이고, 각각 대응하는 신호전송 회로(57, 58, 59)에 제공된 유효비트(61, 87, 88) 및 전환신호(63, 81, 82)를 입력하고, 유효인 데이터에 대하여 제공하여야 할 제어정보의 종류를 표시하는 선택신호(75, 76,77)를 미리 지정된 시퀀스로 출력한다. 제1-제3의 선택회로(8, 9, 10)는 제1-제3의 전환 제어회로(64, 65, 66)의 출력에 의해 각각 대응하는 3개의 제어정보유지회로(5a, 5b, 5c, 6a, 6b, 6c 및 7a, 7b, 7c)의 하나를 선택하여 제어정보를 제1-제3의 연산장치(51, 52, 53)에 출력한다. 예를 들면, 제1의 전환 제어회로(64)는 1 클럭마다 3 개의 제어정보유지회로(5a, 5b, 5c)를 전환하여 1개의 연산장치(51)로 3개의 다른 처리를 차례로 행할 수도 있다.

제1-제3의 전환 제어회로(64, 65, 66)는 입력 정지신호(67, 68, 69)를 출력하여 입력장치(60) 또는 전단의 연산장치(51, 52)에서의 데이터 입력을 정지시킬 수가 있다. 이것에 의해, 예를 들면, 같은 데이터에 대하여 2개 또는 3개의 처리를 클럭마다 전환하여 행할 수가 있다. 후단에서 입력 정지신호(67, 68, 69)를 받으면 입력장치(60), 전환 제어회로(64, 65)는 데이터 출력의 정지 및 대응하는 연산장치에서의 처리의 정지를 제어한다. 더욱이, 제1의 실시예와 동일하게 신호 전송회로(57, 58, 59)에 송신되어 온 전환신호(63, 81, 82)를 수신하면 전환 제어회로(64, 65, 66)는 선택하는 제어정보 유지회로나 그 시퀀스를 전환한다. 이와 같이, 전환 제어회로(64, 65, 66)에 의해 처리를 클럭마다 또한 전환신호마다 변경할 수가 있다.

또, 제1-제3의 신호전송회로(57, 58, 59)는 각각 정보 변경회로(71, 72, 73)를 구비하며, 출력 유효비트(87, 88, 89)를 변경할 수가 있다. 예를 들면, 송신되어 오는 유효비트의 2개중의 하나를 무효로 한다. 이것에 의해, 대응하는 연산장치에서 출력되는 데이터를 절반의 수로 정선해 낼 수가 있다.

제6도는 제1의 전환 제어회로(64)의 내부 구성예를 도시한 블럭도이다. 제6도에 있어서, 90은 카운터이고, 유효비트(61)가 1의 경우를 카운트하여 그 수를 출력한다. 제6도에 도시한 전환 제어회로(64)는 4개의 엔트리를 2 세트(97, 98) 구비한다. 각각의 엔트리는 제어정보 유지회로(5a, 5b, 5c) 중의 1개를 선택하기 위한 선택정보(91)와, 제1의 연산장치(51)의 입력 데이터 유지를 제어하기 위한 입력 정지정보(92)와, 카운터 리세트 정보(93)를 갖는다. 2개의 세트(97, 98)는 카운터(90)에 제공된 전환신호(63)에 의해서 전환된다.

지금, 세트(97)가 선택되어 있고, 상기 세트(97)의 4개 엔트리를 EN(0), EN(1), EN(2), EN(3)으로 한다. 이 4개의 엔트리의 1개가 카운터(90)의 출력(96)에 의해 선택되고, 유지하고 있는 선택정보(91), 입력 정지정보(92) 및 카운터 리세트 정보(93)가 판독된다. 판독된 카운터 리세트 정보(93)는 카운터 리세트 신호(95)로서 카운터(90)에 제공된다. 즉, 판독된 카운터 리세트 정보(93)가 1의 경우에는, 다음에 유효비트(61)가 1로 되었을 때 카운터(90)의 값이 0으로 리세트된다. 판독된 선택정보(91)는 선택신호(75)로서 제1의 선택회로(8)에 제공되어 제어정보 유지회로(5a, 5b, 5c)를 선택하는데 사용된다. 또, 판독된 입력 정지정보(92)는 입력장치(60)에의 입력 정지신호(67)로서 제1의 연산장치(51)의 입력 데이터를 유지하는데 사용된다. 제6도의 예에서는 엔트리 EN(0), EN(1), EN(2), EN(3)가 차례로 판독되어 선택정보(91)로서 a가 2회 b가 2회 판독되고, a와 b의 값에 대응하여 제어정보 유지회로가 선택된다. 입력 정지정보(92)는 EN(1)시에는 1로 되고, 제1의 연산장치(51)에 입력되는 데이터는 유지되고, 다음 사이클에서의 연산에서도 같은 데이터가 사용된다.

제2 및 제3의 전환 제어회로(65,66)의 내부 구성도 제6도와 동일하고, 이들 3개의 전환 제어회로(64, 65, 66)에 의해 엔트리에 미리 설정된 내용에 따라 또한 유효한 데이터에 대하여 제어정보 유지회로를 전환하고, 또,연산장치에 제공되는 데이터 유지를 지시할 수가 있다.

제7도를 이용하여 동작을 설명한다. 이 예에서는, 제1의 연산장치(51)에서는 1개의 데이터에 대하여 2개의 처리 A와 X를 교호로 행하여, 제2의 연산장치(52)에서는 처리 B와 Y를 2클럭마다 전환을 행하여, 결과 데이터중 3개에서 1개를 빼내어 출력한다. 제3의 연산장치(53)에서는 제공된 유효한 데이터에 대하여 3개 처리 C, Z, R순으로 전환을 행한다.

사이클 t1에 입력데이터(n)에 대하여 처리 A의 제1 스테이지 A(1)을 행 한다. 사이클 t2에서는, 제1의 전환 제어회로(64)는 입력장치(60)에 입력 정지신호(67)를 1로서 출력한다. 입력장치(60)는 이 입력 정지신호(67)에 의해 입력데이터(n)를 유지하고, 제1의 전환 제어회로(64)는 처리 X의 정보를 유지하는 제어정보 유지회로(5b)를 선택하기 위한 선택신호(75)를 출력하고, 제1의 연산장치(51)의 처리는 처리 A에서 처리 X로 전환되어 제1 스테이지 X(1)의 행하여진다. 사이클 t3에서는 입력정지신호(67)는 0으로 되고, 데이터(n+1)이 제공되어 제1의 전환 제어회로(64)는 처리 A의 정보를 유지하는 제어정보 유지회로 (5a)를 선택하기 위한 선택신호(75)를 출력하고, 처리 A(1)이 행하여 진다. 동시에 , 데이터 (n)에 대하여 제2 스테이지의 처리 A(2)가 실행된다. 이와 같이 하여 데이터(n)에 대하여 사이클 t1, t3 및 t5에 있어서, 처리 A(1), A(2) 및 A(3)이 행하여지고, 제2의 연산장치(52)에 출력된다.

제2의연산장치(52)에서는,제공된 데이터에 대하여 2개마다 처리 B와 T를 전환한다. 즉, 최초 2개의 데이터에 대하여 처리 B를 행하고, 다음 2개의 데이터에 대하여 처리 Y를 행하고, 다음 2개의 데이터에 대하여 처리 B를 행한다. 얻어진 결과에 대해서는 3개에 1개를 무효로 한다. 이것은, 무효로 하여야 할 데이터 출력시에 대응하는 유효비트(88)(제2의 신호전송회로(58)의 출력)를 0으로 하는 것에 의해 실현된다. 이 예에서는, 데이터(n+1)에 대하여 사이클 t9에 처리 Y(2)를 행하고, 사이클 t10에서 출력할 때에 유효비트(88)를 0으로 하고 있다. 동시에 사이클 t13에서도 처리 X, B를 시행한 데이터 (n+3)가 무효로 되어있다.

제3의 연산장치(53)에서는 유효비트(88)에 의해 유효인 것이 표시된 데이터에 대하여 3개 처리 C, Z, R을 데이터마다 전환하여 행한다. 이와 같이 하여 처리를 전환하면서 파이프라인적으로 처리하고, 사이클 t11, t12에 데이터(n)에 대하여 처리 ABC를 시행한 결과와 처리 XBZ를 시행한 결과를 얻을 수 있고, 사이클 t14에는 데이터 (n+1)에 대하여 처리 XYR을, 사이클 t15에는 데이터 (n+2)에 대하여 처리 ABC를 시행한 결과가 출력된다.

더욱이, 제3의 신호전송회로(59)가 출력하는 유효비트(89)는 제3의 연산장치(53)의 다음 단에 접속되는 연산장치에서의 입력 데이터의 유효/무효의 지정에 사용할 수가 있다. 또, 제3의 연산장치(53)의 처리결과 데이터를 기억장치에 저장하는 경우에 유효 데이터만을 저장하여 기억장치의 용량을 절약하는데 사용할 수도 있다. 필요가 없으면 제3의 (최종 단의) 신호전송회로(59)를 생략하는 것도 가능하다.

더욱이, 제8도 및 제9도를 이용하여 제5도의 신호처리장치에 있어 유효비트의 사용예를 설명한다. MUSE 방식에서는 휘도신호 Y의 정지화 처리중에서 프레임간 내삽된 화소신호에 대하여 필드간 내삽을 행할 때에 데이터의 정선처리가 요구된다. 구체적으로는, 주파수 32MHz의 화소신호중의 데이터중 4개에 하나를 정선해냄으로써 주파수 24MHz의 화소신호를 생성한다. 단, 여기에서 설명을 간단히 하기 위하여 입력화소 데이터중 3개에 하나를 정선해내는 처리에 관하여 설명한다. 제8도에 있어서, 입력화소데이터가 d1, d2, … 이고, 빼낸 후의 화소 데이터가 e1, e2, … 이다. 데이터 e1은 3개의 데이터 d1, d2, d3에 각각 계수 a11, a12, a13을 곱하여 가산한 것이고, 데이터 e2는 2개의 데이터 d3, d4에 각각 계수 a21, a22을 곱하여 가산한 것이다. 데이터 e3은 3개의 데이터 d4, d5, d6에 대하여 데이터 d1과 동일하게 각각 계수 a11, a12, a13을 곱하여 가산한 것이고, 데이터 e4는 2개의 데이터 d6, d7에 대하여 데이터 d2와 동일하게 각각 계수 a21, a22를 곱하여 가산한 것이다. 제8도에는 이상과 같이 하여 데이터 수가 3분의 2로 감소된 화소데이터 e1, e2, … 중의 연속 2 데이터에 곱합연산 처리를 시행하는 과정이 더욱 표시되어 있다. 데이터 f1, f2, f3은 각각 2개의 연속하는 데이터 e1과 e2, e2와 e3, e3과 e4에 각각 계수 b1과 b2를 곱하여 가산한 것이다.

제8도의 연산처리를 실행하는 경우의 제5도의 신호처리장치 동작을 제9도를 이용하여 설명한다. 계수 a11, a12, a13을 곱하여 가산하는 처리를 P1로 하고, 계수 a21, a22를 곱하여 가산하는 처리를 P2로 하고, 계수 b1, b2를 곱하여 가산하는 처리를 Q로 한다. 또, 제1의 신호전송회로(57)는 항상 1의 유효비트(61)를 받는 것으로 한다.

사이클 t1에 있어서, 제1의 연산장치(51)에 데이터 d3이 제공되면 제1의 연산장치(51)는 이미제공되어 있는 데이터 d1, d2와 함께 처리 P1을 실행한다. 사이클 t2에 있어서 제1의 연산장치(51)에 데이터 d4가 제공되면 제1의 연산장치(51)는 이미 제공되어 있는 데이터 d3과 함께 처리 P2를 실행한다. 사이클 t3에 있어 제1의 연산장치(51)에 데이터 d5가 제공되어도 d6이 미착이므로 제1의 연산장치(51)는 다음의 처리 P1을 실행할 수가 없다. 그래서, 제1의 연산장치(51)는 의미 없는 처리 P3을 실행한다. 사이클 t4 이후에 데이터 d6, d7, d8, … 이 제공되면 처리 P1, P2, P3이 반복 실행된다. 이 결과, 제1의 연산장치(51)는 사이클 t4에 유효 데이터 e1을, 사이클 t5에 유효 데이터 e2를, 사이클 t6에 무효 데이터 x1을, 사이클 t7에 유효 데이터 e3을, 사이클 t8에 유효 데이터 e4를, 사이클 t9에 a무효 데이터 x2를 각각 제2의 연산장치(52)에 제공한다. 제1의 신호전송회로(57)는 처리 P3에 대응하는 결과 데이터 x1, x2가 무효인 것으로 나타내도록 제공된 유효비트(61)를 선택적으로 0으로 변경하여 유효비트(87)를 출력한다.

제2의 연산장치(52)는,제1의 연산장치(51)의 출력 데이터중의 유효 데이터만을 받아들여 처리 Q를 실행하도록 유효비트(87)에 따라서 제어된다. 제2의 연산장치(52)에서 만일에 유효비트(87)를 사용하지 않는 경우에는 데이터 e1, d2에 대한 처리와 데이터 e2, x1, d3에 대한 처리가 다르게 되어 처리의 제어가 복잡하여 곤란하게 된다. 또, 무효 데이터 x1도 받아들이기 때문에 데이터 유지회로 등의 회로규모가 커지게 된다. 본 실시예에 의하면, 유효한 데이터만을 제2의 연산장치(52)가 받아들이고, 받아들인 2개의 데이터에 항상 같은 처리 Q를 시행할 수가 있으므로 처리의 제어가 용이하게 된다. 게다가 무효한 데이터는 받아들이지 않으므로 데이터 유지회로 등을 적게할 수가 있다.

이상과 같이, 제3의 실시예에 의하면, 전환 제어회로가 클럭마다 제어정보 유지회로를 선택하기 위한 선택신호를 전환하여 출력하는 것에 의해 복잡한 조합처리를 용이하게 행할 수가 있고, 게다가 처리의 전환에 의한 파이프라인 처리의 혼란, 즉 처리능력의 저하를 방지할 수가 있다. 또, 전환 제어회로가 입력 정지신호를 출력하는 것에 의해 같은 데이터에 대하여 클럭마다 복수의 처리를 전환하여 행할 수가 있다. 더욱이, 유효비트를 데이터 처리 흐름과 동일하게 전송하고, 데이터가 유효인지 무효인지에 의해 변경하여 출력함으로써 유효인 데이터에 대하여 처리의 전환을 행할 수가 있어서 처리전환의 제어가 용이하게 된다. 또한, 본 실시예에서는 유효비트와 전환신호의 쌍방울 전송하는 것으로 하였으나 유효비트만을 데이터 흐름에 따라서 전송하는 것으로 하여도 상관없다.

[실시예 4]

상기 제3의 실시예에서는 신호전송회로에 의해 유효비트를 전송하는 것으로 하였으나, 제10도 및 제11도에 도시된 바와 같이 전환 제어회로의 엔트리에 유효정보를 가지게 하여 상기 유효정보에 의거하여 유효비트의 출력을 제어할 수도 있다.

제10도는 본 발명 제4의 실시예에 관한 신호처리장치의 블럭도이다. 제1-제3의 신호전송회로(107, 108, 109)는 전환검출회로(62)가 출력하는 전환신호(63)만을 각 연산장치(51, 52, 53)에서 처리되는 데이터 흐름에 따라서 전송한다. 제1의 전환 제어회로(114)는 입력장치(60)에서 제공된 유효비트(61)와 전환 검출회로(62)에서 제공된 전환신호(63)에 기초한 유효비트(87) 및 선택신호(75)의 생성을 담당한다. 제2의 전환 제어회로(115)는 제1의 전환 제어회로(114)에서 제공된 유효비트(87)와 제1의 신호전송회로(107)에서 제공된 전환신호(81)에 기초한 유효비트(88) 및 선택신호(76)의 생성을 담당한다. 또, 제3의 전환 제어회로(116)는 제2의 전환 제어회로(115)에서 제공된 유효비트(88)와 제2의 신호전송회로(108)에서 제공된 전환신호(82)에 기초한 유효비트(89) 및 선택신호(77)의 생성을 담당한다. 제1-제3의 전환 제어회로(114, 115, 116)의 입력 정지신호(67, 68, 69)를 생성하는 기능은 제3의 실시예와 동일하다.

제11도는 제1의 전환 제어회로(114)의 내부 구성예를 도시한 블럭도이다. 제11도의 전환 제어회로(114)의 엔트리에는 처리결과의 데이터가 유효한가 어떤가를 표시하는 유효정보(94)가 유지되어 있고, 판독된 엔트리의 유효정보(94)가 1의 경우는 처리결과의 데이터가 유효이고, 0의 경우는 무효이다. 판독된 유효정보(94)는 시프트 레지스터 등으로 구성되는 지연회로(99)에 의해 대응하는 연산장치(51)의 처리에 요하는 사이클수만 지연되어서 유효비트(87)로서 제2의 전환 제어회로(115)에 출력된다.

제11도의 예에서는 제1 및 제2 사이클의 처리결과는 유효이고, 제3 사이클의 처리결과는 무효이다. 또한, 지연회로(99)로 지연시킨 사이클수를 고려한 유효정보(94)를 엔트리로 저장하는 것에 의해 지연회로(99)를 생략하는 것도 가능하다.

제4의 실시예에 의하면, 제3의 실시예와 동등효과를 얻게 된다. 게다가, 유효정보를 전환 제어회로로 유지하는 것에 의해 임의의 시퀀스로 용이하게 유효비트의 출력을 제어할 수가 있다.

Claims

입력데이터 신호중의 데이터에 연산처리를 차례로 시행하기 위한 신호처리장치에 있어서, 서로 직렬로 접속되어 각각 전단(前段)의 데이터를 입력하며, 상기 입력한 데이터에 연산처리를 시행하여 상기 연산처리 결과의 데이터를 다음 단에 출력하기 위한 복수의 연산장치와, 각각 제어정보를 유지하기 위한 복수의 유지회로와, 상기 복수의 연산장치에서의 데이터 흐름에 따라서 선택신호를 차례로 전송하도록 서로 직렬로 접속되고, 각각 전단의 선택신호를 입력하여 상기 입력한 선택신호를 상기 복수의 연산장치중의 대응하는 연산장치의 처리시간만큼 지연시켜 다음 단에 전송하기 위한 복수의 전송회로와, 상기 복수의 연산장치에서의 데이터 흐름에 따라서 상기 복수의 연산장치 각각의 처리의 전환을 제어하도록 각각 상기 복수의 전송회로중의 대응하는 전송회로가 입력하는 선택신호를 입력하고, 상기 입력한 선택신호에 따라서 상기 복수의 유지회로중에서 제어정보를 선택 입력하여 상기 선택 입력한 제어정보를 상기 복수의 연산장치중의 대응하는 연산장치에 공급하기 위한 복수의 선택회로를 구비하는 것을 특징으로 하는 신호처리장치.
제1항에 있어서, 상기 입력데이터 신호중에 데이터를 추출하여 상기 추출한 데이터를 상기 복수의 연산장치중의 최전단(最前段)에 공급하기 위한 회로수단을 추가로 구비하는 것을 특징으로 하는 신호처리장치.
제1항에 있어서, 상기 입력데이터 신호에서 처리 전환정보를 검출하여 상기 검출한 처리 전환 정보에 따라서 상기 복수의 선택회로중의 최전단에 상기 선택신호를 공급하기 위한 회로수단을 추가로 구비하는 것을 특징으로 하는 신호처리장치.
입력데이터 신호중의 데이터에 연산처리를 차례로 시행하기 위한 신호처리장치에 있어서, 서로 직렬로 접속되어 각각 전단의 데이터를 입력하고, 상기 입력한 데이터에 연산처리를 시행하여 상기 연산처리 결과의 데이터를 다음 단에 출력하기 위한 복수의 연산장치와, 각각 제어정보를 유지하기 위한 복수의 유지회로와, 상기 복수의 연산장치에 대응하여 서로 직렬로 접속되고, 각각 데이터의 유효성을 나타내는 전단의 유효신호를 입력하여 상기 입력한 유효신호와 미리 지정된 시퀀스에 따라서 선택신호를 생성하고, 또한 상기 복수의 연산장치중의 다음 단의 연산장치로의 데이터 유효성을 나타내는 유효신호를 상기 입력한 유효 신호에 따라서 다음 단에 출력하기 위한 복수의 제어회로와, 상기 복수의 연산장치에서의 데이터 흐름에 따라서 상기 복수의 연산장치 각각의 처리의 전환을 제어하도록 각각 상기 복수의 제어회로중의 대응하는 제어회로가 생성한 선택신호를 입력하고, 상기 입력한 선택신호에 따라서 상기 복수의 유지회로 중에서 제어정보를 선택 입력하여 상기 선택 입력한 제어정보를 상기 복수의 연산장치중의 대응하는 연산장치에 공급하기 위한 복수의 선택회로를 구비하는 것을 특징으로 하는 신호처리장치.
제4항에 있어서, 상기 입력 데이터 신호 중에서 데이터를 추출하여 상기 추출한 데이터를 상기 복수의 연산장치중의 최전단에 공급하고, 또한 데이터마다의 유효신호를 생성하여 상기 생성한 유효신호를 상기 복수의 제어회로중의 최전단에 공급하기위한 회로수단을 추가로 구비하는 것을 특징으로 하는 신호처리장치.
제4항에 있어서, 상기 복수의 제어회로 각각은, 각각 선택정보를 유지하기 위한 복수의 엔트리와, 상기 입력한 유효신호중 데이터가 유효인 것을 나타내는 신호만을 계수하기 위한 카운터를 구비하고, 상기 카운터의 출력에 따라서 상기 복수의 엔트리에서 상기 선택정보를 차례로 판독하고, 또한 상기 판독한 선택정보에 따라서 상기 선택신호를 생성하도록 한 것을 특징으로 하는 신호처리장치.
제4항에 있어서, 상기 복수의 제어회로의 각각은, 각각 입력 정지정보를 유지하기 위한 복수의 엔트리와, 상기 입력한 유효신호중 데이터가 유효인 것을 나타내는 신호만을 계수하기 위한 카운터를 구비하고, 상기 카운터의 출력에 따라서 상기 복수의 엔트리에서 상기 입력 정지정보를 차례로 판독하여 상기 판독한 입력 정지정보에 따라서 상기 복수의 연산장치중의 대응하는 연산장치의 입력 데이터를 그 전단에 유지시키도록 한 것을 특징으로 하는 신호처리장치.
제4항에 있어서, 상기 복수의 제어회로는, 상기 복수의 연산장치에 대응하여 서로 직렬로 접속되고, 각각 전단의 전환신호를 입력하여 상기 입력한 전환신호를 상기 복수의 연산장치중의 대응하는 연산장치의 처리시간만큼 지연시켜 다음 단에 전송하기 위한 복수의 전송회로와, 각각 상기 복수의 전송회로중의 대응하는 전송회로가 입력하는 전환신호를 입력하고, 또한 상기 입력한 전환신호에 따라서 상기 선택신호의 생성 시퀀스를 전환하기 위한 복수의 전환 제어회로를 구비하는 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 입력 데이터 신호에서 처리 전환정보를 검출하여 상기 검출한 처리 전환정보에 따라서 상기 복수의 전송회로중의 최전단 및 상기 복수의 전환 제어회로중의 최전단에 상기 전환신호를 공급하기 위한 회로수단을 추가로 구비하는 것을 특징으로 하는 신호처리장치.
제4항에 있어서, 상 기복수의 제어회로는, 상기 복수의 연산장치에 대응하여 서로 직렬로 접속되고, 각각 상기 전단의 유효신호를 입력하여 상기 입력한 유효신호를 상기 복수의 연산장치중의 대응하는 연산장치의 처리시간만큼 지연시켜서 다음 단에 전송하기 위한 복수의 전송회로와, 각각 상기 복수의 전송회로중의 대응하는 전송회로가 입력하는 유효신호를 입력하여 상기 입력한 유효신호와 상기 미리 지정된 시퀀스에 따라서 상기 선택신호를 생성하기 위한 복수의 전환 제어회로를 구비하는 것을 특징으로 하는 신호처리장치.
제10항에 있어서, 상기 복수의 전송회로 각각은 상기 입력한 유효신호중 데이터가 유효인 것을 나타내는신호를 데이터가 무효인 것을 나타내는 신호로 변경하여 다음 단에 전송하기 위한 회로수단을 구비하는 것을 특징으로 하는 신호처리장치.
제4항에 있어서, 상기 복수의 제어회로는, 상기 복수의 연산장치에 대응하여 서로 직렬로 접속되고, 각각 상기 전단의 유효신호를 입력하여 상기 입력한 유효신호와 상기 미리 지정된 시퀀스에 따라서 상기 선택신호와 상기 다음 단으로의 유효신호를 생성하기 위한 복수의 전환 제어회로를 구비하는 것을 특징으로 하는 신호처리장치.
제12항에 있어서, 상기 복수의 제어회로의 각각은, 각각 유효정보를 유지하기 위한 복수의 엔트리와, 상 기입력한 유효신호중 데이터가 유효인 것을 나타내는 신호만을 계수하기 위한 카운터를 구비하고, 상기 카운터의 출력에 따라서 상기 복수의 엔트리에서 상기 유효정보를 차례로 판독하고, 또한 상기 판독한 유효정보에 따라서 상기 다음 단으로의 유효신호를 생성하도록 하는 것을 특징으로 하는 신호처리장치.
입력 데이터 신호중의 데이터에 연산처리를 시행하기 위한 신호처리장치에 있어서, 데이터를 입력하고, 상기 입력한 데이터에 연산처리를 시행하여 상기 연산처리 결과의 데이터를 출력하기 위한 연산장치와, 각각 제어정보를 유지하기 위한 복수의 유지회로와, 상기 연산장치에서 처리되는 데이터의 유효성을 나타내는 유효신호를 입력하여 상기 입력한 유효신호와 미리 지정된 시퀀스에 따라서 선택신호를 생성하기 위한 전환 제어회로와, 상기 연산장치에서의 처리전환을 제어하도록 상기 전환 제어회로가 생성한 선택신호를 입력하여 상기 입력한 선택신호에 따라서 상기 복수의 유지회로 중에서 제어정보를 선택 입력하고, 또한 상기 선택 입력한 제어정보를 상기 연산 장치에 공급하기 위한 선택회로를 구비하는 것을 특징으로 하는 신호처리장치.
제14항에 있어서, 상기 입력 데이터 신호 중에서 데이터를 추출하여 상기 추출한 데이터를 상기 연산장치에 공급하고, 또한 데이터마다의 유효신호를 생성하여 상기 생성한 유효신호를 상기 전환 제어회로에 공급하기 위한 회로수단을 추가로 구비하는 것을 특징으로 하는 신호처리장치.
제14항에 있어서, 상기 전환 제어회로는, 각각 선택정보를 유지하기 위한 복수의 엔트리와, 상기 입력한 유효신호중 데이터가 유효인 것을 나타내는 신호만을 계수하기 위한 카운터를 구비하고, 상기 카운터의 출력에 따라서 상기 복수의 엔트리에서 상기 선택정보를 차례로 판독하여 상기 판독한 선택정보에 따라서 상기 선택신호를 생셩하도록 한 것을 특징으로 하는 신호처리장치.
제14항에 있어서, 상기 전환 제어회로는, 각각 입력 정지정보를 유지하기 위한 복수의 엔트리와, 상기 입력한 유효신호중 데이터가 유효인 것을 나타내는 신호만을 계수하기 위한 카운터를 구비하고, 상기 카운터의 출력에 따라서 상기 복수의 엔트리에서 상기 입력 정지정보를 차례로 판독하여 상기 판독한 입력 정지정보에 따라서 상기 연산장치의 입력 데이터를 그 전단에 유지시키도록 한 것을 특징으로 하는 신호처리장치.
제14항에 있어서, 상기 전환 제어회로는 전환신호를 입력하여 상기 입력한 전환신호에 따라서 상기 선택신호의 생성 시퀀스를 전환하기 위한 회로수단을 구비하는 것을 특징으로 하는 신호처리장치.
제18항에 있어서, 상기 입력 데이터 신호에서 처리 전환정보를 검출하여 상기 검출한 처리 전환정보에 따라서 상기 전환 제어회로에 상기 전환신호를 공급하기 위한 회로수단을 추가로 구비하는 것을 특징으로 하는 신호처리장치.