JPS596632A - 時分割処理形タツプ係数制御回路 - Google Patents
時分割処理形タツプ係数制御回路Info
- Publication number
- JPS596632A JPS596632A JP11481482A JP11481482A JPS596632A JP S596632 A JPS596632 A JP S596632A JP 11481482 A JP11481482 A JP 11481482A JP 11481482 A JP11481482 A JP 11481482A JP S596632 A JPS596632 A JP S596632A
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- Japan
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- tap
- circuit
- ram
- output
- signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ディジタル自動等化器におけるディジタル形
のタップ係数制御回路を経済的に構成することができる
、時分割処理形タップ係数制御回路に関するものである
。
のタップ係数制御回路を経済的に構成することができる
、時分割処理形タップ係数制御回路に関するものである
。
従来技術と問題点
モデム等において伝送路歪を自動的に等化するトランス
バーサル形自動等化器は従来アナログ形のものが多く、
この場合等化の演算のためにタップごとに差動増幅器等
を具え、差動増幅器の利得と差動増幅器の極性ゲインを
制御する電圧値とによってタップ係数を決定するように
していた。
バーサル形自動等化器は従来アナログ形のものが多く、
この場合等化の演算のためにタップごとに差動増幅器等
を具え、差動増幅器の利得と差動増幅器の極性ゲインを
制御する電圧値とによってタップ係数を決定するように
していた。
しかしながらディジタル技術の進歩に伴って、ディジタ
ル回路で構成した自動等化器が用いられるようになった
。この場合のタップ係数はディジタル値で表わされ、従
ってタップ係数の演算をディジタル的に行うディジタル
構成のタップ係数制御回路が用いられるようになった。
ル回路で構成した自動等化器が用いられるようになった
。この場合のタップ係数はディジタル値で表わされ、従
ってタップ係数の演算をディジタル的に行うディジタル
構成のタップ係数制御回路が用いられるようになった。
（２）
第１図はディジタル自動等化器の構成を示している。同
図において、■はアナログディジタル（Ａ／Ｄ）変換器
、２は遅延線、３は演算器（苓ｘｙ）、４はタップ係数
制御回路（Ｔ Ａ Ｐ Ｗ）、５は識別器（ＣＯＭＰ）
、６は相関器（ＣＯＲ）、７は積分器（ＩＮＴ）であ
る。
図において、■はアナログディジタル（Ａ／Ｄ）変換器
、２は遅延線、３は演算器（苓ｘｙ）、４はタップ係数
制御回路（Ｔ Ａ Ｐ Ｗ）、５は識別器（ＣＯＭＰ）
、６は相関器（ＣＯＲ）、７は積分器（ＩＮＴ）であ
る。
第１図において、入力アナログ信号はＡ／Ｄ変換器１に
おいてｎビット（ｎは通常８〜１６）ディジタル信号に
変換（量子化）され、ｎビットの並列データｘ−（１＝
ｌ〜ｎ）として出力される。
おいてｎビット（ｎは通常８〜１６）ディジタル信号に
変換（量子化）され、ｎビットの並列データｘ−（１＝
ｌ〜ｎ）として出力される。
この信号はピッ１−ごとに遅延線２を周期Ｔのシンボル
クロックごとに順次シフトされ、周期Ｔごとに設けられ
た各タップ（合計２ｍ＋１タツプ）には、シンボルクロ
ック周期Ｔのｋ（ｋ＝１〜２ｍ＋１）倍の遅延信号を得
る。遅延線２の各タップから得られた遅延信号をビット
ごとに時分割多重化した信号Ｘ、θやスは、演算器３に
おいてタップ係数制御回路４からの対応するタップごと
の係数ｙ。
クロックごとに順次シフトされ、周期Ｔごとに設けられ
た各タップ（合計２ｍ＋１タツプ）には、シンボルクロ
ック周期Ｔのｋ（ｋ＝１〜２ｍ＋１）倍の遅延信号を得
る。遅延線２の各タップから得られた遅延信号をビット
ごとに時分割多重化した信号Ｘ、θやスは、演算器３に
おいてタップ係数制御回路４からの対応するタップごと
の係数ｙ。
を乗算され、乗算結果を全遅延線にわたり累算されて波
形等化された信号を得る。演算器３の出力（３） は識別器５において目標とする等化波形を表す基準値の
信号と比較され、等化器ずなわち基準値に対する大小を
示す誤差信号ｅｒｒを発生する。相関器６にはＡ／Ｄ変
換器１から入力信号の正負情報ｓｇｎと誤差信号ｅｒｒ
が入力されており、タップごとに両者の相関をとり平均
化を行うため、相関器の出力信号を積分器７に入力する
。積分器７の出力は、等化器のタップごとの等化の補正
方向（正。
形等化された信号を得る。演算器３の出力（３） は識別器５において目標とする等化波形を表す基準値の
信号と比較され、等化器ずなわち基準値に対する大小を
示す誤差信号ｅｒｒを発生する。相関器６にはＡ／Ｄ変
換器１から入力信号の正負情報ｓｇｎと誤差信号ｅｒｒ
が入力されており、タップごとに両者の相関をとり平均
化を行うため、相関器の出力信号を積分器７に入力する
。積分器７の出力は、等化器のタップごとの等化の補正
方向（正。
負）を与える。タップ係数制御回路４は積分器７の補正
方向に従いタップごとに設定された重み量だけ等化補正
係数ｙ を修正し、この係数は前述のように演算器３に
おいて演算に用いられる。
方向に従いタップごとに設定された重み量だけ等化補正
係数ｙ を修正し、この係数は前述のように演算器３に
おいて演算に用いられる。
第２図は従来のディジタル形タップ係数制御回路の構成
を示している。同図においては、第１図におけると同じ
部分は同じ番号で示されている。
を示している。同図においては、第１図におけると同じ
部分は同じ番号で示されている。
１１−ｍｌ−ｍ＋１＋−＋ １１−０．−＋１１＋ｍは
タップ係数可変回路であってそれぞれのタップ−ｍ、−
ｍ＋ｌ。
タップ係数可変回路であってそれぞれのタップ−ｍ、−
ｍ＋ｌ。
−、Ｏ，−、十ｍに対応する個別のタップ係数制御回路
を構成し、各タップ係数可変回路の出方はマルチプレク
サ１２を介して時分割多重化されて係（４） 数ｙ を発生し、全体として第１図においてタップ係数
制御回路４として示されたものに対応している。
を構成し、各タップ係数可変回路の出方はマルチプレク
サ１２を介して時分割多重化されて係（４） 数ｙ を発生し、全体として第１図においてタップ係数
制御回路４として示されたものに対応している。
第３図は第２図におけるタップ係数可変回路の構成をし
めし、１３ばアップダウンカウンタ、１４は初期値設定
部、１５は重み設定部、１６はオーハフローアンダフロ
ー検出回路、１７はオーバフロー設定部、１８はアンダ
フロー設定部である。
めし、１３ばアップダウンカウンタ、１４は初期値設定
部、１５は重み設定部、１６はオーハフローアンダフロ
ー検出回路、１７はオーバフロー設定部、１８はアンダ
フロー設定部である。
第２図および第３図において、相関器６からのタップご
との歪成分の信号は、シンボルレートごとにそれぞれ対
応する積分器において積分され、それぞれの時定数に応
じて対応するタップ係数可変回路に対する加算信号十Δ
または減算信号−Δを発生する。タップ係数可変回路に
おいて、アップダウンカウンタ１３は等化開始時、初期
値設定部１４によって目標とする等化波形に対応した初
期値を設定されており、加算信号十Δまたは減算信号−
Δが入力されたとき重み設定部１５によって定められる
重み量をクロックＣＬにに応じて加算または減算される
。アップダウンカウンタ１３のカウント（５） 値はそれぞれのタップに対応するタップ重み係数として
出力される。マルチプレクサ１２においては各タップ係
数可変回路からの出力を番地順にシンボルレートごとに
時分割多重化して演算部３に入力する。一方、アップダ
ウンカウンタのカウント値は、オーハフローアンダフロ
ー検出回路１５においてオーバフロー設定部１７．アン
ダフロー設定部１８のオーバフローまたはアンダフロー
の設定値と比較され、それぞれの設定値を超えたとき一
旦アツブダウンカウンタ１３のカウントを禁止して重み
設定部１５の重み量を変更し、以後新しい重み量によっ
て加算、減算が行われる。
との歪成分の信号は、シンボルレートごとにそれぞれ対
応する積分器において積分され、それぞれの時定数に応
じて対応するタップ係数可変回路に対する加算信号十Δ
または減算信号−Δを発生する。タップ係数可変回路に
おいて、アップダウンカウンタ１３は等化開始時、初期
値設定部１４によって目標とする等化波形に対応した初
期値を設定されており、加算信号十Δまたは減算信号−
Δが入力されたとき重み設定部１５によって定められる
重み量をクロックＣＬにに応じて加算または減算される
。アップダウンカウンタ１３のカウント（５） 値はそれぞれのタップに対応するタップ重み係数として
出力される。マルチプレクサ１２においては各タップ係
数可変回路からの出力を番地順にシンボルレートごとに
時分割多重化して演算部３に入力する。一方、アップダ
ウンカウンタのカウント値は、オーハフローアンダフロ
ー検出回路１５においてオーバフロー設定部１７．アン
ダフロー設定部１８のオーバフローまたはアンダフロー
の設定値と比較され、それぞれの設定値を超えたとき一
旦アツブダウンカウンタ１３のカウントを禁止して重み
設定部１５の重み量を変更し、以後新しい重み量によっ
て加算、減算が行われる。
このようにしてアップダウンカウンタを主体として構成
したタップ係数制御回路によって、ディジタル等化器に
おけるタップ係数の演算を行うことができる。しかしな
がら従来のディジタル形タップ係数制御回路は、それぞ
れ独立にアップダウンカウンタを具えた個別のタップ係
数可変回路をタップごとに設けていた。そのためハード
ウェア規模が大きくなることを免れなかった。またこの
（６） 場合釜タップごとにタップ係数可変回路におけるオーバ
フロー、アンダフローの設定を必要とするので煩雑であ
る。さらに係数の重みづけ可変範囲は回線の等化量に応
じて変更する必要があるが、これに対する自由度がなか
った。
したタップ係数制御回路によって、ディジタル等化器に
おけるタップ係数の演算を行うことができる。しかしな
がら従来のディジタル形タップ係数制御回路は、それぞ
れ独立にアップダウンカウンタを具えた個別のタップ係
数可変回路をタップごとに設けていた。そのためハード
ウェア規模が大きくなることを免れなかった。またこの
（６） 場合釜タップごとにタップ係数可変回路におけるオーバ
フロー、アンダフローの設定を必要とするので煩雑であ
る。さらに係数の重みづけ可変範囲は回線の等化量に応
じて変更する必要があるが、これに対する自由度がなか
った。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものでって、その目的は、−組の共通演算回路と読み
出し書き込みメモリ （以下ＲＡＭと略す）とを用い、
演算回路を時分割的に使用できるようにすることによっ
て、ハードウェア規模を縮小し経済的に構成できるディ
ジタル形のタップ係数制御回路を提供することにある。
るものでって、その目的は、−組の共通演算回路と読み
出し書き込みメモリ （以下ＲＡＭと略す）とを用い、
演算回路を時分割的に使用できるようにすることによっ
て、ハードウェア規模を縮小し経済的に構成できるディ
ジタル形のタップ係数制御回路を提供することにある。
発明の実施例
第４図は、本発明の一実施例の構成を示している。同図
において２１は加減算器、２２はタップ重み設定回路、
２３ば選択ゲート、２４はＲＡＭ、２５はバッファレジ
スタ、２６は初期値設定部、２７はオーバフローアンダ
フロー検出回路、２８はオーバフロー設定部、２９はア
ンダフロー設定部、３０は書き込み（７） インヒビット回路である。なお演算部３は第１図に示さ
れたものと同じである。
において２１は加減算器、２２はタップ重み設定回路、
２３ば選択ゲート、２４はＲＡＭ、２５はバッファレジ
スタ、２６は初期値設定部、２７はオーバフローアンダ
フロー検出回路、２８はオーバフロー設定部、２９はア
ンダフロー設定部、３０は書き込み（７） インヒビット回路である。なお演算部３は第１図に示さ
れたものと同じである。
第４図において加減算器２１は各タップに共通に設けら
れるものである。ＲＡ Ｍ ２４は各タップの番号に対
応した番地を有し、各番地ごとにタップ可変範囲の最大
値を記憶できるデータビット数を有している。等化開始
時、選択ゲート２３は初期値設定信号に応して初期値設
定部２６の側に切り替えられ、アドレス信号ＡＤＲ３と
書き込みインヒビット回路３１からの読み出し書き込み
信号Ｒ／Ｗに応して初期値設定部２６からＲＡ Ｍ ２
４の中心タップに相当する番地には中心値（例えば０．
５）が、その他のエコータップに相当するＲ Ａ Ｍ
２４の番地にはＯが書き込まれる。ＲＡＭ２４に書き込
まれたデータはクロックＣＬＫ２に応してバッファレジ
スタ２５に読み出され、バッファレジスタ２５の出力は
タップ係数ｙ として演算器３に入力される。
れるものである。ＲＡ Ｍ ２４は各タップの番号に対
応した番地を有し、各番地ごとにタップ可変範囲の最大
値を記憶できるデータビット数を有している。等化開始
時、選択ゲート２３は初期値設定信号に応して初期値設
定部２６の側に切り替えられ、アドレス信号ＡＤＲ３と
書き込みインヒビット回路３１からの読み出し書き込み
信号Ｒ／Ｗに応して初期値設定部２６からＲＡ Ｍ ２
４の中心タップに相当する番地には中心値（例えば０．
５）が、その他のエコータップに相当するＲ Ａ Ｍ
２４の番地にはＯが書き込まれる。ＲＡＭ２４に書き込
まれたデータはクロックＣＬＫ２に応してバッファレジ
スタ２５に読み出され、バッファレジスタ２５の出力は
タップ係数ｙ として演算器３に入力される。
その後等化動作が行われると、各タップ係数は歪量を打
ち消す方向に修正される。すなわち第１図に示された積
分器７からタップごとに加算信号（８） ＋Δまたは減算信号−八が出力れるごとに、タップ重み
設定部２２からタップごとに予め定められた補正量のデ
ータが読み出されて加減算器２１に入力される。加減算
器２１にはバッファレジスタ２５の出力も入力されてい
て、両人力は加算または減算される。加減算器２Ｉの出
力は選択ゲート２３を経てＲＡＭ２４に入力され、これ
によって対応する番地のタップ係数が更新される。一方
加減算器２１の出力はオーバフローアンダフロー検出回
路２７にも入力されていて、オーバフロー設定部２８に
設定されているオーバフロー値またはアンダフロー設定
部２９に設定されているアンダフロー値と比較される。
ち消す方向に修正される。すなわち第１図に示された積
分器７からタップごとに加算信号（８） ＋Δまたは減算信号−八が出力れるごとに、タップ重み
設定部２２からタップごとに予め定められた補正量のデ
ータが読み出されて加減算器２１に入力される。加減算
器２１にはバッファレジスタ２５の出力も入力されてい
て、両人力は加算または減算される。加減算器２Ｉの出
力は選択ゲート２３を経てＲＡＭ２４に入力され、これ
によって対応する番地のタップ係数が更新される。一方
加減算器２１の出力はオーバフローアンダフロー検出回
路２７にも入力されていて、オーバフロー設定部２８に
設定されているオーバフロー値またはアンダフロー設定
部２９に設定されているアンダフロー値と比較される。
このオーバフロー値またはアンダフロー値は、それぞれ
ＲＡ Ｍ ２４に記憶されるべきタップ係数の最大値ま
たは最小値を示し、加減算器２１の出力がこれらの値を
超えたときは、オーハフローアンダフロー検出回路２７
から出力が発生し、この出力によって書き込みインヒビ
ット回路３０は読み出し書き込み信号Ｒ／Ｗの出力を停
止する。従ってこの場合にはＲＡＭ２４の更新は行われ
ず、等化量の暴走（９） が防止される。加減算器２１の出力がオーバフロー値ま
たはアンダフロー値を超えないときは、前述のように修
正後の係数値によってＲＡＭの更新が行われる。なお以
上の説明から明らかなように加減算器２１はアップダウ
ンカウンタによって置き換えることができ、その場合の
動作は上述の実施例の場合と異ならない。
ＲＡ Ｍ ２４に記憶されるべきタップ係数の最大値ま
たは最小値を示し、加減算器２１の出力がこれらの値を
超えたときは、オーハフローアンダフロー検出回路２７
から出力が発生し、この出力によって書き込みインヒビ
ット回路３０は読み出し書き込み信号Ｒ／Ｗの出力を停
止する。従ってこの場合にはＲＡＭ２４の更新は行われ
ず、等化量の暴走（９） が防止される。加減算器２１の出力がオーバフロー値ま
たはアンダフロー値を超えないときは、前述のように修
正後の係数値によってＲＡＭの更新が行われる。なお以
上の説明から明らかなように加減算器２１はアップダウ
ンカウンタによって置き換えることができ、その場合の
動作は上述の実施例の場合と異ならない。
第５図は第４図に示された時分割処理形タップ係数制御
回路の動作を説明している。ＲＡＭに対するアドレスの
割り当てはアドレス信号ＡＤＲＳによってタップ番号順
に１シンボルクロック周期ごとに一巡するように行われ
る。ＲＡＭはアドレスが割り当てられたとき、はじめ１
シンボルクロック周期前の対応する番地のタップ係数値
をＲＡＭデータとして出力している。このデータは１シ
ンボルクロック周期をタップ数で分割するクロックＣＬ
Ｋ２によってバッファレジスタに読み込まれて、レジス
タデータ＜ａ＞ とじて出力される。レジスタデータ（
ａ）は前述のようにタップ係数として演算器における演
算に用いられる。一方アドレス信（１０） 号ＡＤＲ３に応じてツブ重み設定部から読み出された重
みデータ±Δａはレジスタデータ（ａ）と加減算されて
加減算器出力＜ａ＞ ±Δａを発生し、この出力によっ
て対応する番地のＲＡＭデータの更新が行われる。
回路の動作を説明している。ＲＡＭに対するアドレスの
割り当てはアドレス信号ＡＤＲＳによってタップ番号順
に１シンボルクロック周期ごとに一巡するように行われ
る。ＲＡＭはアドレスが割り当てられたとき、はじめ１
シンボルクロック周期前の対応する番地のタップ係数値
をＲＡＭデータとして出力している。このデータは１シ
ンボルクロック周期をタップ数で分割するクロックＣＬ
Ｋ２によってバッファレジスタに読み込まれて、レジス
タデータ＜ａ＞ とじて出力される。レジスタデータ（
ａ）は前述のようにタップ係数として演算器における演
算に用いられる。一方アドレス信（１０） 号ＡＤＲ３に応じてツブ重み設定部から読み出された重
みデータ±Δａはレジスタデータ（ａ）と加減算されて
加減算器出力＜ａ＞ ±Δａを発生し、この出力によっ
て対応する番地のＲＡＭデータの更新が行われる。
発明の詳細
な説明したように、本発明によれば一組の共ｉ１！１ｆ
ｆｉ算回路とＲＡＭとを用いて、各タップごとに個別に
タップ係数可変回路を具えたタップ係数制御回路と同等
な機能を有するディジタル形タップ係数制御回路を構成
することができるだけでなく、この際用いられるＲＡＭ
は１パツケージで数十タップ以上に対応するタップ係数
値を格納することが容易であり、従ってタップ数が非常
に大きい場合でも殆ど変らないハードウェア規模でディ
ジタル形タップ係数制御回路を構成することができる。
ｆｉ算回路とＲＡＭとを用いて、各タップごとに個別に
タップ係数可変回路を具えたタップ係数制御回路と同等
な機能を有するディジタル形タップ係数制御回路を構成
することができるだけでなく、この際用いられるＲＡＭ
は１パツケージで数十タップ以上に対応するタップ係数
値を格納することが容易であり、従ってタップ数が非常
に大きい場合でも殆ど変らないハードウェア規模でディ
ジタル形タップ係数制御回路を構成することができる。
このように本発明によれば、ディジタル自動等止器にお
けるディジタル形タップ係数制御回路を経済的に構成す
ることができるので、甚だ効果的である。
けるディジタル形タップ係数制御回路を経済的に構成す
ることができるので、甚だ効果的である。
第１図はディジタル自動等化器の構成を示すブロック図
、第２図は従来のディジタル形タップ係数制御回路の構
成を示すブロック図、第３図は第２図におけるタップ係
数可変回路の構成を示す図、第４図は本発明の時分割処
理形タップ係数制御回路の一実施例を示すブロック図、
第５図は第４図に示されたタップ係数制御回路における
動作を説明するタイムチャートである。 １：アナログディジタル変換器（Ａ／Ｄ） 、２：ｉ！
！延線、３：演算器（Σｘｙ）、４：タップ係数制御回
路（ＴＡＰＷ） 、５ ：識別器（ＣＯＭＰ）６：相関
器（ＣＯＲ） 、７ ：積分器（ＩＮＴ）、１１−ｍ、
１１−ｍ＋１．−．１１−０．−、１１＋ｍ：タップ係
数可変回路、１２：マルチプレクサ、１３ニアツブダウ
ンカウンタ、１４：初期値設定部、１５：重み設定部、
１６：オーハフローアンダフロー検出回路、１７：；オ
ーバフロー設定部、１８：アンダフロー設定部、２１：
加減算器、２２：タップ重み設定部、２３：選択ゲート
、２４：読み出し書き込みメモリ （ＲＡＭ）、２５：
バッファレジスタ、２６：初期値設定部、２７：オーバ
′フローアンダフロー検出回路、２８；オーバフロー設
定部、２９：アンダフロー設定部、３０：書き込みイン
ヒビット回路 特許出願人 富士通株式会社 代理人 弁理士 玉蟲久五部 （外３名）（１３）
、第２図は従来のディジタル形タップ係数制御回路の構
成を示すブロック図、第３図は第２図におけるタップ係
数可変回路の構成を示す図、第４図は本発明の時分割処
理形タップ係数制御回路の一実施例を示すブロック図、
第５図は第４図に示されたタップ係数制御回路における
動作を説明するタイムチャートである。 １：アナログディジタル変換器（Ａ／Ｄ） 、２：ｉ！
！延線、３：演算器（Σｘｙ）、４：タップ係数制御回
路（ＴＡＰＷ） 、５ ：識別器（ＣＯＭＰ）６：相関
器（ＣＯＲ） 、７ ：積分器（ＩＮＴ）、１１−ｍ、
１１−ｍ＋１．−．１１−０．−、１１＋ｍ：タップ係
数可変回路、１２：マルチプレクサ、１３ニアツブダウ
ンカウンタ、１４：初期値設定部、１５：重み設定部、
１６：オーハフローアンダフロー検出回路、１７：；オ
ーバフロー設定部、１８：アンダフロー設定部、２１：
加減算器、２２：タップ重み設定部、２３：選択ゲート
、２４：読み出し書き込みメモリ （ＲＡＭ）、２５：
バッファレジスタ、２６：初期値設定部、２７：オーバ
′フローアンダフロー検出回路、２８；オーバフロー設
定部、２９：アンダフロー設定部、３０：書き込みイン
ヒビット回路 特許出願人 富士通株式会社 代理人 弁理士 玉蟲久五部 （外３名）（１３）
Claims (1)
- 【特許請求の範囲】 入力信号を遅延させる遅延線の各タップごとの出力に係
数を乗算したのち加算して等化出力を得るとともに各タ
ップごとの補正残漬を積分した出力によってそれぞれの
係数を補正するディジタル自動等化器において、該係数
をタップごとに記憶する読み出し書き込みメモリ （以
下ＲＡＭと略す）と、補正残漬を積分する積分回路の出
力に応じてタップごとに所定の重み量の信号を発生する
タップ重み設定手段と、該タップ重み設定手段の出力と
前記ＲＡＭから読み出された１シンボルクロック周期前
の係数値との加減算を行う演算部と、該演算部の演算結
果によってタップごとに前記ＲＡＭの係数値を更新する
手段とを具え、前記ＲＡＭから読み出されたタップごと
の係数値によって等化の演算を行うことを特徴とする時
分割処理形夕（］） ツブ係数制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11481482A JPS596632A (ja) | 1982-07-02 | 1982-07-02 | 時分割処理形タツプ係数制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11481482A JPS596632A (ja) | 1982-07-02 | 1982-07-02 | 時分割処理形タツプ係数制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596632A true JPS596632A (ja) | 1984-01-13 |
Family
ID=14647345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11481482A Pending JPS596632A (ja) | 1982-07-02 | 1982-07-02 | 時分割処理形タツプ係数制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165616A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Hoso Kyokai <Nhk> | 対称形ｆｉｒディジタルフィルタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516572A (en) * | 1978-07-21 | 1980-02-05 | Nec Corp | Automatic waveform equalizer |
| JPS5557646A (en) * | 1978-10-23 | 1980-04-28 | Toyota Motor Corp | Structure of heat insulating wall formed in compression chamber of internal combustion engine |
-
1982
- 1982-07-02 JP JP11481482A patent/JPS596632A/ja active Pending
Patent Citations (2)
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