JPH09153257A - 等化器および磁気記録信号再生装置 - Google Patents
等化器および磁気記録信号再生装置Info
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- JPH09153257A JPH09153257A JP7311947A JP31194795A JPH09153257A JP H09153257 A JPH09153257 A JP H09153257A JP 7311947 A JP7311947 A JP 7311947A JP 31194795 A JP31194795 A JP 31194795A JP H09153257 A JPH09153257 A JP H09153257A
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 ＭＲヘッドによる再生信号の非線形性を補償
した等化出力を生成可能な等化器および信頼性のある高
密度磁気記録再生装置を提供する。 【解決手段】 入力信号を一定時間遅延させる複数の遅
延素子１と、遅延素子の入力タップあるいは出力タップ
に設けられた複数の係数器２と、各係数器の出力の和を
求める加算器１０とからなるＦＩＲ型フィルタ構成の等
化器において、各タップから係数器に入力される信号値
を所定閾値と比較し、比較結果に応じて、上記信号値と
乗算すべき係数値を切り替える。 【効果】 再生波形の歪みを比較的簡単な回路構成で補
正でき、非線形特性を持つＭＲヘッドの再生信号の復号
処理に各種の既存の信号処理方式を適用できる。
した等化出力を生成可能な等化器および信頼性のある高
密度磁気記録再生装置を提供する。 【解決手段】 入力信号を一定時間遅延させる複数の遅
延素子１と、遅延素子の入力タップあるいは出力タップ
に設けられた複数の係数器２と、各係数器の出力の和を
求める加算器１０とからなるＦＩＲ型フィルタ構成の等
化器において、各タップから係数器に入力される信号値
を所定閾値と比較し、比較結果に応じて、上記信号値と
乗算すべき係数値を切り替える。 【効果】 再生波形の歪みを比較的簡単な回路構成で補
正でき、非線形特性を持つＭＲヘッドの再生信号の復号
処理に各種の既存の信号処理方式を適用できる。
Description
【０００１】
【発明の属する技術分野】本発明は等化器および磁気記
録信号再生装置に関し、更に詳しくは、特にＭＲ再生ヘ
ッドによる再生信号の処理に適した等化器およびＭＲ再
生ヘッドを用いた磁気記録信号再生装置に関する。
録信号再生装置に関し、更に詳しくは、特にＭＲ再生ヘ
ッドによる再生信号の処理に適した等化器およびＭＲ再
生ヘッドを用いた磁気記録信号再生装置に関する。
【０００２】
【従来の技術】磁気ディスク装置においては、高密度化
のために再生ヘッドの高感度化が進められており、従来
のインダクティブヘッドに代って磁気抵抗効果を用いた
再生ヘッド（以下、ＭＲヘッドという）が開発されてい
る。ＭＲヘッドの磁界−再生出力変換特性は、例えば、
図１１に曲線７６で示すような特性を持つ。ＭＲヘッド
では、情報を記録した磁気記憶媒体からの入力磁界７１
にバイアス磁界７３を重畳することによって、上記変換
特性７６の直線的な部分に動作領域７４が設定される。
この場合、バイアス磁界のずれや、ＭＲ素子の磁気特性
のばらつき等に起因して、再生波形７２には上下非対称
に代表される非線形特性が現われる。一般に、磁気ディ
スク装置の信号処理系は、記録ヘッド、再生ヘッドを含
む磁気記録再生系が線形であることを前提として回路設
計がなされているため、上述したＭＲヘッドの動作領域
に現われる非線形性は、磁気ディスク装置の性能劣化の
大きな要因となる。
のために再生ヘッドの高感度化が進められており、従来
のインダクティブヘッドに代って磁気抵抗効果を用いた
再生ヘッド（以下、ＭＲヘッドという）が開発されてい
る。ＭＲヘッドの磁界−再生出力変換特性は、例えば、
図１１に曲線７６で示すような特性を持つ。ＭＲヘッド
では、情報を記録した磁気記憶媒体からの入力磁界７１
にバイアス磁界７３を重畳することによって、上記変換
特性７６の直線的な部分に動作領域７４が設定される。
この場合、バイアス磁界のずれや、ＭＲ素子の磁気特性
のばらつき等に起因して、再生波形７２には上下非対称
に代表される非線形特性が現われる。一般に、磁気ディ
スク装置の信号処理系は、記録ヘッド、再生ヘッドを含
む磁気記録再生系が線形であることを前提として回路設
計がなされているため、上述したＭＲヘッドの動作領域
に現われる非線形性は、磁気ディスク装置の性能劣化の
大きな要因となる。
【０００３】従来装置においては、ＭＲヘッドの上記非
線形特性は、例えば、図２に示すようなＦＩＲ型等化器
を用いることによって線形等化されている。ＦＩＲ型等
化器は、入力信号を１ビット時間遅延する多段接続され
た複数個の遅延素子１（１−１〜１−ｎ）と、初段の入
力信号タップおよび各段の出力信号タップに接続された
計数器２（２−０〜２−ｎ）と、各計数器の出力を加算
するための加算器１０とからなる。計数器２−ｉでは、
係数器入力となるタップ出力１１−ｉに所定のタップ係
数を乗算している。タップ出力となる入力信号波形に歪
がある場合、各計数器では歪んだ信号を対象として線形
演算を行うことになり、上述した非線形特性を十分に補
償することは困難とある。そこで、性能劣化を防ぐため
に、等化器に入力する前の段階で再生信号の非線形性を
補正する案が提案されている。
線形特性は、例えば、図２に示すようなＦＩＲ型等化器
を用いることによって線形等化されている。ＦＩＲ型等
化器は、入力信号を１ビット時間遅延する多段接続され
た複数個の遅延素子１（１−１〜１−ｎ）と、初段の入
力信号タップおよび各段の出力信号タップに接続された
計数器２（２−０〜２−ｎ）と、各計数器の出力を加算
するための加算器１０とからなる。計数器２−ｉでは、
係数器入力となるタップ出力１１−ｉに所定のタップ係
数を乗算している。タップ出力となる入力信号波形に歪
がある場合、各計数器では歪んだ信号を対象として線形
演算を行うことになり、上述した非線形特性を十分に補
償することは困難とある。そこで、性能劣化を防ぐため
に、等化器に入力する前の段階で再生信号の非線形性を
補正する案が提案されている。
【０００４】例えば、特開平５−２０５２０５号公報で
は、等化器への入力と与えるＡ／Ｄ変換器において、入
力信号の極性（正または負）によってＡ／Ｄ変換スケー
ルを異なった値とすることによって、等化器に与えられ
る再生波形の上下非対称を補正する方式が提案されてい
る。特開平６−４４５１０号公報では、ＭＲヘッドから
出力された再生信号をＡ／Ｄ変換した後、ルックアップ
テーブルを用いて振幅値を補正（変換）する方法が提案
されている。上記提案において、ルックアップテーブル
に設定すべき振幅値の変換特性は、予めＭＲヘッドのバ
イアス磁界を変化させながら各ＭＲヘッドの特性を測定
することによって得られたものであり、ＭＲヘッドの特
性が変化した場合には、テーブルに記憶されたデータを
もとにフィッティングを行うようにしている。また、特
開平５−２６６４０３号公報では、ＦＩＲフィルタの等
化目標を最適化することによって非線形性による劣化を
低減する方法が提案されている。この他に、例えば、判
定帰還型等化器にＲＡＭを取り入れた等化器を用いるこ
とによって、非線形ビットシフト等を含む非線形性の改
善提案がある。
は、等化器への入力と与えるＡ／Ｄ変換器において、入
力信号の極性（正または負）によってＡ／Ｄ変換スケー
ルを異なった値とすることによって、等化器に与えられ
る再生波形の上下非対称を補正する方式が提案されてい
る。特開平６−４４５１０号公報では、ＭＲヘッドから
出力された再生信号をＡ／Ｄ変換した後、ルックアップ
テーブルを用いて振幅値を補正（変換）する方法が提案
されている。上記提案において、ルックアップテーブル
に設定すべき振幅値の変換特性は、予めＭＲヘッドのバ
イアス磁界を変化させながら各ＭＲヘッドの特性を測定
することによって得られたものであり、ＭＲヘッドの特
性が変化した場合には、テーブルに記憶されたデータを
もとにフィッティングを行うようにしている。また、特
開平５−２６６４０３号公報では、ＦＩＲフィルタの等
化目標を最適化することによって非線形性による劣化を
低減する方法が提案されている。この他に、例えば、判
定帰還型等化器にＲＡＭを取り入れた等化器を用いるこ
とによって、非線形ビットシフト等を含む非線形性の改
善提案がある。
【０００５】
【本発明が解決しようとする課題】然るに、等化器の入
力前でＭＲ非線形性を補正する従来の方式によれば、非
線形性を完全に取り除くためにはキャンセラに複雑な特
性が必要があり、演算回路の複雑化、メモリ容量の増大
など、回路規模の大型化と製造コストの上昇を伴うとい
う問題がある。また、従来方式によれば、再生信号経路
の途中に設けた付加回路における回路遅延が位相制御、
振幅制御等のフィードループ系に悪影響を与えることに
なる。一方、Ａ／Ｄ変換器そのものでＭＲ非線形性を補
正する方式によれば、例えば、スケーリングを変えるた
めに基準電圧を変更すると、Ａ／Ｄ変換器を構成する回
路素子の印可電圧や負荷が変化するため、精度よくＬＳ
Ｉ化することが困難となる。また、Ａ／Ｄ変換器の基準
電圧でスケーリングを変更しようとすると、補正係数が
アナログ値となるため、回路素子のばらつき等が原因と
なって精度良く補正することは困難である。
力前でＭＲ非線形性を補正する従来の方式によれば、非
線形性を完全に取り除くためにはキャンセラに複雑な特
性が必要があり、演算回路の複雑化、メモリ容量の増大
など、回路規模の大型化と製造コストの上昇を伴うとい
う問題がある。また、従来方式によれば、再生信号経路
の途中に設けた付加回路における回路遅延が位相制御、
振幅制御等のフィードループ系に悪影響を与えることに
なる。一方、Ａ／Ｄ変換器そのものでＭＲ非線形性を補
正する方式によれば、例えば、スケーリングを変えるた
めに基準電圧を変更すると、Ａ／Ｄ変換器を構成する回
路素子の印可電圧や負荷が変化するため、精度よくＬＳ
Ｉ化することが困難となる。また、Ａ／Ｄ変換器の基準
電圧でスケーリングを変更しようとすると、補正係数が
アナログ値となるため、回路素子のばらつき等が原因と
なって精度良く補正することは困難である。
【０００６】本発明の目的は、比較的簡単な回路構成で
ＭＲヘッドの非線形性を補償できる等化器を提供するこ
とにある。本発明の他の目的は、高密度で情報を記録し
た磁気記録媒体からの再生信号を線形信号処理可能な磁
気記録信号再生装置を提供することにある。
ＭＲヘッドの非線形性を補償できる等化器を提供するこ
とにある。本発明の他の目的は、高密度で情報を記録し
た磁気記録媒体からの再生信号を線形信号処理可能な磁
気記録信号再生装置を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の等化器は、入力信号を一定時間ずつ順次に
遅延させるための互いに多段接続された複数の遅延素子
と、それぞれ何れかの遅延素子の入力タップあるいは出
力タップからの信号に係数値を乗算して出力するための
複数の係数器と、各係数器からの出力信号を加算するた
めの加算器とからなり、各係数器の入力信号に応じて演
算に適用する係数値を選択するようにしたことを特徴と
する。尚、各係数器で行う係数値の選択は、例えば２つ
の係数値を準備しておき、係数器への入力信号の正、負
によって係数値を切り替えるようにしてもよい。
に、本発明の等化器は、入力信号を一定時間ずつ順次に
遅延させるための互いに多段接続された複数の遅延素子
と、それぞれ何れかの遅延素子の入力タップあるいは出
力タップからの信号に係数値を乗算して出力するための
複数の係数器と、各係数器からの出力信号を加算するた
めの加算器とからなり、各係数器の入力信号に応じて演
算に適用する係数値を選択するようにしたことを特徴と
する。尚、各係数器で行う係数値の選択は、例えば２つ
の係数値を準備しておき、係数器への入力信号の正、負
によって係数値を切り替えるようにしてもよい。
【０００８】本発明によるディジタル記録信号再生装置
は、記録媒体に記録された符号信号を読み出すための磁
気抵抗効果素子を用いた再生ヘッドと、上記再生ヘッド
から出力される再生信号を増幅するための増幅手段と、
上記増幅手段の出力信号を所定の周期でサンプリングす
るための手段と、上記サンプリング手段からの出力信号
を所定の等化規則に従って等化するための手段と、上記
等化手段からの出力信号に基づいて、上記再生ヘッドが
読み出した記録符号を識別するための手段とからなり、
上記等化手段が、上記サンプリング手段からの出力信号
に含まれる上記再生ヘッドに固有の信号歪を補正するた
めの手段を備えることを特徴とする。
は、記録媒体に記録された符号信号を読み出すための磁
気抵抗効果素子を用いた再生ヘッドと、上記再生ヘッド
から出力される再生信号を増幅するための増幅手段と、
上記増幅手段の出力信号を所定の周期でサンプリングす
るための手段と、上記サンプリング手段からの出力信号
を所定の等化規則に従って等化するための手段と、上記
等化手段からの出力信号に基づいて、上記再生ヘッドが
読み出した記録符号を識別するための手段とからなり、
上記等化手段が、上記サンプリング手段からの出力信号
に含まれる上記再生ヘッドに固有の信号歪を補正するた
めの手段を備えることを特徴とする。
【０００９】上記補正手段は、例えば、サンプリング手
段からの出力信号の正、負によって異なる振幅歪を補正
する。
段からの出力信号の正、負によって異なる振幅歪を補正
する。
【００１０】
【発明の実施の形態】図３は、本発明の等化器を適用す
るＰＲＭＬ（Partial Response MaximumLikelihood）信
号処理方式の信号再生系を有する高密度磁気記録再生装
置のブロック構成図を示す。上位装置１０７から送られ
てきた記録データは、記録符号化器９１によって８／９
符号に符号化（８ビットの記録データを９ビットの記録
符号に変換）された後、記録アンプ９２で増幅され、記
録ヘッド９３によって磁気記録媒体９４に記録される。
記録媒体上の記録信号はＭＲ再生ヘッド９５によって再
生される。
るＰＲＭＬ（Partial Response MaximumLikelihood）信
号処理方式の信号再生系を有する高密度磁気記録再生装
置のブロック構成図を示す。上位装置１０７から送られ
てきた記録データは、記録符号化器９１によって８／９
符号に符号化（８ビットの記録データを９ビットの記録
符号に変換）された後、記録アンプ９２で増幅され、記
録ヘッド９３によって磁気記録媒体９４に記録される。
記録媒体上の記録信号はＭＲ再生ヘッド９５によって再
生される。
【００１１】再生信号は、プリアンプ１０３によって増
幅し、可変利得の再生アンプ９６によって振幅を調整
し、ローパスフィルタ９７によって余分な高周波雑音を
カットした後、ディジタル系処理回路１０８に入力され
る。ディジタル系処理回路１０８に入力された再生信号
は、Ａ／Ｄコンバータ９８によって量子化され、Ａ／Ｄ
コンバータ９８から出力されたデジタル信号は、上下非
対称補正用の波形等化器９９と「１＋Ｄ」処理回路１０
０によってクラス４パーシャルレスポンス特性に波形等
化された後、最尤復号器１０１によって符号判定され
る。なお、ここに示した例では、等化機能を波形等化器
９９と「１＋Ｄ」処理回路１００に分けているが、「１
＋Ｄ」処理回路１００を省略し、最尤復号器１０１が必
要とする波形等化を波形等化器９９のみで行うようにし
てもよい。最尤復号器１０１の出力は、記録符号化器９
１の符号化則に対応した記録符号用復号器１０２で復号
された後、上位装置１０７に出力される。１０４は、
「１＋Ｄ」処理回路１００から出力される等化器出力信
号に基づいて、Ａ／Ｄコンバータ９８その他の回路に供
給すべきデジタル系のクロック信号および再生アンプ９
６のゲイン制御信号を生成するＰＬＬ／ＡＧＣを示す。
幅し、可変利得の再生アンプ９６によって振幅を調整
し、ローパスフィルタ９７によって余分な高周波雑音を
カットした後、ディジタル系処理回路１０８に入力され
る。ディジタル系処理回路１０８に入力された再生信号
は、Ａ／Ｄコンバータ９８によって量子化され、Ａ／Ｄ
コンバータ９８から出力されたデジタル信号は、上下非
対称補正用の波形等化器９９と「１＋Ｄ」処理回路１０
０によってクラス４パーシャルレスポンス特性に波形等
化された後、最尤復号器１０１によって符号判定され
る。なお、ここに示した例では、等化機能を波形等化器
９９と「１＋Ｄ」処理回路１００に分けているが、「１
＋Ｄ」処理回路１００を省略し、最尤復号器１０１が必
要とする波形等化を波形等化器９９のみで行うようにし
てもよい。最尤復号器１０１の出力は、記録符号化器９
１の符号化則に対応した記録符号用復号器１０２で復号
された後、上位装置１０７に出力される。１０４は、
「１＋Ｄ」処理回路１００から出力される等化器出力信
号に基づいて、Ａ／Ｄコンバータ９８その他の回路に供
給すべきデジタル系のクロック信号および再生アンプ９
６のゲイン制御信号を生成するＰＬＬ／ＡＧＣを示す。
【００１２】第１の実施例：図１は、上下非対称補正用
の波形等化器９９の第１の実施例を示す。波形等化器９
９は、記録符号のビット間隔に相当する１サンプル（１
ビット）分の遅延時間をもつ複数個の遅延素子１（１−
１〜１−ｎ）と、上記遅延素子の各出力タップおよび初
段遅延素子の入力タップに設けられた複数の係数器２
（２−０〜２−ｎ）と、各係数器の出力を加算するため
の加算器１０とからなる。各係数器２−ｉは、閾値発生
回路６と、タップからの入力信号１１−ｉの値を上記閾
値発生回路６から与えられた閾値と比較するための比較
器３と、互いに異なった係数値を発生する少なくとも２
つの係数発生器４と、上記比較器３からの出力（比較結
果）に応じて係数値を切り換える入力（係数）選択器５
と、タップからの入力信号に上記選択器で選択された係
数値を乗算し、乗算結果を出力する乗算器７とからな
る。各係数器からの出力信号は上記加算器１０によって
加算され、加算結果が等化器の出力信号として後段回路
に供給される。なお、各係数発生器４には、再生波形の
上下非対称補正に適した係数値が設定される。
の波形等化器９９の第１の実施例を示す。波形等化器９
９は、記録符号のビット間隔に相当する１サンプル（１
ビット）分の遅延時間をもつ複数個の遅延素子１（１−
１〜１−ｎ）と、上記遅延素子の各出力タップおよび初
段遅延素子の入力タップに設けられた複数の係数器２
（２−０〜２−ｎ）と、各係数器の出力を加算するため
の加算器１０とからなる。各係数器２−ｉは、閾値発生
回路６と、タップからの入力信号１１−ｉの値を上記閾
値発生回路６から与えられた閾値と比較するための比較
器３と、互いに異なった係数値を発生する少なくとも２
つの係数発生器４と、上記比較器３からの出力（比較結
果）に応じて係数値を切り換える入力（係数）選択器５
と、タップからの入力信号に上記選択器で選択された係
数値を乗算し、乗算結果を出力する乗算器７とからな
る。各係数器からの出力信号は上記加算器１０によって
加算され、加算結果が等化器の出力信号として後段回路
に供給される。なお、各係数発生器４には、再生波形の
上下非対称補正に適した係数値が設定される。
【００１３】第２の実施例：図４は、上下非対称補正用
の波形等化器９９の第２の実施例を示す。この実施例で
は、図１に示した等化器（フィルタ）９９に係数値を最
適化するための係数学習部１５を設けた構成となってい
る。係数学習部１５は、等化器入力１１と、加算器１０
からの等化器出力１２と、等化目標値１３との基づい
て、等化誤差が最少となるような係数値を求め、各係数
器２に与える。等化目標値１３としては、等化器出力１
２をレベル判定器１６で判定した結果を用いる。各係数
器に予め設定されたタップ係数がある程度最適値に近い
値となっていれば、上記レベル判定による誤判定は少な
く、係数学習に悪影響を及ぼさない。
の波形等化器９９の第２の実施例を示す。この実施例で
は、図１に示した等化器（フィルタ）９９に係数値を最
適化するための係数学習部１５を設けた構成となってい
る。係数学習部１５は、等化器入力１１と、加算器１０
からの等化器出力１２と、等化目標値１３との基づい
て、等化誤差が最少となるような係数値を求め、各係数
器２に与える。等化目標値１３としては、等化器出力１
２をレベル判定器１６で判定した結果を用いる。各係数
器に予め設定されたタップ係数がある程度最適値に近い
値となっていれば、上記レベル判定による誤判定は少な
く、係数学習に悪影響を及ぼさない。
【００１４】図５は、上記実施例における係数器２−ｎ
の構成を示す。他の係数器２−０〜２−(ｎ-1)も同様の
構成をもつ。ここでは、閾値発生回路６からゼロの値を
発生し、比較器３で係数器入力１１−ｎの極性を判定す
る。この判定結果によって選択器２５を制御し、係数を
切り替える。係数器発生器は、係数学習部１５内の係数
テーブル４１で構成される。図６は、係数学習部の構成
を示す。係数更新部４０は、等化器入力１１と対応する
等化目標値１３と等化器の出力値１２とから、等化誤差
が最少となるように係数テーブル４１内の各係数器用の
係数値Ｃ１〜Ｃｎを漸次に更新する。係数テーブル４１
内の各係数値と、これに上下非対称補正係数ａｓとを乗
じた値とがそれぞれ入力信号の正、負に対応した係数値
として等化器９９の各係数器２に与えられる。
の構成を示す。他の係数器２−０〜２−(ｎ-1)も同様の
構成をもつ。ここでは、閾値発生回路６からゼロの値を
発生し、比較器３で係数器入力１１−ｎの極性を判定す
る。この判定結果によって選択器２５を制御し、係数を
切り替える。係数器発生器は、係数学習部１５内の係数
テーブル４１で構成される。図６は、係数学習部の構成
を示す。係数更新部４０は、等化器入力１１と対応する
等化目標値１３と等化器の出力値１２とから、等化誤差
が最少となるように係数テーブル４１内の各係数器用の
係数値Ｃ１〜Ｃｎを漸次に更新する。係数テーブル４１
内の各係数値と、これに上下非対称補正係数ａｓとを乗
じた値とがそれぞれ入力信号の正、負に対応した係数値
として等化器９９の各係数器２に与えられる。
【００１５】第３の実施例：図７に示す実施例は、高速
クロックで動作させるために、図３におけるＡＤコンバ
ータ９８と上下非対称補正用等化器９９に改良を加えた
ものである。図７において、ＡＤコンバータ（ＡＤＣ）
９８’でサンプリングされた信号は、奇数クロック（OD
D Clock）でのサンプリング信号（ODD sample）５５
と、偶数クロック（EVEN Clock）でのサンプリング信号
（EVEN sample）５６とに分けて等化器９９’に入力さ
れる。等化器９９’では、同一特性の２系統の等化器ブ
ロックで等化を行い、奇数クロックの等化出力と偶数ク
ロックの等化出力とを出力する。これらの出力に演算回
路１００’で「１＋Ｄ」演算を行い、最尤復号器１０
１’で記録符号を識別する。
クロックで動作させるために、図３におけるＡＤコンバ
ータ９８と上下非対称補正用等化器９９に改良を加えた
ものである。図７において、ＡＤコンバータ（ＡＤＣ）
９８’でサンプリングされた信号は、奇数クロック（OD
D Clock）でのサンプリング信号（ODD sample）５５
と、偶数クロック（EVEN Clock）でのサンプリング信号
（EVEN sample）５６とに分けて等化器９９’に入力さ
れる。等化器９９’では、同一特性の２系統の等化器ブ
ロックで等化を行い、奇数クロックの等化出力と偶数ク
ロックの等化出力とを出力する。これらの出力に演算回
路１００’で「１＋Ｄ」演算を行い、最尤復号器１０
１’で記録符号を識別する。
【００１６】図８は、等化器９９’の構成を示す。ＯＤ
Ｄ等化器ブロック１１５と、ＥＶＥＮ等化器ブロック１
１６とからなり、これらの等化器ブロックは、入力信号
のサンプリング信号５５と５６との関係が入れ替わって
いる点と、動作クロックが異なる点を除いて互いに同一
の構成となっている。各等化器ブロックは、クロックタ
イミングで第１サンプリング入力の取り込み動作するラ
ッチ１１１と、ラッチ出力を順次に遅延する遅延素子１
Ａ−１、１Ａ−２、……と、第２サンプリング入力を順
次に遅延する遅延素子１Ｂ−１、１Ｂ−２、…と、上記
ラッチおよび各遅延素子の出力タップに設けられた係数
器２１（２１−０〜２１−Ｎ）と、各係数器の出力を加
算する加算器１０とからなる。各係数器２１は、第２の
実施例と同様に、入力信号の極性によって２つの係数値
Ｃｉｐ、Ｃｉｎ（ｉ＝１〜Ｎ）を切り替えることによ
り、入力信号の上下非対称を補正する。
Ｄ等化器ブロック１１５と、ＥＶＥＮ等化器ブロック１
１６とからなり、これらの等化器ブロックは、入力信号
のサンプリング信号５５と５６との関係が入れ替わって
いる点と、動作クロックが異なる点を除いて互いに同一
の構成となっている。各等化器ブロックは、クロックタ
イミングで第１サンプリング入力の取り込み動作するラ
ッチ１１１と、ラッチ出力を順次に遅延する遅延素子１
Ａ−１、１Ａ−２、……と、第２サンプリング入力を順
次に遅延する遅延素子１Ｂ−１、１Ｂ−２、…と、上記
ラッチおよび各遅延素子の出力タップに設けられた係数
器２１（２１−０〜２１−Ｎ）と、各係数器の出力を加
算する加算器１０とからなる。各係数器２１は、第２の
実施例と同様に、入力信号の極性によって２つの係数値
Ｃｉｐ、Ｃｉｎ（ｉ＝１〜Ｎ）を切り替えることによ
り、入力信号の上下非対称を補正する。
【００１７】第４の実施例：上述した第１〜第３の実施
例では、各係数器で入力信号の値またはその極性を判定
し、判定結果に応じて係数を決定し、係数値と入力信号
値との乗算を行うようにしているため、入力値の判定が
済むまで乗算動作を行えず、演算終了までに時間がかか
っている。本実施例は、図９に示すように、各係数器２
２（２２−１〜２２−ｎ）の比較器に前段タップの出力
信号を入力し、入力信号の値または極性の判定を乗算対
象となる信号の１クロック前の信号で行うようにしたも
のである。
例では、各係数器で入力信号の値またはその極性を判定
し、判定結果に応じて係数を決定し、係数値と入力信号
値との乗算を行うようにしているため、入力値の判定が
済むまで乗算動作を行えず、演算終了までに時間がかか
っている。本実施例は、図９に示すように、各係数器２
２（２２−１〜２２−ｎ）の比較器に前段タップの出力
信号を入力し、入力信号の値または極性の判定を乗算対
象となる信号の１クロック前の信号で行うようにしたも
のである。
【００１８】図１０に、係数器２２−ｎの構成を示す。
比較器２２は、前段のタップ出力信号１１−(ｎ-1)につ
いて極性判定を行い、判定結果に応じて２つの係数Ｃｎ
−ｐとＣｎ−ｎのうちの１つを選択し、ラッチ８に新た
な係数値として記憶する。一方、演算対象となる当該タ
ップの出力信号１１−ｎが乗算器７に入力されたタイミ
ングで、上記ラッチ８に既に設定されていた係数値を用
いて乗算動作が行われ、乗算結果が加算器１０に出力さ
れる。
比較器２２は、前段のタップ出力信号１１−(ｎ-1)につ
いて極性判定を行い、判定結果に応じて２つの係数Ｃｎ
−ｐとＣｎ−ｎのうちの１つを選択し、ラッチ８に新た
な係数値として記憶する。一方、演算対象となる当該タ
ップの出力信号１１−ｎが乗算器７に入力されたタイミ
ングで、上記ラッチ８に既に設定されていた係数値を用
いて乗算動作が行われ、乗算結果が加算器１０に出力さ
れる。
【００１９】上記構成によれば、乗算対象となるタップ
出力と対応した係数値がラッチ８に設定済の状態で、乗
算器７に乗算対象となるタップ出力が供給されるため、
極性判定を待つこと無く乗算を行うことが可能となり、
高速動作が可能となる。尚、この構成は、第３の実施例
のような並列等化器の構成にも適用可能である。
出力と対応した係数値がラッチ８に設定済の状態で、乗
算器７に乗算対象となるタップ出力が供給されるため、
極性判定を待つこと無く乗算を行うことが可能となり、
高速動作が可能となる。尚、この構成は、第３の実施例
のような並列等化器の構成にも適用可能である。
【００２０】尚、以上の実施例では、ＰＲＭＬ信号処理
方式の復号回路について説明したが、本発明の等化器
は、ＥＰＲＭＬ（Ｅｘｔｅｎｄｅｄ ＰＲＭＬ）方式
等、他の方式の信号処理にも適用可能である。
方式の復号回路について説明したが、本発明の等化器
は、ＥＰＲＭＬ（Ｅｘｔｅｎｄｅｄ ＰＲＭＬ）方式
等、他の方式の信号処理にも適用可能である。
【００２１】ＭＲヘッドの磁界−再生出力変換特性が、
図１２に実線６２で示すように、理想的な線形変換特性
６１からずれた曲線（非線形特性）となっている場合、
この非線形特性６２を補正するためには、理想的には、
図１３に曲線６４で示すような磁界−再生出力変換特性
逆特性が必要となる。実際の応用においては、上記逆特
性６４を折れ線的な変換特性で近似した上下非対称補正
回路特性６３によって非線形を補正することになる。
図１２に実線６２で示すように、理想的な線形変換特性
６１からずれた曲線（非線形特性）となっている場合、
この非線形特性６２を補正するためには、理想的には、
図１３に曲線６４で示すような磁界−再生出力変換特性
逆特性が必要となる。実際の応用においては、上記逆特
性６４を折れ線的な変換特性で近似した上下非対称補正
回路特性６３によって非線形を補正することになる。
【００２２】ＭＲ再生ヘッドによって、例えば、図１４
の（Ａ）に示すように上下非対称な波形８１で再生信号
が入力された場合、上下非対称補正機能の無いＦＩＲ型
等化器で等化すると、同図（Ｂ）に示すように、上下非
対称の等化波形８２となり、破線１００Ｐで示す等化目
標レベルからずれてしまう。これに対して、本発明の構
成による上下非対称の補正機能を付加すると、等化器へ
の入力波形は、同図（Ｃ）に波形８３で示すように、上
下が略対称な信号波形に補正される。このように補正さ
れた信号をＦＩＲフィルタで等化すると、同図（Ｄ）に
波形８４で示すように、等化器の出力は正負の歪がなく
なり、等化目標レベル１００Ｐ、１００Ｎからのずれを
解消できる。なお、実施例で示したように、等化器の内
部に上下非対称補正機能を設けた場合、回路遅延の増加
を最小限に抑えることが可能となり、ＰＬＬ／ＡＧＣ等
の制御ループへの影響を小さくすることができる。
の（Ａ）に示すように上下非対称な波形８１で再生信号
が入力された場合、上下非対称補正機能の無いＦＩＲ型
等化器で等化すると、同図（Ｂ）に示すように、上下非
対称の等化波形８２となり、破線１００Ｐで示す等化目
標レベルからずれてしまう。これに対して、本発明の構
成による上下非対称の補正機能を付加すると、等化器へ
の入力波形は、同図（Ｃ）に波形８３で示すように、上
下が略対称な信号波形に補正される。このように補正さ
れた信号をＦＩＲフィルタで等化すると、同図（Ｄ）に
波形８４で示すように、等化器の出力は正負の歪がなく
なり、等化目標レベル１００Ｐ、１００Ｎからのずれを
解消できる。なお、実施例で示したように、等化器の内
部に上下非対称補正機能を設けた場合、回路遅延の増加
を最小限に抑えることが可能となり、ＰＬＬ／ＡＧＣ等
の制御ループへの影響を小さくすることができる。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＭＲヘッドの非線形特性による再生波形の歪
みを比較的簡単な回路構成で補正可能である。従って、
本発明を既存の各種の信号処理方式と組み合わせること
により、ＭＲヘッドの利点を活かして、信頼性のディジ
タル記録信号再生回路および磁気ディスク装置が得られ
る。
によれば、ＭＲヘッドの非線形特性による再生波形の歪
みを比較的簡単な回路構成で補正可能である。従って、
本発明を既存の各種の信号処理方式と組み合わせること
により、ＭＲヘッドの利点を活かして、信頼性のディジ
タル記録信号再生回路および磁気ディスク装置が得られ
る。
【図１】本発明による等化器の第１の実施例を示す図。
【図２】従来のＦＩＲ型等化器の構成を示す図。
【図３】本発明の等化器を適用する磁気記録再生装置の
１例を示すブロック構成図。
１例を示すブロック構成図。
【図４】本発明による等化器の第２の実施例を示す図。
【図５】図４の実施例における係数器２の詳細を示す構
成図。
成図。
【図６】図４の実施例における係数学習部１５の詳細を
示す構成図。
示す構成図。
【図７】本発明による等化器の第３の実施例を示す図。
【図８】図７の実施例における等化器９９’の詳細を示
す構成図。
す構成図。
【図９】本発明による等化器の第４の実施例を示す図。
【図１０】図９の実施例における係数器２２の詳細を示
す構成図。
す構成図。
【図１１】ＭＲヘッドの磁界−再生出力変換の原理を説
明するための図。
明するための図。
【図１２】ＭＲヘッドの磁界−再生出力変換特性を示す
図。
図。
【図１３】上下非対称補正回路の特性を示す図。
【図１４】本発明の効果を説明するための信号波形図。
１（１−１〜１−ｎ）…遅延素子、２（２−０〜１−
ｎ）、２１、２２…係数器、３…比較器、４…係数発生
回路、５…入力選択器、６…閾値発生回路、７…乗算
器、８…ラッチ、１０…加算器。
ｎ）、２１、２２…係数器、３…比較器、４…係数発生
回路、５…入力選択器、６…閾値発生回路、７…乗算
器、８…ラッチ、１０…加算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 善寿 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内
Claims (12)
- 【請求項１】ビット周期でサンプリングされた入力信号
をビット間隔に相当する時間ずつ順次に遅延させるため
の互いに多段接続された複数の遅延素子と、それぞれ上
記何れかの遅延素子の出力タップまたは初段遅延素子の
入力タップに接続され、接続タップからの入力信号に所
定の係数値を乗算して出力する複数の係数器と、各係数
器の出力信号を加算するための加算器とからなり、上記
各係数器が、それぞれの入力信号の値に応じて該入力信
号との乗算に適用すべき係数値を選択するための手段を
備えたことを特徴とする等化器。 - 【請求項２】前記係数値選択手段が入力信号の正、負に
よって係数値を切り替えることを特徴とする請求項１に
記載の等化器。 - 【請求項３】前記各係数器で使用する係数値を補正する
ための学習手段を備えたことを特徴とする請求項１また
は２に記載の等化器。 - 【請求項４】ビット周期でサンプリングされた入力信号
を１ビット間隔に相当する時間ずつ順次に遅延させるた
めの互いに縦続接続された複数の遅延素子と、それぞれ
上記何れかの遅延素子の出力タップまたは初段遅延素子
の入力タップに接続され、該接続タップからの入力信号
に所定の係数値を乗算して出力する複数の係数器と、各
係数器の出力信号を加算するための加算器とからなり、
上記各係数器が、前段タップからの出力信号の値に応じ
て係数値を選択するための手段と、上記選択手段で選択
された係数値を一時的に記憶するための手段と、上記接
続タップからの出力信号に上記記憶手段から読み出した
係数値を乗算するための手段とを備えたことを特徴とす
る等化器。 - 【請求項５】前記係数値選択手段が入力信号の正、負に
よって係数値を切り替えることを特徴とする請求項４に
記載の等化器。 - 【請求項６】前記各係数器で使用する係数値を補正する
ための学習手段を備えたことを特徴とする請求項４また
は５に記載の等化器。 - 【請求項７】アナログ入力信号をビット周期でサンプリ
ングし、奇数ビットの信号列と偶数ビットの信号列とに
分けて出力するための手段と、上記奇数ビットおよび偶
数ビットの信号列を処理し、それぞれ奇数ビットの等化
出力信号および偶数ビットの等化出力信号として出力す
る奇数ビット用および偶数ビット用の２つの等化回路と
からなり、 上記各等回路は、入力された奇数ビットの信号列と偶数
ビットの信号列をそれぞれ１ビット時間ずつ遅延させる
ための２系統の多段接続遅延素子群と、上記各遅延素子
の出力タップ毎に設けられ、該当タップからの入力信号
に所定の係数値を乗算して出力する複数の係数器と、各
係数器の出力信号を加算するための加算器とからなり、 上記各係数器が、該当タップからの出力信号の値に応じ
て係数値を選択するための手段と、上記該当タップから
の出力信号に上記選択手段で選択された係数値を乗算す
るための手段とを備えたことを特徴とする等化器。 - 【請求項８】前記係数値選択手段が入力信号の正、負に
よって係数値を切り替えることを特徴とする請求項７に
記載の等化器。 - 【請求項９】記録媒体に記録された符号信号を読み出す
ための磁気抵抗効果素子を用いた再生ヘッドと、上記再
生ヘッドから出力される再生信号を増幅するための増幅
手段と、上記増幅手段の出力信号を所定の周期でサンプ
リングするための手段と、上記サンプリング手段からの
出力信号を所定の等化規則に従って等化するための手段
と、上記等化手段からの出力信号に基づいて、上記再生
ヘッドが読み出した記録符号を識別するための手段とか
らなるディジタル記録信号再生装置において、 上記等化手段が、上記サンプリング手段からの出力信号
に含まれる上記再生ヘッドに固有の信号歪を補正するた
めの手段を備えることを特徴とする磁気記録信号再生装
置。 - 【請求項１０】前記補正手段が、前記サンプリング手段
からの出力信号の正、負によって異なる振幅歪を補正す
ることを特徴とする請求項９に記載の磁気記録信号再生
装置。 - 【請求項１１】前記等化手段手段が、前記サンプリング
手段からの出力信号を記録符号のビット間隔に相当する
時間ずつ遅延させるための多段接続された複数の遅延素
子と、それぞれ上記何れかの遅延素子の出力タップまた
は初段遅延素子の入力タップに接続され、接続タップか
らの入力信号に所定の係数値を乗算して出力する複数の
係数器と、各係数器の出力信号を加算するための加算器
とからなり、 前記信号歪補正手段が、上記各係数器において入力信号
に応じて係数値を選択する係数選択手段から構成される
ことを特徴とする請求項９または請求項１０に記載の磁
気記録信号再生装置。 - 【請求項１２】前記増幅手段からの出力信号のうち、所
定の周波数範囲の信号成分を前記サンプリング手段に供
給するためのフィルタ手段を備えることを特徴とする請
求項９〜請求項１１の何れかに記載の磁気記録信号再生
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31194795A JP3648308B2 (ja) | 1995-11-30 | 1995-11-30 | 等化器および磁気記録信号再生装置 |
| US08/756,648 US5970091A (en) | 1995-11-30 | 1996-11-26 | Equalizer having a processing unit for selecting a coefficient out of a coefficient table |
| US09/229,561 US6144515A (en) | 1995-11-30 | 1999-01-13 | Equalizer having a processing unit for selecting a coefficient out of a coefficient table |
| US09/637,498 US6304402B1 (en) | 1995-11-30 | 2000-08-11 | Equalizer and magnetically recorded-signal reproducer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31194795A JP3648308B2 (ja) | 1995-11-30 | 1995-11-30 | 等化器および磁気記録信号再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153257A true JPH09153257A (ja) | 1997-06-10 |
| JP3648308B2 JP3648308B2 (ja) | 2005-05-18 |
Family
ID=18023358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31194795A Expired - Fee Related JP3648308B2 (ja) | 1995-11-30 | 1995-11-30 | 等化器および磁気記録信号再生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5970091A (ja) |
| JP (1) | JP3648308B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6438180B1 (en) | 1997-05-09 | 2002-08-20 | Carnegie Mellon University | Soft and hard sequence detection in ISI memory channels |
| JP3216609B2 (ja) * | 1998-08-13 | 2001-10-09 | 日本電気株式会社 | 再生データ検出装置 |
| US6449110B1 (en) * | 1999-02-03 | 2002-09-10 | Cirrus Logic, Inc. | Optimizing operation of a disk storage system by increasing the gain of a non-linear transducer and correcting the non-linear distortions using a non-linear correction circuit |
| GB2363667B (en) * | 1999-04-21 | 2003-06-18 | Seagate Technology Llc | Method and apparatus for correcting digital asymmetric read signals |
| KR100580166B1 (ko) * | 1999-11-04 | 2006-05-15 | 삼성전자주식회사 | 등화기의 필터 계수를 조절하여 재생 성능을 높이는 장치및 방법 |
| JP3379501B2 (ja) * | 1999-12-28 | 2003-02-24 | 日本電気株式会社 | ゲイン可変型ディジタルフィルタ |
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| US7440208B1 (en) * | 2001-09-21 | 2008-10-21 | Maxtor Corporation | Flexible partial response targets for data detectors |
| KR100429898B1 (ko) * | 2001-11-16 | 2004-05-03 | 한국전자통신연구원 | 특정 대역에서의 주파수 왜곡을 선택적으로 보상하는인버스 싱크 필터 및 그 방법 |
| US7298570B1 (en) | 2004-10-27 | 2007-11-20 | Marvell International Ltd. | Asymmetry correction in read signal |
| US7511910B1 (en) * | 2004-10-27 | 2009-03-31 | Marvell International Ltd. | Asymmetry correction in read signal |
Family Cites Families (9)
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| US5418660A (en) * | 1991-12-09 | 1995-05-23 | Hitachi, Ltd. | Information processing apparatus for processing reproduction signal having nonlinear characteristics |
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| US5398259A (en) * | 1992-07-01 | 1995-03-14 | Nec Corporation | Decision-feedback equalizer for cancelling CW interference |
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| KR960012019B1 (ko) * | 1993-11-18 | 1996-09-09 | 엘지전자 주식회사 | 에이치디티브이(hdtv)의 채널등화기 |
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-
1995
- 1995-11-30 JP JP31194795A patent/JP3648308B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-26 US US08/756,648 patent/US5970091A/en not_active Expired - Lifetime
-
1999
- 1999-01-13 US US09/229,561 patent/US6144515A/en not_active Expired - Fee Related
-
2000
- 2000-08-11 US US09/637,498 patent/US6304402B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6304402B1 (en) | 2001-10-16 |
| US5970091A (en) | 1999-10-19 |
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| US6144515A (en) | 2000-11-07 |
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