JP3379501B2 - ゲイン可変型ディジタルフィルタ - Google Patents
ゲイン可変型ディジタルフィルタInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルフィル
タに関し、特に、移動体通信など多くのディジタル通信
の分野で、帯域制限などの目的で利用され、欠かせない
技術となっているゲイン可変型ディジタルフィルタに関
する。
タに関し、特に、移動体通信など多くのディジタル通信
の分野で、帯域制限などの目的で利用され、欠かせない
技術となっているゲイン可変型ディジタルフィルタに関
する。
【０００２】
【従来の技術】従来、ＩＳ−９５（Ｉｎｔｅｒｉｍ Ｓ
ｔａｎｄａｒｄ ９５、米国で標準化されたディジタル
携帯電話システムの方式）システムのように、同一タイ
ムスロットの中に数種類のゲインが存在するようなシス
テムでは、ゲインの調整（切り替え）を帯域制限（ディ
ジタル）フィルタの前段で行っていた。フィルタの後段
で行った場合には、出力に不連続点が生じフィルタの帯
域制限特性を満たさなくなるからである。
ｔａｎｄａｒｄ ９５、米国で標準化されたディジタル
携帯電話システムの方式）システムのように、同一タイ
ムスロットの中に数種類のゲインが存在するようなシス
テムでは、ゲインの調整（切り替え）を帯域制限（ディ
ジタル）フィルタの前段で行っていた。フィルタの後段
で行った場合には、出力に不連続点が生じフィルタの帯
域制限特性を満たさなくなるからである。
【０００３】従って、図５のようにディジタルフィルタ
５３の前段にゲインセレクタ５１、及び乗算器５２を配
置し、ベースバンド処理後のデータに対し、ゲインセレ
クタ５１で選択されたゲインは乗算された後にディジタ
ルフィルタ５３へ入力されていた。この場合、ディジタ
ルフィルタ５３への入力は、ベースバンド処理後のデー
タをＸビット、ゲインのビット数をＹビットとすると、
精度を落とさずに計算する場合、Ｘ＋Ｙビットとなり、
ディジタルフィルタ５３の構成は例えば図６のような回
路になる。
５３の前段にゲインセレクタ５１、及び乗算器５２を配
置し、ベースバンド処理後のデータに対し、ゲインセレ
クタ５１で選択されたゲインは乗算された後にディジタ
ルフィルタ５３へ入力されていた。この場合、ディジタ
ルフィルタ５３への入力は、ベースバンド処理後のデー
タをＸビット、ゲインのビット数をＹビットとすると、
精度を落とさずに計算する場合、Ｘ＋Ｙビットとなり、
ディジタルフィルタ５３の構成は例えば図６のような回
路になる。
【０００４】図６に示されたディジタルフィルタ５３
は、入力データ及び係数系列を１タイムスロット中にｎ
回切り替えするセレクタを備え、時分割処理することに
よってＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓ
ｐｏｎｓｅ）フィルタを実現している回路である（ｎ：
フィルタ次数）。動作としては、図１における乗算器１
６とセレクタ１５がないものと等しく、図７のタイミン
グチャートに示すように、入力データＩＮ（Ｎ）〜ＩＮ
（Ｎ−ｎ）はセレクタＳＥＬ１３において時分割多重さ
れ、セレクタＳＥＬ１４によって時分割多重された係数
ｋ１〜ｋｎと乗算後に積分される。時分割処理により乗
算器、加算器の削減を実現しているが、入力ビット数は
Ｘ＋Ｙビットであるので、（Ｘ＋Ｙ）×ｎビットのフリ
ップフロップＦＦが必要となり、回路規模の上で問題と
なっていた。
は、入力データ及び係数系列を１タイムスロット中にｎ
回切り替えするセレクタを備え、時分割処理することに
よってＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓ
ｐｏｎｓｅ）フィルタを実現している回路である（ｎ：
フィルタ次数）。動作としては、図１における乗算器１
６とセレクタ１５がないものと等しく、図７のタイミン
グチャートに示すように、入力データＩＮ（Ｎ）〜ＩＮ
（Ｎ−ｎ）はセレクタＳＥＬ１３において時分割多重さ
れ、セレクタＳＥＬ１４によって時分割多重された係数
ｋ１〜ｋｎと乗算後に積分される。時分割処理により乗
算器、加算器の削減を実現しているが、入力ビット数は
Ｘ＋Ｙビットであるので、（Ｘ＋Ｙ）×ｎビットのフリ
ップフロップＦＦが必要となり、回路規模の上で問題と
なっていた。
【０００５】
【発明が解決しようとする課題】ＣＤＭＡ（Ｃｏｄｅ
Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）
技術を用いたＩＳ−９５システムでは、１フレーム中に
ゲインの違うシンボルを送信しなければならない。この
場合、帯域制限フィルタの後段でゲインを調整すると、
前述の如く出力値に不連続点が発生し、フィルタの帯域
制限特性を満たさなくなるために、フィルタの前段でゲ
インを調整する必要がある。
Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）
技術を用いたＩＳ−９５システムでは、１フレーム中に
ゲインの違うシンボルを送信しなければならない。この
場合、帯域制限フィルタの後段でゲインを調整すると、
前述の如く出力値に不連続点が発生し、フィルタの帯域
制限特性を満たさなくなるために、フィルタの前段でゲ
インを調整する必要がある。
【０００６】図５の従来例により上述した如く、従来技
術には、フィルタ前段でゲインを調整するセレクタ５１
と乗算器５２が設けられているために、データ入力ビッ
ト数をＸ、ゲインビット数をＹとすると、ディジタルフ
ィルタ５３の入力ビット数はＸ＋Ｙビットとなってしま
う。従って、従来例の場合には、ディジタルフィルタ５
３では（Ｘ＋Ｙ）×ｎビットのＦＦ（Ｆｌｉｐ Ｆｌｏ
ｐ）が必要となってしまう（ｎ：フィルタ次数、図６参
照）。
術には、フィルタ前段でゲインを調整するセレクタ５１
と乗算器５２が設けられているために、データ入力ビッ
ト数をＸ、ゲインビット数をＹとすると、ディジタルフ
ィルタ５３の入力ビット数はＸ＋Ｙビットとなってしま
う。従って、従来例の場合には、ディジタルフィルタ５
３では（Ｘ＋Ｙ）×ｎビットのＦＦ（Ｆｌｉｐ Ｆｌｏ
ｐ）が必要となってしまう（ｎ：フィルタ次数、図６参
照）。
【０００７】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記欠点を解消する為になされたものであ
り、従って本発明の目的は、従来フィルタ前段に配置さ
れていたゲイン調整回路を、フィルタ内部に組み込むこ
とにより回路規模を削減することを可能とした新規なゲ
イン可変型ディジタルフィルタを提供することにある。
術に内在する上記欠点を解消する為になされたものであ
り、従って本発明の目的は、従来フィルタ前段に配置さ
れていたゲイン調整回路を、フィルタ内部に組み込むこ
とにより回路規模を削減することを可能とした新規なゲ
イン可変型ディジタルフィルタを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るゲイン可変型ディジタルフィルタは、
ゲインを選択する第１のセレクタと該第１のセレクタの
出力と入力データとを乗算する第１の乗算器とから成る
ゲイン調整回路を、ディジタルフィルタの前段に有する
ゲイン可変型ディジタルフィルタにおいて、前記ゲイン
調整回路を前記フィルタの前段から除去して該フィルタ
の内部に組み込むと共に、前記ゲイン調整回路を前記第
１の乗算器により乗算される一方の乗数である前記入力
データの代わりに係数系列を使用して構成したことを特
徴としている。
に、本発明に係るゲイン可変型ディジタルフィルタは、
ゲインを選択する第１のセレクタと該第１のセレクタの
出力と入力データとを乗算する第１の乗算器とから成る
ゲイン調整回路を、ディジタルフィルタの前段に有する
ゲイン可変型ディジタルフィルタにおいて、前記ゲイン
調整回路を前記フィルタの前段から除去して該フィルタ
の内部に組み込むと共に、前記ゲイン調整回路を前記第
１の乗算器により乗算される一方の乗数である前記入力
データの代わりに係数系列を使用して構成したことを特
徴としている。
【０００９】前記ゲイン調整回路の前記第１の乗算器
は、前記第１のセレクタから出力されるゲイン信号と第
２のセレクタから一定時間ごとに切り替えられて出力さ
れる係数系列とを乗算して出力し、該第１の乗算器の出
力は、シフトレジスタの各出力が第３のセレクタにより
選択出力された入力データと第２の乗算器により乗算さ
れ、該第２の乗算器の出力は積分器により積分されて出
力される。
は、前記第１のセレクタから出力されるゲイン信号と第
２のセレクタから一定時間ごとに切り替えられて出力さ
れる係数系列とを乗算して出力し、該第１の乗算器の出
力は、シフトレジスタの各出力が第３のセレクタにより
選択出力された入力データと第２の乗算器により乗算さ
れ、該第２の乗算器の出力は積分器により積分されて出
力される。
【００１０】本発明に係るゲイン可変型ディジタルフィ
ルタはまた、ｎ（ｎは正の整数）段のフリップフロップ
により構成され入力データをシフトすると共に各段より
遅延出力を発生するシフトレジスタと、ゲインを選択す
る第１のセレクタと、係数系列を選択する第２のセレク
タと、前記シフトレジスタの各遅延出力を選択する第３
のセレクタと、前記第１のセレクタの出力と前記第２の
セレクタの出力とを乗算する第１の乗算器と、該第１の
乗算器の出力と前記第３のセレクタの出力とを乗算する
第２の乗算器と、該第２の乗算器の出力を積分する積分
器とを備えて構成されている。
ルタはまた、ｎ（ｎは正の整数）段のフリップフロップ
により構成され入力データをシフトすると共に各段より
遅延出力を発生するシフトレジスタと、ゲインを選択す
る第１のセレクタと、係数系列を選択する第２のセレク
タと、前記シフトレジスタの各遅延出力を選択する第３
のセレクタと、前記第１のセレクタの出力と前記第２の
セレクタの出力とを乗算する第１の乗算器と、該第１の
乗算器の出力と前記第３のセレクタの出力とを乗算する
第２の乗算器と、該第２の乗算器の出力を積分する積分
器とを備えて構成されている。
【００１１】また本発明に係るゲイン可変型ディジタル
フィルタは、前記第１、第２及び第３のセレクタ及び第
１、第２の乗算器を２分割し、該第１〜第３のセレクタ
及び第１、第２の乗算器をそれぞれ２個ずつ使用して構
成され、前記第１〜第３の各セレクタは（Ｔ／ｎ）×２
時間（Ｔ：１タイムスロット時間、ｎ：フィルタ次数）
毎に出力を切り替えることを特徴としている。
フィルタは、前記第１、第２及び第３のセレクタ及び第
１、第２の乗算器を２分割し、該第１〜第３のセレクタ
及び第１、第２の乗算器をそれぞれ２個ずつ使用して構
成され、前記第１〜第３の各セレクタは（Ｔ／ｎ）×２
時間（Ｔ：１タイムスロット時間、ｎ：フィルタ次数）
毎に出力を切り替えることを特徴としている。
【００１２】
【発明の実施の形態】次に、本発明をその好ましい各実
施の形態について図面を参照しながら詳細に説明する。
施の形態について図面を参照しながら詳細に説明する。
【００１３】本発明を、ＩＳ−９５システムの下り送信
部に用いる場合について以下に述べる。
部に用いる場合について以下に述べる。
【００１４】［第１の実施の形態］図１は本発明による
第１の実施の形態を示すブロック構成図である。
第１の実施の形態を示すブロック構成図である。
【００１５】［第１の実施の形態の構成］図２にＩＳ−
９５システム下り送信系のブロック構成を示す。送信デ
ータ２１は、ベースバンド処理部２２においてＣＲＣ付
加、畳み込み符号化、ブロックインタリーブ、ロングコ
ート拡散、電力制御ビット挿入、Ｗａｌｓｈ拡散、ショ
ートコード拡散等の処理後に、帯域制限の為にディジタ
ルフィルタ２３へ入力される。ディジタルフィルタ２３
の出力はＲＦ部２４において無線周波数に変換され、ア
ンテナより外部へ送信される。
９５システム下り送信系のブロック構成を示す。送信デ
ータ２１は、ベースバンド処理部２２においてＣＲＣ付
加、畳み込み符号化、ブロックインタリーブ、ロングコ
ート拡散、電力制御ビット挿入、Ｗａｌｓｈ拡散、ショ
ートコード拡散等の処理後に、帯域制限の為にディジタ
ルフィルタ２３へ入力される。ディジタルフィルタ２３
の出力はＲＦ部２４において無線周波数に変換され、ア
ンテナより外部へ送信される。
【００１６】図１に、本発明に係る発明部分であるディ
ジタルフィルタ２３について詳細に示す。図１のディジ
タルフィルタは、次数ｎのＦＩＲフィルタを時分割処理
することにより実現しているものである。
ジタルフィルタ２３について詳細に示す。図１のディジ
タルフィルタは、次数ｎのＦＩＲフィルタを時分割処理
することにより実現しているものである。
【００１７】図１を参照するに、入力データ１１（Ｘビ
ット）はｎ段のシフトレジスタ１２に入力される。ま
た、係数系列ｋ１〜ｋｎ（Ｊビット）はセレクタ１４に
よって一定時間ごとに切り替えられ、セレクタ１５によ
り選択されたゲイン信号（Ｙビット）と乗算器１６で乗
算される。乗算された信号（Ｊ＋Ｙビット）は、セレク
タ１３により一定時間ごとに切り替えられたシフトレジ
スタ１２の出力（Ｘビット）と乗算器１７で乗算され、
積分器１８に入力される。積分器１８では、一定時間毎
にデータを積分して出力する（Ｘ＋Ｙ＋Ｊ＋Ｌｏｇ2 ｎ
ビット）。
ット）はｎ段のシフトレジスタ１２に入力される。ま
た、係数系列ｋ１〜ｋｎ（Ｊビット）はセレクタ１４に
よって一定時間ごとに切り替えられ、セレクタ１５によ
り選択されたゲイン信号（Ｙビット）と乗算器１６で乗
算される。乗算された信号（Ｊ＋Ｙビット）は、セレク
タ１３により一定時間ごとに切り替えられたシフトレジ
スタ１２の出力（Ｘビット）と乗算器１７で乗算され、
積分器１８に入力される。積分器１８では、一定時間毎
にデータを積分して出力する（Ｘ＋Ｙ＋Ｊ＋Ｌｏｇ2 ｎ
ビット）。
【００１８】［第１の実施の形態の動作］以上簡単に実
施の形態の構成を述べたが、次に詳細な構成及び動作に
ついて説明する。
施の形態の構成を述べたが、次に詳細な構成及び動作に
ついて説明する。
【００１９】図２において、ベースバンド処理部２２に
て処理された送信信号は、Ｘビットのデータとしてディ
ジタルフィルタ２３へ入力される。ディジタルフィルタ
２３では、図１に示すようにＸビットの入力データがｎ
段のシフトレジスタ１２へ入力される。
て処理された送信信号は、Ｘビットのデータとしてディ
ジタルフィルタ２３へ入力される。ディジタルフィルタ
２３では、図１に示すようにＸビットの入力データがｎ
段のシフトレジスタ１２へ入力される。
【００２０】ここで、入力データをＩＮ（Ｎ）、１タイ
ムスロット遅延させた入力データをＩＮ（Ｎ−１）とす
ると、シフトレジスタ１２の出力データは、ＩＮ
（Ｎ），ＩＮ（Ｎ−１），ＩＮ（Ｎ−２），・・・ＩＮ
（Ｎ−ｎ）となる。セレクタ１３は１タイムスロット時
間Ｔをｎ分割した時間Ｔ／ｎ毎にＩＮ（Ｎ），ＩＮ（Ｎ
ー１），ＩＮ（Ｎ−２），・・・ＩＮ（Ｎ−ｎ）を切り
替えて出力する。
ムスロット遅延させた入力データをＩＮ（Ｎ−１）とす
ると、シフトレジスタ１２の出力データは、ＩＮ
（Ｎ），ＩＮ（Ｎ−１），ＩＮ（Ｎ−２），・・・ＩＮ
（Ｎ−ｎ）となる。セレクタ１３は１タイムスロット時
間Ｔをｎ分割した時間Ｔ／ｎ毎にＩＮ（Ｎ），ＩＮ（Ｎ
ー１），ＩＮ（Ｎ−２），・・・ＩＮ（Ｎ−ｎ）を切り
替えて出力する。
【００２１】同様に、セレクタ１４は、係数系列ｋ１，
ｋ２，・・・ｋｎをＴ／ｎ時間毎に切り替えて出力す
る。
ｋ２，・・・ｋｎをＴ／ｎ時間毎に切り替えて出力す
る。
【００２２】ここで、従来における通常のＦＩＲフィル
タであれば、セレクタＳＥＬ１５、乗算器１６の回路は
設けられておらず、乗算器１７によりＴ／ｎ時間毎にｋ
１・ＩＮ（Ｎ−１），ｋ２・ＩＮ（Ｎ−２），・・・，
ｋｎ・ＩＮ（Ｎ−ｎ）が計算され、Ｔ時間（１タイムス
ロット）毎にリセットされる積分器１８により、Ｔ時間
毎に式１に示す値が出力される。
タであれば、セレクタＳＥＬ１５、乗算器１６の回路は
設けられておらず、乗算器１７によりＴ／ｎ時間毎にｋ
１・ＩＮ（Ｎ−１），ｋ２・ＩＮ（Ｎ−２），・・・，
ｋｎ・ＩＮ（Ｎ−ｎ）が計算され、Ｔ時間（１タイムス
ロット）毎にリセットされる積分器１８により、Ｔ時間
毎に式１に示す値が出力される。
【００２３】
［式１］
ｋ１・ＩＮ（Ｎ−１）＋ｋ２・ＩＮ（Ｎ−２）＋・・・＋ｋｎ・ＩＮ（Ｎ−
ｎ）＝Σｋｎ・ＩＮ（Ｎ−ｎ）
この場合のタイミングチャートを図７に示した。
【００２４】次に、セレクタＳＥＬ１５、乗算器１６の
回路を用いる本発明の場合について説明する。
回路を用いる本発明の場合について説明する。
【００２５】ＩＳ−９５システムの下り（基地局→端
末）トラヒックチャネル（Ｔｒａｆｆｉｃ Ｃｈａｎｎ
ｅｌ）では、送信データの中に電力制御ビットという部
分が存在し、他部分と送信電力（ゲイン）を変えなけれ
ばならない。
末）トラヒックチャネル（Ｔｒａｆｆｉｃ Ｃｈａｎｎ
ｅｌ）では、送信データの中に電力制御ビットという部
分が存在し、他部分と送信電力（ゲイン）を変えなけれ
ばならない。
【００２６】そこで、電力制御ビット用ゲインをＧａｉ
ｎ１、他部分のゲインをＧａｉｎ２としセレクタＳＥＬ
１５で切り替えられるようにする。選択されたゲイン
は、係数系列ｋｎと乗算器１６にて乗算され、その後乗
算器１７にてＩＮ（Ｎ），ＩＮ（Ｎ−１），ＩＮ（Ｎ−
２），・・・ＩＮ（Ｎ−ｎ）と乗算される。
ｎ１、他部分のゲインをＧａｉｎ２としセレクタＳＥＬ
１５で切り替えられるようにする。選択されたゲイン
は、係数系列ｋｎと乗算器１６にて乗算され、その後乗
算器１７にてＩＮ（Ｎ），ＩＮ（Ｎ−１），ＩＮ（Ｎ−
２），・・・ＩＮ（Ｎ−ｎ）と乗算される。
【００２７】具体的に、あるタイムスロットにおいてＩ
Ｎ（Ｎ−１），ＩＮ（Ｎ−２），ＩＮ（Ｎ−３）が電力
制御ビット、その他（ＩＮ（Ｎ−４），ＩＮ（Ｎ−
５），・・・・・・，ＩＮ（Ｎ−ｎ））が電力制御ビッ
トでなかったとすると、セレクタ１５の出力はセレクタ
１４の出力がｋ１，ｋ２，ｋ３の時にのみＧａｉｎ１、
その他の時にはＧａｉｎ２となるように制御される。従
って、そのタイムスロットに対応する積分器１８の出力
は式２に示すようになる。
Ｎ（Ｎ−１），ＩＮ（Ｎ−２），ＩＮ（Ｎ−３）が電力
制御ビット、その他（ＩＮ（Ｎ−４），ＩＮ（Ｎ−
５），・・・・・・，ＩＮ（Ｎ−ｎ））が電力制御ビッ
トでなかったとすると、セレクタ１５の出力はセレクタ
１４の出力がｋ１，ｋ２，ｋ３の時にのみＧａｉｎ１、
その他の時にはＧａｉｎ２となるように制御される。従
って、そのタイムスロットに対応する積分器１８の出力
は式２に示すようになる。
【００２８】
［式２］
Ｇａｉｎ１・（ｋ１・ＩＮ（Ｎ−１）＋ｋ２・ＩＮ（Ｎ−２）＋ｋ３・ＩＮ
（Ｎ−３））＋Ｇａｉｎ２・（ｋ４・ＩＮ（Ｎ−４）＋・・・・・＋ｋｎ・ＩＮ
（Ｎ−ｎ））
この場合のタイミングチャートを図３に示した。
【００２９】次のタイムスロットでは、もし現在のＩＮ
（Ｎ）のデータが電力制御ビットであれば、ＩＮ（Ｎ−
１），ＩＮ（Ｎ−２），ＩＮ（Ｎ−３），ＩＮ（Ｎ−
４）が電力制御ビットとなり、セレクタ１５の出力はセ
レクタ１４の出力がｋ１，ｋ２，ｋ３，ｋ４の時にＧａ
ｉｎ１、その他の時にはＧａｉｎ２となり、このタイム
スロットに対応する積分器１８の出力は式３に示すよう
になる。
（Ｎ）のデータが電力制御ビットであれば、ＩＮ（Ｎ−
１），ＩＮ（Ｎ−２），ＩＮ（Ｎ−３），ＩＮ（Ｎ−
４）が電力制御ビットとなり、セレクタ１５の出力はセ
レクタ１４の出力がｋ１，ｋ２，ｋ３，ｋ４の時にＧａ
ｉｎ１、その他の時にはＧａｉｎ２となり、このタイム
スロットに対応する積分器１８の出力は式３に示すよう
になる。
【００３０】
［式３］
Ｇａｉｎ１・（ｋ１・ＩＮ（Ｎ−１）＋ｋ２・ＩＮ（Ｎ−２）＋ｋ３・ＩＮ
（Ｎ−３）＋ｋ４・ＩＮ（Ｎ（Ｎ−４））＋Ｇａｉｎ２・（ｋ５・ＩＮ（Ｎ−５
）＋・・・・・・＋ｋｎ・ＩＮ（Ｎ−ｎ））
もし現在のＩＮ（Ｎ）のデータが電力制御ビットでなけ
れば、ＩＮ（Ｎ−２），ＩＮ（Ｎ−３），ＩＮ（Ｎ−
４）が電力制御ビットとなりセレクタ１５の出力はセレ
クタ１４の出力がｋ２，ｋ３，ｋ４の時にＧａｉｎ１、
その他の時にはＧａｉｎ２となり、このタイムスロット
に対応する積分器１８の出力は式４に示すようになる。
れば、ＩＮ（Ｎ−２），ＩＮ（Ｎ−３），ＩＮ（Ｎ−
４）が電力制御ビットとなりセレクタ１５の出力はセレ
クタ１４の出力がｋ２，ｋ３，ｋ４の時にＧａｉｎ１、
その他の時にはＧａｉｎ２となり、このタイムスロット
に対応する積分器１８の出力は式４に示すようになる。
【００３１】
［式４］
Ｇａｉｎ１・（ｋ２・ＩＮ（Ｎ−２）＋ｋ３・ＩＮ（Ｎ−３）＋ｋ４・ＩＮ
（Ｎ−４））＋Ｇａｉｎ２・（ｋ１・ＩＮ（Ｎ−１）＋ｋ５・ＩＮ（Ｎ−５）＋
・・・・・・＋ｋｎ・ＩＮ（Ｎ−ｎ））
このように、ディジタルフィルタ２３においてＧａｉｎ
調整、帯域制限されたデータはＲＦ部２４にて無線周波
数に変換され、アンテナより送信される。
調整、帯域制限されたデータはＲＦ部２４にて無線周波
数に変換され、アンテナより送信される。
【００３２】［第２の実施の形態］次に本発明による第
２の実施の形態について図面を参照しながら説明する。
２の実施の形態について図面を参照しながら説明する。
【００３３】図４は本発明による第２の実施の形態を示
すブロック構成図である。
すブロック構成図である。
【００３４】図４は図１におけるセレクタＳＥＬ１３、
１４、１５及び乗算器１６、１７の回路を２個ずつ使用
したものであり、それぞれのセレクタは（Ｔ／ｎ）×２
時間毎に出力を切り替える（Ｔ：１タイムスロット時
間、ｎ：フィルタ次数）。即ち、図１のセレクタ１３は
セレクタ１３ａ、１３ｂにより、セレクタ１４はセレク
タ１４ａ、１４ｂにより、セレクタ１５はセレクタ１５
ａ、１５ｂにより、乗算器１６は乗算器１６ａ、１６ｂ
により、乗算器１７は乗算器１７ａ、１７ｂにより、そ
れぞれ２個の要素により構成されている。積分器の出力
タイミングは図４のものと変わらず、途中の乗算を２倍
の時間をかけて、２倍の回路で行うものである。
１４、１５及び乗算器１６、１７の回路を２個ずつ使用
したものであり、それぞれのセレクタは（Ｔ／ｎ）×２
時間毎に出力を切り替える（Ｔ：１タイムスロット時
間、ｎ：フィルタ次数）。即ち、図１のセレクタ１３は
セレクタ１３ａ、１３ｂにより、セレクタ１４はセレク
タ１４ａ、１４ｂにより、セレクタ１５はセレクタ１５
ａ、１５ｂにより、乗算器１６は乗算器１６ａ、１６ｂ
により、乗算器１７は乗算器１７ａ、１７ｂにより、そ
れぞれ２個の要素により構成されている。積分器の出力
タイミングは図４のものと変わらず、途中の乗算を２倍
の時間をかけて、２倍の回路で行うものである。
【００３５】図４に示された実施の形態は、当然のこと
ながら図１の構成より回路規模は大きくなるが、ｎが大
きく動作スピードが間に合わない場合に有効である。
ながら図１の構成より回路規模は大きくなるが、ｎが大
きく動作スピードが間に合わない場合に有効である。
【００３６】同様に、更に他の実施の形態として、１／
ｍ倍の乗算器動作スピードをｍ倍の回路規模で実現する
実現例が考えられる。
ｍ倍の乗算器動作スピードをｍ倍の回路規模で実現する
実現例が考えられる。
【００３７】
【発明の効果】本発明は以上の如く構成され、作用する
ものであり、本発明の効果は、回路規模の削減にある。
ものであり、本発明の効果は、回路規模の削減にある。
【００３８】即ち、本発明では、従来例の図５における
ゲインセレクタ５１及び乗算器５２をディジタルフィル
タの内部に入れることで（図１の１５、１６）回路規模
を削減している。具体的には、ベースバンド処理後のデ
ータビット数をＸビット、ゲインのビット数をＹビッ
ト、フィルタ係数系列のビット数をＪビット、フィルタ
の次数をｎとした場合に、従来の方法（図５＋図６）及
び本発明（今回の本発明）の方法（図１）に必要な回路
規模は表１に示すようになる。
ゲインセレクタ５１及び乗算器５２をディジタルフィル
タの内部に入れることで（図１の１５、１６）回路規模
を削減している。具体的には、ベースバンド処理後のデ
ータビット数をＸビット、ゲインのビット数をＹビッ
ト、フィルタ係数系列のビット数をＪビット、フィルタ
の次数をｎとした場合に、従来の方法（図５＋図６）及
び本発明（今回の本発明）の方法（図１）に必要な回路
規模は表１に示すようになる。
【００３９】［表１］
【００４０】
【００４１】回路規模を比較すると、積分器に関して同
等、乗算器に関してはＸ＋Ｙビット×ＪビットとＪ＋Ｙ
ビット×Ｘビットが同等規模と考えると、Ｘ＞Ｊの時に
は本発明の方が回路規模が小さく、Ｊ＞Ｘの時には従来
の方が回路規模が小さくなる。
等、乗算器に関してはＸ＋Ｙビット×ＪビットとＪ＋Ｙ
ビット×Ｘビットが同等規模と考えると、Ｘ＞Ｊの時に
は本発明の方が回路規模が小さく、Ｊ＞Ｘの時には従来
の方が回路規模が小さくなる。
【００４２】しかしながら、フリップフロップＦＦに関
してはいかなる場合においてもＹ×ｎビット分だけ本発
明の方が少なくなる。従って、Ｊ＞＞Ｘでフリップフロ
ップＦＦの改善度が乗算器の劣化度を上回る特別な場合
を除いて、本発明により、大きく回路規模が削減され
る。
してはいかなる場合においてもＹ×ｎビット分だけ本発
明の方が少なくなる。従って、Ｊ＞＞Ｘでフリップフロ
ップＦＦの改善度が乗算器の劣化度を上回る特別な場合
を除いて、本発明により、大きく回路規模が削減され
る。
【００４３】特に、ゲインのビット数Ｙやフィルタの次
数ｎが大きい場合には、フリップフロップＦＦの改善度
が大きく有効である。
数ｎが大きい場合には、フリップフロップＦＦの改善度
が大きく有効である。
【図１】本発明による第１の実施の形態を示すブロック
構成図である。
構成図である。
【図２】本発明が適用されるＩＳ−９５システムの下り
送信系を示すブロック図である。
送信系を示すブロック図である。
【図３】本発明による第１の実施の形態の動作例を示す
タイミングチャートである。
タイミングチャートである。
【図４】本発明による第２の実施の形態を示すブロック
構成図である。
構成図である。
【図５】従来におけるＩＳ−９５システムにおけるディ
ジタルフィルタの前段部分を示すブロック図である。
ジタルフィルタの前段部分を示すブロック図である。
【図６】従来におけるこの種のディジタルフィルタを示
すブロック図である。
すブロック図である。
【図７】図６に示された従来例の動作を示すタイミング
チャートである。
チャートである。
１、２、・・・、ｎ…フリップフロップ
１１…入力データ
１２…ｎ段のシフトレジスタ
１３、１４、１５、５１…セレクタ（ＳＥＬ）
１６、１７、５２…乗算器
１８…積分器
２１…送信データ
２２…ベースバンド処理部
２３、５３…ディジタルフィルタ
２４…ＲＦ部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03H 17/00 - 17/08
H03G 5/00 - 11/08
Claims (3)
- 【請求項１】 ゲインを選択する第１のセレクタと該第
１のセレクタの出力と入力データとを乗算する第１の乗
算器とから成るゲイン調整回路を、ディジタルフィルタ
の前段に有するゲイン可変型ディジタルフィルタにおい
て、前記ゲイン調整回路を前記フィルタの前段から除去
して該フィルタの内部に組み込むと共に、前記ゲイン調
整回路を前記第１の乗算器により乗算される一方の乗数
である前記入力データの代わりに係数系列を使用して構
成したことを特徴とするゲイン可変ディジタルフィル
タ。 - 【請求項２】 前記ゲイン調整回路の前記第１の乗算器
は、前記第１のセレクタから出力されるゲイン信号と第
２のセレクタから一定時間ごとに切り替えられて出力さ
れる係数系列とを乗算して出力し、該第１の乗算器の出
力は、シフトレジスタの各出力が第３のセレクタにより
選択出力された入力データと第２の乗算器により乗算さ
れ、該第２の乗算器の出力は積分器により積分されて出
力されることを更に特徴とする請求項１に記載のゲイン
可変型ディジタルフィルタ。 - 【請求項３】 ｎ（ｎは正の整数）段のフリップフロッ
プにより構成され入力データをシフトすると共に各段よ
り遅延出力を発生するシフトレジスタと、ゲインを選択
する第１のセレクタと、係数系列を選択する第２のセレ
クタと、前記シフトレジスタの各遅延出力を選択する第
３のセレクタと、前記第１のセレクタの出力と前記第２
のセレクタの出力とを乗算する第１の乗算器と、該第１
の乗算器の出力と前記第３のセレクタの出力とを乗算す
る第２の乗算器と、該第２の乗算器の出力を積分する積
分器とを有することを特徴としたゲイン可変型ディジタ
ルフィルタ。
Priority Applications (6)
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|---|---|---|---|
| JP37249799A JP3379501B2 (ja) | 1999-12-28 | 1999-12-28 | ゲイン可変型ディジタルフィルタ |
| US09/741,194 US6985522B2 (en) | 1999-12-28 | 2000-12-21 | Variable-gain digital filter |
| EP00128167A EP1113577A3 (en) | 1999-12-28 | 2000-12-21 | Variable-gain digital filter |
| KR1020000082578A KR20010062731A (ko) | 1999-12-28 | 2000-12-27 | 이득 가변형 디지털 필터 |
| BR0007611-2A BR0007611A (pt) | 1999-12-28 | 2000-12-28 | Filtro digital de ganho variável |
| CN00136743A CN1309467A (zh) | 1999-12-28 | 2000-12-28 | 可变增益数字滤波器 |
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|---|---|---|---|
| JP37249799A JP3379501B2 (ja) | 1999-12-28 | 1999-12-28 | ゲイン可変型ディジタルフィルタ |
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|---|---|
| JP2001189644A JP2001189644A (ja) | 2001-07-10 |
| JP3379501B2 true JP3379501B2 (ja) | 2003-02-24 |
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| EP (1) | EP1113577A3 (ja) |
| JP (1) | JP3379501B2 (ja) |
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| JPH0219014A (ja) | 1988-07-06 | 1990-01-23 | Sharp Corp | アテネータ機能を有するディジタルフィルタ |
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| JPH05152897A (ja) | 1991-11-29 | 1993-06-18 | Sanyo Electric Co Ltd | デジタルフイルタ |
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| JPH08162906A (ja) | 1994-11-30 | 1996-06-21 | Canon Inc | ディジタル信号処理装置 |
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-
2000
- 2000-12-21 US US09/741,194 patent/US6985522B2/en not_active Expired - Fee Related
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