ITMI972824A1

ITMI972824A1 - Equalizzatore di ritardo di gruppo

Info

Publication number: ITMI972824A1
Application number: IT97MI002824A
Authority: IT
Inventors: Sergio Bianchi; Richard Schmidmaier
Original assignee: Italtel Spa
Priority date: 1997-12-19
Filing date: 1997-12-19
Publication date: 1999-06-19
Also published as: NO20003086L; JP3529355B2; IT1296895B1; EP1040627A1; WO1999033234A1; JP2001527329A; DE69838302T2; EP1040627B1; NO20003086D0; DE69838302D1; NO320639B1

Description

“EQUALIZZATORE DI RITARDO DI GRUPPO”

Campo di applicazione del'Invenzione

La presente invenzione riguarda un equalizzatore di ritardo di gruppo, ed in particolare un equalizzatore digitale utilizzabile per compensare il ritardo di gruppo introdotto dai filtri a radiofrequenza impiegati nei ponti radio ad alta capacità.

È noto che i filtri di canale a radiofrequenza, noti anche con il nome di filtri di branching, introducono nei ponti radio digitali una distorsione di ritardo , di gruppo che degrada il segnale trasmesso. Questa degradazione è particolarmente significativa nei ponti radio ad alta capacità, nei quali è richiesta un’alta efficienza spettrale, ovvero un elevato rapporto tra la frequenza di bit trasmessi e la banda occupata dal segnale. Tuttavia, proprio i sistemi di modulazione digitale sono particolarmente sensibili alla distorsione di ritardo di gruppo, per cui devono essere provvisti di un equalizzatore per compensare questa distorsione.

Rassegna dell'arte nota

Sono già noti equalizzatori analogici di ritardo di gruppo che operano sia a radiofrequenza, attraverso i cosiddétti filtri autoequalizzati, sia a frequenza intermedia, attraverso, celle a parametri concentrati. Tuttavia, questi equalizzatori noti presentano tutti gli inconvenienti tipici dei circuiti analogici, ovvero costo elevato, fabbricazione complessa, nonché difficile taratura ed adattabilità al variare delle condizioni operative.

Per ovviare a questi inconvenienti sono stati realizzati equalizzatori di ritardo di gruppo con tecnologia di tipo digitale.

Un primo tipo di questi equalizzatori digitali comprende una pluralità di filtri con risposta all’impulso finita, noti anche col nome di FER (Finite Impulse Response), i quali vengono utilizzati per compensare in banda base il ritardo di gruppo già prima della modulazione del segnale in radiofrequenza. Questo tipo di equalizzatore digitale presenta il vantaggio di essere relativamente semplice, dato che i filtri ricevono in ingresso una parola di pochi bit Tuttavia, il segnale all’ingresso delTamplificatore di potenza risulta affetto da una distorsione di ritardo di gruppo, causata da tale compensazione preventiva, la quale peggiora sensibilmente il rapporto tra potenza di picco e potenza media del segnale. L’amplificatore deve pertanto funzionare ad una potenza media inferióre, per cui anche il guadagno di sistema del ponte radio .viene necessariamente peggiorato. Un ulteriore inconveniente di questo tipo di equalizzatore digitale è. rappresentato dal fatto che esso può compensare solo distorsioni di ritardo di gruppo su segnali di tipo simmetrico nel dominio della frequenza.

Per poter ovviare a questi ultimi inconvenienti è stato ideato un secondo tipo di equalizzatore digitale comprendente un FER che viene utilizzato per compensare il ritardo di gruppo in fase di ricezione del segnale in radiofrequenza. Questo tipo di equalizzatore, realizzato mediante una lunga serie di celle filtranti disposte in cascata, è notevolmente più complesso del precedente ed impiega un tempo relativamente lungo per eseguire l’intera equalizzazione, per cui può causare ritardi di transito nocivi all’intero ricevitore in cui esso è inserito.

Scopi deH'Invenzione

Scopo della presente invenzione è pertanto quello di fornire un equalizzatore esente da tali inconvenienti, ovvero un equalizzatore di struttura relativamente semplice che compensi il ritardo di gruppo in un tempo accettabile.

Sommario dell'Invenzione

Detto scopo viene conseguito con un equalizzatore le cui caratteristiche principali sono specificate nella prima rivendicazione.

Attraverso la particolare struttura circuitale dell’equalizzatore secondo la presente invenzione viene realizzato un filtro complesso avente una risposta all’impulso infinita, il quale è facilmente adattabile all’uso richiesto, presenta un rumore di quantizzazione minimo e soprattutto è in grado di operare a frequenze elevate, in particolare alle frequenze dei ponti radio ad alta capacità.

Un altro vantaggio dell’equalizzatore secondo la presente invenzione è offerto dalla particolare struttura interna dei filtri biquadratici. La struttura di questi filtri è simile alla struttura nota nella tecnica con il nome di “forma diretta Π”, dalla quale tuttavia differisce per il fatto di comprendere tre celle di ritardo, e non due. L’aggiunta della terza cella di ritardo, pur ritardando l’uscita diretta del filtro, consente di ridurre il numero di calcoli da eseguire in un singolo periodo di clock del processore che realizza il filtro stesso, con conseguente vantaggio nell’affidabilità e nella precisione dell’equalizzatore. Con questo tipo di struttura è inoltre possibile realizzare un filtro che non sia necessariamente del tipo passatutto, ma che possa eventualmente modificare anche la risposta in ampiezza del segnale da equalizzare.

Un ulteriore vantaggio dell’equalizzatore secondo la presente invenzione è offerto dalla particolare implementazione dei segnali numerici a virgola fissa.

Per evitare eventuali arrotondamenti che ritardano l’elaborazione, il presente

equalizzatore utilizza delle celle sommatrici che trasformano i numeri in

ingresso aggiungendovi un uno logico alla destra del bit meno significativo.

Sebbene questo accorgimento richieda che i numeri siano rappresentati con un

bit in più, la sua implementazione in un circuito elettronico comporta un

trascurabile aumento di complessità, dato che tale bit aggiuntivo è un uno fisso. . I numeri rappresentati con questo sistema presentano però il vantaggio di

essere simmetrici rispetto allo zero, in quanto possiedono un numero uguale di ' livelli positivi e negativi. Viene pertanto semplificata l’operazione di inversione

del segno, per la quale è sufficiente invertire tutti i bit e mantenere l’uno nella

posizione meno significativa, e vengono inoltre evitati tutti i rischi di overflow

derivanti dal fatto che nella rappresentazione in complemento a due non esiste

un numero positivo corrispondente al numero negativo avente il massimo

modulo. Questo sistema di rappresentazione numerica conserva quindi i vantaggi deH’arrotondamento, ma rende più agevole la realizzazione di un circuito elettronico veloce.

Un ulteriore vantaggio dell’equalizzatore secondo la presente invenzione è dato dal fatto che non viene effettuata nessuna saturazione al suo interno, se non subito prima dell’uscita. Ciò è reso possibile dal fatto che vengono utilizzati due bit aggiuntivi di dinamica durante l’elaborazione del segnale, con contemporanea limitazione del livello del segnale d’ingresso in funzione dei coefficienti della funzione di trasferimento dell’equalizzatore stesso.

Ulteriori vantaggiose caratteristiche della presente invenzione che sono ritenute innovative formano oggetto delle rivendicazioni dipendenti.

Breve descrizione delle figure

L'invenzione, unitamente ad ulteriori scopi e vantaggi, può essere meglio compresa alla luce della descrizione che segue ed alla luce delle tavole di disegno allegate in cui:

- la figura 1 mostra uno schema a blocchi di un ricevitore comprendente un equalizzatore secondo la presente invenzione;

- la figura 2 mostra uno schema a blocchi di una cella filtrante biquadratica dell’equalizzatore di fig. 1; e

- la figura 3 mostra uno schema a blocchi della cella filtrante complessa dell’equalizzatore di fig. 1.

Facendo riferimento alla figura 1, si vede che in un ricevitore di segnali in radiofrequenza, ad esempio 11 GHz, viene captato in modo noto un segnale attraverso un’antenna 1. Il segnale viene filtrato da almeno un filtro analogico di canale AF che limita la banda del segnale ricevuto filtrando tutte le frequenze indesiderate, ad esempio le bande di frequenze adiacenti alla banda desiderata, ma introducendo nel segnale stesso una pur minima distorsione di ritardo di gruppo. Il segnale filtrato viene convertito da un oscillatore locale Ol a frequenza intermedia, ad esempio 70 MHz.

Tale segnale distorto (ossia il segnale captato dall'antenna 1, a seguito dell'effetto del filtro. AF subisce una distorsione di ritardo di gruppo) viene prelevato da due moltiplicatori 4 e 4’ collegati in -parallelo e demodulato in banda base attraverso gli oscillatori 02 ed 02’. H segnale di riferimento degli oscillatori 02 ed 02’ è sfasato di 90°, in modo che anche i segnali in banda base all’uscita dei moltiplicatori 4 e 4’ sono sfasati di 90°. Con questo accorgimento si creano inmodo noto due canali in quadratura, noti anche col nome di canale “I” e canale “Q”. I segnali trasmessi su questi canali vengono convertiti in forma digitale da una coppia di convertitori analogico-digitali AD ed AD’ ed inviati a due linee di trasmissione 5 e 5’ appartenenti all’equalizzatore secondo la presente invenzione 6 (mostrato con una linea tratteggiata).

Su ciascuna delle linee di trasmissione 5 e 5’ sono opportunamente collegate in serie una o più celle filtranti aventi una funzióne di trasferimento con almeno due poli e due zeri reali o complessi coniugati. In particolare, nella presente forma realizzativa dell’ invenzione sono presenti sei celle filtranti biquadratiche FI, FI’, F2, F2’, F3 ed F3’ collegate in serie, tre per ciascuna linea di trasmissione, il cui funzionamento verrà descritto in dettaglio più avanti.

L’uscita delle ultime celle filtranti F3 ed F3’ disposte su ciascuna linea di trasmissione 5 e 5’ è collegata in ingresso ad una cella filtrante complessa CF avente una funzione di trasferimento con un polo ed uno zero immaginari. Questa cella filtrante complessa comprende in modo noto due ingressi e due uscite corrispondenti rispettivamente alla parte reale ed alla parte immaginaria del segnale da equalizzare.

Le due uscite della cella filtrante complessa CF sono preferìbilmente collegate a due celle di saturazione SC ed SC’ che servono ad adattare, in particolare a 1.9 bit, la risoluzione dei segnali in uscita dall’equalizzatore attraverso le linee 5 e 5’ ai vari dispositivi (non mostrati in figura) del ricevitore.

Facendo ora riferimento alla figura 2, si vede che ciascuna delle celle filtranti FI, FI’, F2, F2’, F3 ed F3’ riceve in ingresso da una delle due linee di trasmissione 5 o 5’ un segnale numèrico, in particolare a 12 bit In figura, la risoluzione di tale segnale attraverso le varie linee di trasmissione è indicata con una notazione in complemento a due del tipo m.n, dove m indica il numero di cifre a sinistra della virgola ed n il numero di cifre a destra della virgola. La risoluzione è pertanto uguale ad m n bit, dove il peso del bit più significativo è 2m'\ mentre quello del bit meno significativo è 2‘“. Per estensione, i valori di m ed n possono anche essere negativi, per indicare rispettivamente intervalli di soli numeri interi o soli numeri decimali. Ad esempio, un numero avente una risoluzione di 4.3 bit comprende tutti i multipli interi di 0,125 compresi tra 7,875 e -8.

D numero a 3.9 bit, ovvero 12 bit, ricevuto sulla linea in ingresso viene elaborato da una prima cella sommatrice Si che aggiunge a tale numero un uno logico alla destra del bit meno significativo, in modo tale che il numero in uscita sia formato da 3.10 bit. Questo numero viene sommato da un sommatore 7 con un altro numero trasmesso attraverso una linea retroattiva 8 a 5.15 bit L’uscita di questo sommatore 7 è collegata ad una prima cella troncatrice TI che tronca la somma eliminando i bit meno significativi e gli eventuali bit più significativi in eccesso rispetto alla risoluzióne di 3.9 bit. L’uscita della cella TI è collegata in serie ad una seconda cella sommatrice S2 che trasforma il numero a 3.9 bit in ingresso in un numero a 3.10 bit in uscita aggiungendo un uno logico alla destra del bit meno significativo, come avviene nella cella SI.

La cella S2 è collegata in serie a tre celle di ritardo DI, D2 e D3, ciascuna delle quali ritarda il segnale in ingresso di Ts/2, dove Ts/2 è il periodo di campionamento dei convertitori AD ed AD’. L’uscita della prima cella di ritardo DI è cóllegata, oltre che alla seconda cella di ritardo D2, anche a due moltiplicatori 9 e 10 che moltiplicano il numero in uscita dalla cella di ritardo DI con due numeri prelevati ad esempio da una coppia di registri RI ed RI’. In particolare, i registri RI ed RI’ contengono rispettivamente un numero a 1.5 e 2.4 bit. Anche l’uscita della seconda cella di ritardo D2 è collegata, oltre che alla terza cella di ritardo D3, a due moltiplicatori 11 e 12 che moltiplicano il numero in uscita dalla cella di ritardo D2 con due numeri prelevati ad esempio da una coppia di registri R2 ed R2’. In particolare, i registri R2 ed R2’ contengono rispettivamente un numero a 2.4 e 1.5 bit.

I prodotti in uscita dai moltiplicatori 9 e .11 vengono sommati tra loro da un sommatore 13 il cui risultato in uscita viene sommato da un ulteriore sommatore 14 con il numero in uscita dalla terza cella di ritardo D3. Il valore a 5.15 bit in uscita dal sommatore 14 viene portato all’uscita della cella filtrante dopo essere stato troncato in un numero a 3.9 bit da un’ulteriore cella troncatrice T2. I prodotti in uscita dai moltiplicatori 10 e 12 vengono invece sommati tra loro da un sommatore 15 il cui risultato in uscita viene trasmesso attraverso la linea 8 al sommatore 7.

L’insieme delle celle di ritardo DI, D2 e D3 collegate tra loro e collegate a due coppie di moltiplicatori 9, 10, 11 e 12 attraverso due linee, di cui una retroattiva, costituisce opportunamente un filtro biquadratico avente una funzione di trasferimento del tipo H(z)=(bo+biz'1+z'2)/(l+aiz'1-i-a2z'2), dove i coefficienti bo, e bi corrispondono rispettivamente ai numeri in ingresso ai moltiplicatori 9 e 11, in particolare contenuti nei registri RI ed R2, mentre i coefficienti ai ed a2 corrispondono rispettivamente ai numeri in ingresso ai moltiplicatori 10 e 12, in particolare contenuti nei registri RI’ ed R2’, invertiti di segnò.

I poli del filtro biquadratico possono essere calcolati in modo noto attraverso la formula si ottengono due poli reali distinti, se si ottengono due poli reali coincidenti, e se

si ottengono due poli complessi coniugati. Analogamente, gli zeri del

filtro biquadratico possono essere calcolati in modo noto attraverso la formula

si ottengono due poli reali

distinti, se si ottengono due poli reali coincidenti, e se si ottengono due poli complessi coniugati. La condizione di stabilità per questo tipo di filtro è data dalle seguenti relazioni: Infine, se si desidera che il filtro sia del tipo passatutto, dovranno essere soddisfatte anche le seguenti condizioni:

Facendo ora riferimento alla figura 3, si . vede che la cella filtrante complessa CF comprende due serie speculari di dispositivi elettronici disposti lungo le linee di trasmissione 5 e 5’. In particolare,. in ingresso sulle tali linee è disposta una coppia di celle sommatrici S3 ed S3’ che trasformano i numeri a 3.9 bit in ingresso in numeri a 3.10 bit in uscita aggiungendo un uno logico alla destra del bit meno significativo, come avviene nelle celle SI ed S2 delle celle filtranti biquadratiche FI, FI’, F2, F2’, F3 ed F3\

La coppia di numeri in uscita dalle celle S3 ed S3’ viene sommata da una coppia di sommatoti 16, 16’ con un’altra coppia di numeri trasmessi attraverso due linee retroattive 17, 17’ a 4.15 bit Le uscite di questi sommatoti 16, 16’ sono collegate ad una coppia di celle troncatrici T3, T3’ che troncano le somme eliminando i bit meno significativi e gli eventuali bit più significativi in eccesso rispetto alla risoluzione di 3.9 bit. Le uscite delle celle T3, T3’ sono collegate ad una seconda coppia di celle sommatrici S4 ed S4’ che trasformano il numero a 3.9 bit in ingresso in un numero a 3.10 bit in uscita aggiungendo un uno logico alla destra del bit meno significativo, come avviene nelle celle S3, S3' Ciascuna delle celle S4 ed S4’ è collegata in serie ad una coppia di celle di ritardo rispettivamente D4, D5 e D4’, D5’, ciascuna delle quali ritarda il segnale in ingresso di Ts/2, dove Ts/2 è il periodo di campionamento dei convertitori AD ed AD’. Le uscite delle prime celle di ritardo D4, D4’ sono collegaté, oltre che alle seconde celle di ritardo D5, D5' anche a due moltiplicatori 18, 18’ che moltiplicano il numero in uscita dalla cella di ritardo D4 o D4’ collegata ad uno di essi con un numero prelevato 'ad esempio da una coppia di registri R3 ed R3’. In particolare, i registri R3 ed R3’ contengono un numero a 1.5 bit ciascuno.

I prodotti in uscita dai moltiplicatori 18 e 18’ vengono sommati da una coppia di sommatori 19, 19’ con i numeri in uscita dalla seconda coppia di celle di ritardo D5, D5’. In particolare, il prodotto in uscita dal moltiplicatore 18 viene sommato dal sommatore 19’ con il numero in uscita dalla cella di ritardo D5’, e viceversa, in modo da incrociare le linee 5 e 5’. I valori a 4.15 bit in uscita dai sommatori 19, 19’ vengono portati all’uscita della cella filtrante CF dopo essere stati troncati in un numero a 3.9 bit da un’ulteriore coppia di celle troncatrici T4, T4\ Per completare la struttura della cella filtrante CF, le uscite dei . moltiplicatori 18 e 18’ sono collegate ai sommatori 16, 16’ attraverso le linee retroattive 17, 17’. Anche in questo caso vengono incrociate le linee 5, 5’, dato che il moltiplicatore 18 è collegato al sommatore 16’ attraverso la linea retroattiva 17’, e viceversa.

L’insieme delle due coppie di celle di ritardo D4, D4’, D5 e D5’ collegate in serie a due a due, in cui le uscite delle prime celle di ritardo D4, D4’ di ciascuna coppia sono collegate ad una coppia di moltiplicatori 18, 18’ le cui uscite sono a loro volta collegate a due coppie di sommatori 16, 16’, 19 e 19’ poste rispettivamente a monte ed a vaile di tali celle di ritardo D4, D4’, D5 e D5’, costituisce opportunamente un filtro complesso CF avente una funzione di trasferimento del tipo dove il coefficiente c corrisponde al numero in ingresso al moltiplicatore 18’, in particolare contenuto nel registro R3’, mentre il coefficiente d corrisponde al numero in ingresso al moltiplicatore 18, in particolare contenuto nel registro R3, invertito di segno.

H polo del filtro complesso CF è uguale a jd, mentre lo zero è uguale a j/c. La condizione di stabilità per questo tipo di filtro è data dalla relazione |d| < 1. Se si desidera che il filtro sia del tipo passatutto, dovrà essere soddisfatta anche la condizione c = d.

Per l’ implementazione dell Equalizzatore secondo la presente invenzione è possibile utilizzare un circuito integrato dedicato comprendente preferibilmente uno o più dispositivi elettronici atti a migliorare il funzionamento e/o la precisione dell’equalizzatore stesso, come ad esempio un rivelatore digitale per il controllo automatico del guadagno ed un filtro FER di ricezione. In particolare, il circuito integrato realizzato dalla richiedente può essere programmato attraverso un’opportuna interfaccia e nella presente forma realizzativa comprende circa 70000 porte logiche, può lavorare ad una frequenza massima di 80 MHz e consuma 1,7 W alla frequenza nominale di 50 MHz.

Benché l'invenzione sia stata illustrata con riferimento ad una sua forma preferenziale di realizzazione, risulta evidente per gli esperti del settore che tale invenzione non è da ritenersi limitata a tali forme realizzative ma ulteriori varianti e modifiche possono essere apportate dagli esperti del settore senza fuoriuscire dall'ambito di tutela delle rivendicazioni che seguono.

Claims

RIVENDICAZIONI 1. Equalizzatore di ritardo di gruppo (6) del tipo comprendente almeno due linee di trasmissione (5, 5’) sulle quali vengono trasmesse rispettivamente le componenti in fase ed in quadratura del segnale da equalizzare convertite in forma digitale, caratterizzato .dal fatto che su ciascuna linea di trasmissione (5, 5’) sono collegate in serie una o più celle filtranti reali (FI, FI’, F2, F2\ F3 ed F3’) aventi una funzione di trasferimento con almeno due poli e due zeri reali o complessi coniugati, rinsieme di dette celle filtranti reali (FI, FI’, F2, F2’, F3, F3’) collegate tra loro costituendo un filtro avente risposta all’impulso infinita.
2. Equalizzatore secondo la rivendicazione precedente, caratterizzato dal fatto che entrambe le linee di trasmissione (5, 5’) sono col legate ad almeno una cella filtrante complessa (CF) avente una funzione di trasferimento con almeno un polo ed uno zero immaginari, l’insieme di dette celle filtranti reali (FI, FI’, F2, F2’, F3, F3’) e di detta cella filtrante complessa (CF) collegate tra loro costituendo un filtro avente risposta all’impulso infinita.
3. Equalizzatore secondo la rivendicazione precedente, caratterizzato dal fatto che almeno una di dette celle filtranti reali (FI, FI’, F2, F2’, F3, F3’) e/o detta cella filtrante complessa (CF) è del tipo passatutto.
4. Equalizzatore secondo una delle rivendicazioni precedenti, caratterizzato dal fatto che su ciascuna linea di trasmissione (5, 5’) sono collegate in serie tre celle filtranti biquadratiche (FI, FI’, F2, F2’, F3 ed F3’), in cui l’uscita delle celle filtranti biquadratiche (F3, F3’) poste a valle di ciascuna serie è collegata ad uno dei due ingressi di detta cella filtrante complessa (CF) avente una funzione di trasferimento con almeno un polo ed uno zero immaginari.
5. Equalizzatore secondo una delle rivendicazioni precèdenti, caratterizzato dal fatto che ciascuna delle due uscite della cella filtrante complessa (CF) è collegati! ad una cella (SC, SC’) che satura il segnale ricevuto da tale cella filtrante.
6. Equalizzatore secondo una delle rivendicazioni precedenti, caratterizzato dal fatto che almeno una delle celle filtranti reali (FI, FI’, F2, F2’, F3 ed F3’) aventi una funzione di trasferimento con almeno due poli e due zeri reali o complessi coniugati'comprende almeno tre celle di ritardo (DI, D2 e D3) collegate in serie, le uscite della prima (DI) e della seconda (D2) cella di ritardo essendo collegate rispettivamente a due coppie di moltiplicatori (9, 10, Il e 12), in cui le uscite del primo moltiplicatore (9, 11) di ciascuna coppia sono sommate all’uscita della terza cella di ritardo (D3), mentre le uscite del secondo moltiplicatore (10, 12) di ciascuna coppia sono sommate all’ingresso della prima cella di ritardo (DI).
7. Equalizzatore secondo la rivendicazione precedente, caratterizzato dal fatto che le uscite della prima (DI) e della seconda (D2) cella di ritardo vengono moltiplicate dalle diie coppie di moltiplicatori (9, 10, Il e 12) con i coefficienti (ai, a2, bo e bi), eventualmente invertiti di segno, della funzione di trasferimento della cella filtrante reale (FI, FI’, F2, F2\ F3 ed F3’) cui esse appartengono.
8. Equalizzatore secondo una delle rivendicazioni precedenti, caratterizzato dal fatto che la cella filtrante complessa (CF) avente una funzione di trasferimento con almeno un polo ed uno zero immaginari comprende almeno due coppie di celle di ritardo (D4, D5 e D4’, D5’) collegate in serie a due a due, le uscite delle prime celle di ritardo (D4, D4’) di ciascuna coppia essendo collegate ad un moltiplicatore (18, 18’), in cui l’uscita del primo moltiplicatore (18) è sommata all’uscita della seconda cella di ritardo (D5’) della seconda coppia ed aH’ingresso della prima cella di ritardo (D4’) della seconda coppia, mentre l’uscita del secondo moltiplicatore (18’) è sommata all’uscita della seconda cella di ritardo (D5) della prima coppia ed all’ingresso della prima cella di ritardo (D4) della prima coppia.
9. Equalizzatore secondo la rivendicazione precedente, caratterizzato dal fatto che lè uscite delle prime celle di ritardo (D4, D4’) di ciascuna coppia vengono moltiplicate dai moltiplicatori (18, 18’) ad esse collegati con i coefficienti (c, d), di cui uno invertito di segno, della funzione di trasferimento della cella filtrante complessa (CF) cui esse appartengono.
10. Equalizzatore secondo una delle rivendicazioni precedenti, caratterizzato dal fatto che su almeno una delle, linee di trasmissione (5, 5’) è disposta almeno una cella troncatrice (Tl, T2, T3, T3’, T4, T4’) che tronca il segnale in ingresso eliminando i bit meno significativi e gli eventuali bit più significativi in eccesso rispetto ad una risoluzione predeterminata.
11. Equalizzatore secondo la rivendicazione precedente, caratterizzato dal fatto che l’uscita di tale cella troncatrice (Tl, T3, T3’) è collegata ad una cella sommatrice (S2, S4, S4’) che aggiunge al numero in ingresso un uno logico alla destra del bit meno significativo.
12. Equalizzatore secondo la rivendicazione precedente, caratterizzato dal fatto che l’uscita di tale cella sommatrice (S2, S4, S4’) è collegata all’ingresso della prima (Di, D4, D4.’) di una serie di celle di ritardo (DI, D2 e D3, D4 e D5, D4’ e D5’).