DE69838302T2

DE69838302T2 - Gruppenlaufzeitentzerrer

Info

Publication number: DE69838302T2
Application number: DE69838302T
Authority: DE
Inventors: Sergio Bianchi; Richard Schmidmaier
Original assignee: Nokia Solutions and Networks SpA
Current assignee: Nokia Solutions and Networks SpA
Priority date: 1997-12-19
Filing date: 1998-12-02
Publication date: 2008-07-24
Anticipated expiration: 2018-12-03
Also published as: EP1040627A1; NO320639B1; JP2001527329A; EP1040627B1; JP3529355B2; ITMI972824A1; DE69838302D1; WO1999033234A1; NO20003086D0; NO20003086L; IT1296895B1

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft einen Gruppenlaufzeit-Equalizer und insbesondere einen digitalen Equalizer (Entzerrer), welcher verwendet werden kann, um die Gruppenlaufzeit zu kompensieren, die durch Hochfrequenzfilter hervorgerufen wird, die bei Hochleistungs-Funkverbindungen eingesetzt werden.
Es ist bekannt, dass Hochfrequenzkanal-Filter, die auch unter der Bezeichnung Verzweigungsfilter (Branching Filters) bekannt sind, eine Gruppenlaufzeitverzerrung in digitalen Funkverbindungen hervorrufen, welche das gesendete Signal beeinträchtigt. Diese Beeinträchtigung ist besonders erheblich bei Hochleistungs-Funkverbindungen, bei denen eine hohe Spektraleffizienz erforderlich ist, das heißt ein hohes Verhältnis zwischen der Frequenz der gesendeten Bits und dem von dem Signal belegten Band. Jedoch sind gerade digitale Modulationssysteme besonders empfindlich gegenüber der Gruppenlaufzeitverzerrung, so dass sie mit einem Equalizer ausgestattet werden müssen, um diese Verzerrung zu kompensieren.
Stand der Technik
Es sind analoge Gruppenlaufzeit-Equalizer bekannt, die sowohl bei Hochfrequenz arbeiten, über die so genannten selbstentzerrenden Filter, als auch bei Zwischenfrequenz über Lumped-Parameter-Zellen. Diese bekannten Equalizer weisen jedoch sämtliche typischen Nachteile von Analogschaltungen auf, das heißt hohe Kosten, komplexe Fertigung sowie komplizierte Eichung und Eignung, wenn sich die Betriebsbedingungen ändern.
Um diese Nachteile zu überwinden, wurden Gruppenlaufzeit-Equalizer nach der digitalen Technologie implementiert. Ein erster Typ dieser digitalen Equalizer weist mehrere Filter mit endlicher Impulsantwort auf, bekannt unter der Bezeichnung FIR-(Finite Impulse Response) Filter, welche verwendet werden, um im Basisband unmittelbar vor der Modulation des Signals in Hochfrequenz die Gruppenlaufzeit zu kompensieren. Diese Art von digitalen Equalizern hat den Vorteil, dass sie relativ einfach sind, da die Filter am Eingang ein Wort von einigen Bits empfangen. Das Signal am Leistungsverstärkereingang wird jedoch durch eine Gruppenlaufzeitverzerrung beeinflusst, welche durch die besagte vorhergehende Kompensation verursacht wird und das Verhältnis zwischen der Spitzenleistung und der mittleren Leistung des Signals wesentlich verschlechtert. Der Verstärker muss daher mit einer niedrigeren mittleren Leistung betrieben werden, so dass auch die Systemverstärkung der Funkverbindung notwendigerweise verschlechtert wird. Ein zusätzlicher Nachteil dieses Typs eines digitalen Equalizers besteht in der Tatsache, dass er nur Gruppenlaufzeitverzerrungen an symmetrischen Signalen im Frequenzbereich kompensieren kann. Um diese letztgenannten Nachteile zu überwinden, wurde ein zweiter Typ eines digitalen Equalizers konzipiert, der ein FIR-Filter enthält, das verwendet wird, um die Gruppenlaufzeit in der Empfangsphase des Hochfrequenzsignals zu kompensieren. Dieser Equalizer, der durch eine lange Reihe von als Kaskade angeordneten Filterzellen implementiert ist, ist beträchtlich komplexer als der vorhergehende und benötigt eine vergleichsweise lange Zeit, um die gesamte Entzerrung durchzuführen, so dass er Durchlaufverzögerungen verursachen kann, die für den gesamten Empfänger, in welchen derselbe eingefügt wird, nachteilig sind.
Die europäische Patentanmeldung EP-A2-0 524 560 beschreibt ein Verfahren und eine Vorrichtung zum Aktualisieren von Koeffizienten in einem komplexen adaptiven digitalen Equalizer des zweiten Typs. Für die Adaption der Koeffizienten wird der LMS-Algorithmus (Least Mean Square Algorithmus, Algorithmus der kleinsten Fehlerquadrate) angewendet, um die Intersymbolinterferenz im Basisband zu verringern. Der Equalizer wird von einer modularen Filtersektion für sowohl eine Inphasekomponente I als auch eine Quadraturkomponente Q am Ausgang eines Demodulators gebildet. Dabei weist jede Filtersektion M Stufen von klassischen FIR-Filtern mit N Taps (Abgriffen) auf, und jede Stufe (3) weist vier identisch aufgebaute FIR-Filter mit N Taps auf. Jede Stufe von vier FIR-Filtern mit N Taps ist mit einem eigenen Block zum Aktualisieren der 4N Koeffizienten der betreffenden Stufe gekoppelt; die M Aktualisierungsblöcke werden von einem einzigen Fehlersignalgenerator-Block gespeist. Nicht entzerrte Kanaldaten werden quantisiert und durch die Kaskade der M Aktualisierungsblöcke geleitet. Jedes der vier FIR-Filter weist einen einzigen Eingang für Daten auf, entweder reell oder imaginär, einen einzigen Ausgang für die gefilterten Daten und einen Eingang für p Koeffizienten, die von seinem Aktualisierungsblock kommen. Die vier Filter entsprechen den vier Kombinationen der zwei I, Q Komponenten von Daten mit den zwei I, Q aktualisierten Koeffizienten. Der letzten Stufe von FIR-Filtern mit N Taps folgen zwei Addierer mit zwei Eingängen (66, 68), um die vier Ausgangssignale paarweise richtig zu kombinieren und die zwei I, Q Komponenten von entzerrten Daten zu erhalten. Der Effekt solcher Kombinationen in dem Filterprozess ist der, dass versucht wird, Nebensprechstörungen zwischen den I- und Q-Kanälen infolge von Kanalverzerrung und Empfängerbeeinträchtigungen zu kompensieren.
Um die Konvergenzzeit zu verringern, sind M parallele Verarbeitungswege implementiert, um die N Koeffizienten jedes FIR-Filters mit N Taps gleichzeitig zu aktualisieren. Zweifellos beschleunigt der beschriebene digitale Equalizer vom zweiten Typ die Konvergenz, doch seine Vorteile kommen nur zur Geltung, wenn eine Adaption erforderlich ist; andernfalls bleiben die Nachteile dieses zweiten Typs von Equalizern bestehen und werden infolge der langen Kette von FIR-Stufen vergrößert.
Aufgabe der Erfindung
Aufgabe der vorliegenden Erfindung ist es, einen komplexen digitalen Equalizer zu erhalten, der die oben erwähnten Nachteile nicht aufweist, das heißt einen nicht adaptiven Equalizer mit einer vergleichsweise einfacheren Struktur, der in der Lage ist, Signale auf Inphase- und Quadratur-Filterwegen zu kombinieren, um die Entzerrung zu verbessern und die Gruppenlaufzeit in einer annehmbaren Zeit zu kompensieren.
Zusammenfassung der Erfindung
Diese Aufgabe wird durch einen Equalizer gelöst, dessen Hauptmerkmale im ersten Anspruch angegeben sind.
Durch die spezielle Schaltungsstruktur des Equalizers gemäß der vorliegenden Erfindung werden nur Filterzellen implementiert, die eine unendliche Impulsantwort (Infinite Impulse Response, IIR) aufweisen. Die vereinfachte IIR-Filterstruktur kann einfach an die geforderte Verwendung angepasst werden, wobei sie ein minimales Quantisierungsrauschen aufweist, sowie die Fähigkeit, bei hohen Frequenzen zu arbeiten, insbesondere bei der Symbolfrequenz von Hochleistungs-Funkverbindungen.
Unsere Erfindung wird nun für einen Moment außer Betracht gelassen; in der Technik ist bekannt, dass ein IIR-Filter mit einer Ordnung N, die niedriger als ein entsprechendes FIR ist, verwendet wird, um eine gewünschte Maske zu approximieren. Die folgende grundlegende Arbeit enthält gültige Lehren auf dem Gebiet digitaler Filter: "DIGITAL PROCESSING OF SIGNALS – theory and practice", Autor Maurice Bellanger, veröffentlicht von JOHN WILEY & SONS Ltd., Copyright^© 1984, Übersetzung des Werkes desselben Autors mit dem Titel: "Traitement Numérique du signal – Théorie et Pratique". In Abschnitt 7.10 dieses Buches wird ein Vergleich zwischen IIR- und FIR-Filtern angestellt.
Das reine Ersetzen von FIR- durch IIR-Filter ist ein Vorgang, welcher bei einem digitalen Equalizer vom I/Q-Typ nicht vollständig angebracht ist. Der Grund ist, dass es das Problem der Verbesserung der Entzerrung offen lässt. Ferner existiert in der Technik kein Hinweis darauf, wie ein solches Ersetzen bei dieser Art von Equalizern durchzuführen ist, insbesondere was die verschiedenen Filterungskombinationen an I- und Q-Datenkomponenten betrifft. Der digitale Equalizer gemäß unserer Erfindung löst dieses Problem durch die Kombination, die durch die drei in Anspruch 1 aufgeführten Filtersektionen eingestellt ist, und insbesondere durch den Beitrag der dritten Filtersektion.
Ein weiterer Vorteil des Equalizers gemäß der vorliegenden Erfindung ergibt sich aus der speziellen inneren Struktur biquadratischer Filter. Die Struktur der besagten Filter ist der in der Technik unter der Bezeichnung "Direktform II" bekannten Struktur ähnlich, von welcher sie sich durch die Tatsache unterscheidet, dass sie drei anstelle von zwei Verzögerungszellen aufweist. Die Hinzufügung der dritten Verzögerungszelle ermöglicht es, obwohl sie den direkten Ausgang des Filters verzögert, die Menge an Berechnungen zu verringern, die in einer einzelnen Taktperiode des Prozessors auszuführen sind, der das eigentliche Filter bildet, woraus Vorteile hinsichtlich der Zuverlässigkeit und der Genauigkeit des Equalizers resultieren. Mit diesem Typ einer Struktur ist es außerdem möglich, ein Filter zu implementieren, das nicht notwendigerweise ein Allpassfilter ist, jedoch in der Lage ist, möglicherweise auch die Amplitudenantwort des zu entzerrenden Signals zu modifizieren.
Einen zusätzlichen Vorteil des Equalizers gemäß der vorliegenden Erfindung bietet die spezielle Implementierung von Festpunktzahlen-Signalen. Um mögliche Abrundungen zu vermeiden, welche die Verarbeitung verzögern, verwendet der vorliegende Equalizer Addierzellen, welche die Zahlen am Eingang umwandeln, indem sie zu denselben eine logische Eins rechts von dem niederwertigen Bit hinzufügen. Obwohl diese Maßnahme erfordert, dass Zahlen mit einem zusätzlichen Bit dargestellt werden, ist ihre Implementierung in einer elektronischen Schaltung mit einer vernachlässigbaren Erhöhung der Komplexität verbunden, in Anbetracht dessen, dass dieses besagte zusätzliche Bit ein festes Bit ist. Zahlen, die mit diesem System dargestellt sind, haben jedoch den Vorteil, dass sie symmetrisch bezüglich null sind, da sie eine gleiche Anzahl von positiven und negativen Pegeln aufweisen. Der Vorgang der Vorzeichenumkehr wird daher vereinfacht, für welchen es ausreichend ist, sämtliche Bits zu invertieren und das eine in der niederwertigen Position beizubehalten, wobei auch alle Überlaufrisiken vermieden werden, die sich aus der Tatsache ergeben, dass bei der Darstellung als Zweierkomplement keine positive Zahl vorhanden ist, welche der negativen Zahl mit dem maximalen Betrag entspricht. Dieses System einer numerischen Darstellung behält die Vorteile eines Abrundens bei, erleichtert jedoch die Implementierung einer schnellen elektronischen Schaltung.
Ein zusätzlicher Vorteil des Equalizers gemäß der vorliegenden Erfindung ist durch die Tatsache gegeben, dass keine Sättigung innerhalb desselben erfolgt, sondern unmittelbar vor dem Ausgang. Dies wird durch die Tatsache ermöglicht, dass während der Signalverarbeitung zwei zusätzliche dynamische Bits verwendet werden, mit gleichzeitiger Begrenzung des Eingangssignalpegels entsprechend den Koeffizienten der Transferfunktion des Equalizers selbst.
Die Merkmale der vorliegenden Erfindung, welche nach Ansicht der Autoren neu sind, sind in den beigefügten Ansprüchen dargelegt.
Kurzbeschreibung der Zeichnungen
Die Erfindung wird zusammen mit weiteren Aufgaben und Vorteilen derselben anhand der nachfolgenden Beschreibung verständlich, die in Verbindung mit den beigefügten Zeichnungen gegeben wird, wobei:
1 ein Blockschaltbild eines Empfängers ist, der einen Equalizer gemäß der vorliegenden Erfindung enthält;
2 ein Blockschaltbild einer biquadratischen Filterzelle des Equalizers von 1 ist; und
3 ein Blockschaltbild der komplexen Filterzelle des Equalizers von 1 ist.
Es wird auf 1 Bezug genommen; sie zeigt, dass in einem Empfänger von Hochfrequenzsignalen, zum Beispiel 11 GHz, ein Signal auf die bekannte Weise über eine Antenne 1 aufgenommen wird. Das Signal wird von wenigstens einem Kanal-Analogfilter AF gefiltert, welches das Band des empfangenen Signals begrenzt, indem es alle unerwünschten Frequenzen herausfiltert, zum Beispiel die dem gewünschten Band benachbarten Frequenzbänder, aber in dem Signal selbst eine Gruppenlaufzeitverzerrung hervorruft, die jedoch minimal ist. Das gefilterte Signal wird von einem lokalen Oszillator O1 in eine Zwischenfrequenz umgesetzt, zum Beispiel von 70 MHz. Das besagte verzerrte Signal (das heißt das von der Antenne 1 aufgenommene Signal, das nach der Einwirkung des Filters AF eine Gruppenlaufzeitverzerrung erfahren hat) wird von zwei parallelgeschalteten Multipliziergliedern 4 und 4' abgenommen und im Basisband durch Oszillatoren O2 und O2' demoduliert. Das Referenzsignal der Oszillatoren O2 und O2' ist um 90° phasenverschoben, so dass auch die Signale im Basisband am Ausgang der Multiplizierglieder 4 und 4' um 90° phasenverschoben sind. Mit dieser Maßnahme werden auf die bekannte Weise zwei Kanäle in Quadratur erzeugt, die auch unter dem Namen "I-Kanal" und "Q-Kanal" bekannt sind. Die auf diesen Kanälen übertragenen Signale werden von einem Paar von Analog-Digital-Wandlern AD und AD' in eine digitale Form umgewandelt und zu zwei Übertragungsleitungen 5 und 5' gesendet, die zu dem Equalizer gemäß der vorliegenden Erfindung 6 gehören (mit einer gestrichelten Linie dargestellt).
Auf jeder der Übertragungsleitungen 5 und 5' sind eine oder mehrere Filterzellen auf geeignete Weise in Reihe geschaltet, die eine Transferfunktion mit mindestens zwei Polen und zwei reellen oder konjugiert komplexen Nullstellen aufweisen.
Insbesondere sind bei der vorliegenden Ausführungsform der Erfindung sechs biquadratische Filterzellen F1, F1', F2, F2', F3 und F3' vorhanden, die in Reihe geschaltet sind, drei für jede Übertragungsleitung, deren Funktionsweise weiter unten ausführlicher beschrieben wird.
Der Ausgang der letzten Filterzellen F3 und F3', die in der jeweiligen Übertragungsleitung 5 bzw. 5' angebracht sind, ist mit dem Eingang einer komplexen Filterzelle CF verbunden, die eine Transferfunktion mit einem imaginären Pol und einer Nullstelle aufweist. Die besagte komplexe Filterzelle weist auf die bekannte Weise zwei Eingänge und zwei Ausgänge auf, die dem Realteil bzw. dem Imaginärteil des zu entzerrenden Signals entsprechen.
Die zwei Ausgänge der komplexen Filterzelle CF sind vorzugsweise mit zwei Sättigungszellen SC und SC' verbunden, die dazu dienen, die Auflösung der Signale, die aus dem Equalizer über die Leitungen 5 und 5' kommen, an die verschiedenen Elemente (in der Abbildung nicht dargestellt) des Empfängers anzupassen, insbesondere mit 1.9 Bits.
Es wird nun auf 2 Bezug genommen; sie zeigt, dass jede der Filterzellen F1, F1', F2, F2', F3 und F3' am Eingang ein digitales Signal von einer der zwei Übertragungsleitungen 5 und 5' empfängt, insbesondere mit 12 Bits. In der Abbildung ist die Auflösung des besagten Signals durch die verschiedenen Übertragungsleitungen in einer Schreibweise als Zweierkomplement vom Typ m.n angegeben, wobei m die Anzahl der Ziffern links vom Punkt und n die Anzahl der Ziffern rechts vom Punkt angibt. Die Auflösung ist daher gleich m + n Bits, wobei das Gewicht des höherwertigen Bits 2^m-1 ist, während das des niederwertigen Bits 2^–n ist. Als Verallgemeinerung können die Werte m und n auch negativ sein, um Intervalle nur von ganzen Zahlen oder nur von Dezimalzahlen anzugeben. Zum Beispiel enthält eine Zahl mit einer Auflösung von 4.3 Bits alle ganzzahligen Vielfachen von 0,125, die zwischen 7,875 und –8 liegen.
Die Zahl mit 3.9 Bits, das heißt 12 Bits, die auf der Leitung am Eingang empfangen wird, wird von einer ersten Addiererzelle S1 verarbeitet, welche diese Zahl zu einer logischen Eins rechts von dem niederwertigen Bit addiert, auf eine solche Weise, dass die Zahl am Ausgang aus 3.10 Bits besteht. Diese Zahl wird von einem Addierer 7 zu einer anderen Zahl, die über eine Rückführungsleitung 8 übertragen wird, auf 5.15 Bits addiert. Der Ausgang dieses Addierers 7 ist mit einer ersten, die Summe beschneidenden Beschneidungszelle T1 verbunden, welche die niederwertigen Bits und die eventuellen höherwertigen Bits entfernt, die im Vergleich zu der Auflösung von 3.9 Bits überschüssig sind. Der Ausgang der Zelle T1 ist mit einer zweiten Addierzelle S2 in Reihe geschaltet, welche die Zahl mit 3.9 Bits am Eingang in eine Zahl mit 3.10 Bits am Ausgang umwandelt, indem sie eine logische Eins rechts von dem niederwertigen Bit hinzufügt, wie es in Zelle S1 geschieht. Die Zelle S2 ist zu drei Verzögerungszellen D1, D2 und D3 in Reihe geschaltet, von denen jede das Signal am Eingang um Ts/2 verzögert, wobei Ts/2 die Abtastperiode der Wandler AD und AD' ist. Der Ausgang der ersten Verzögerungszelle D1 ist, außer mit der zweiten Verzögerungszelle D2, auch mit zwei Multipliziergliedern 9 und 10 verbunden, welche die von der Verzögerungszelle D1 kommende Zahl mit zwei Zahlen multiplizieren, die zum Beispiel aus einem Paar von Registern R1 und R1' entnommen werden. Insbesondere enthalten die Register R1 und R1' eine Zahl mit 1.5 bzw. 2.4 Bits. Auch der Ausgang der zweiten Verzögerungszelle D2 ist, außer mit der dritten Verzögerungszelle D3, mit zwei Multipliziergliedern 11 und 12 verbunden, welche die von der Verzögerungszelle D2 kommende Zahl mit zwei Zahlen multiplizieren, die zum Beispiel aus einem Paar von Registern R2 und R2' entnommen werden. Insbesondere enthalten die Register R2 und R2' eine Zahl mit 2.4 bzw. 1.5 Bits.
Die von den Multipliziergliedern 9 und 11 kommenden Produkte werden von einem Addierer 13 addiert, und das Ergebnis am Ausgang wird von einem weiteren Addierer 14 zu der Zahl addiert, die von der dritten Verzögerungszelle D3 kommt. Der von dem Addierer 14 kommende Wert mit 5.15 Bits wird zum Ausgang der Filterzelle geführt, nachdem durch eine weitere Beschneidungszelle T2 eine Beschneidung zu einer Zahl mit 3.9 Bits erfolgt ist. Die von den Multipliziergliedern 10 und 12 kommenden Produkte werden dagegen von einem Addierer 15 addiert, und das Ergebnis am Ausgang wird über die Leitung 8 zum Addierer 7 übertragen.
Die Gesamtheit der Verzögerungszellen D1, D2 und D3, die untereinander verbunden sind und mit zwei Paaren von Multipliziergliedern 9, 10, 11 und 12 über zwei Leitungen verbunden sind, von denen eine eine Rückführungsleitung ist, bildet wie gefordert ein biquadratisches Filter, das eine Transferfunktion des Typs H(z) = (b₀ + b₁z^–1 + z^–2)/(1 + a₁z^–1 + a₂z^–2) aufweist, wobei die Koeffizienten b₀ und b₁ den Zahlen am Eingang der Multiplizierglieder 9 bzw. 11 entsprechen, die insbesondere in den Registern R1 und R2 enthalten sind, während die Koeffizienten a₁ und a₂ den Zahlen am Eingang der Multiplizierglieder 10 bzw. 12 entsprechen, die insbesondere in den Registern R1' und R2' enthalten sind, mit umgekehrtem Vorzeichen.
Die Pole des biquadratischen Filters können auf die bekannte Weise über die Formel p_1,2 = –a₁/2 ± (a₁ ²/4 – a₂)^1/2 berechnet werden, so dass, falls a₁ ² > 4a₂ ist, zwei getrennte reelle Pole erhalten werden, falls a₁ ² = 4a₂ ist, zwei zusammenfallende reelle Pole erhalten werden, und falls a₁ ² < 4a₂ ist, zwei konjugiert komplexe Pole erhalten werden. Ebenso können die Nullstellen des biquadratischen Filters auf die bekannte Weise über die Formel z_1,2 = (–b₁ ± (b₁ ² – 4b₀)^1/2)/2b₀ berechnet werden; daher werden, falls b₁ ² > 4b₀ ist, zwei getrennte reelle Nullstellen erhalten, falls b₁ ² = 4b₀ ist, werden zwei zusammenfallende reelle Nullstellen erhalten, und falls b₁ ² < 4b₀ ist, werden zwei konjugiert komplexe Nullstellen erhalten. Die Stabilitätsbedingung für diesen Filtertyp ist durch die folgenden Beziehungen gegeben: |a₁| < 1 + a₂ und |a₂| < 1. Schließlich müssen, wenn ein Allpassfilter gewünscht wird, auch die folgenden Bedingungen erfüllt sein: a₁ = b₁ und a₂ = b₀.
Es wird auf 3 Bezug genommen; sie zeigt, dass die komplexe Filterzelle CF zwei spiegelbildlich angeordnete Reihen von elektronischen Geräten aufweist, die entlang der Übertragungsleitungen 5 und 5' angeordnet sind. Insbesondere ist am Eingang an den besagten Leitungen ein Paar von Addierzellen S3 und S3' vorhanden, welche die Zahlen mit 3.9 Bits in Zahlen mit 3.10 Bits am Ausgang umwandeln, indem sie eine logische Eins rechts von dem niederwertigen Bit hinzufügen, wie es in den Zellen S1 und S2 der biquadratischen Filterzellen F1, F1', F2, F2', F3 und F3' geschieht.
Das Paar von Zahlen, die von den Zellen S3 und S3' kommen, wird von einem Paar von Addierern 16, 16' zu einem anderen Paar von Zahlen addiert, die über zwei Rückführungsleitungen mit 4.15 Bits 17, 17' übertragen werden. Die Ausgänge der besagten Addierer 16, 16' sind mit einem Paar von Beschneidungszellen T3, T3' verbunden, welche die Summen beschneiden, indem sie die niederwertigen Bits und die eventuellen höherwertigen Bits entfernen, die im Vergleich zu der Auflösung von 3.9 Bits überschüssig sind. Die Ausgänge der Zellen T3, T3' sind mit einem zweiten Paar von Addierzellen S4 und S4' verbunden, welche die Zahl mit 3.9 Bits am Eingang in eine Zahl mit 3.10 Bits am Ausgang umwandeln, indem sie eine logische Eins rechts von dem niederwertigen Bit hinzufügen, wie es in den Zellen S3, S3' geschieht.
Jede der Zellen S4 und S4' ist mit einem Paar von Verzögerungszellen D4, D5 bzw. D4', D5' in Reihe geschaltet, von denen jede das Signal am Eingang um Ts/2 verzögert, wobei Ts/2 die Abtastperiode der Wandler AD und AD' ist. Die Ausgänge der ersten Verzögerungszellen D4, D4' sind, außer mit den zweiten Verzögerungszellen D5, D5', auch mit zwei Multipliziergliedern 18, 18' verbunden, welche die von der mit einem von ihnen verbundenen Verzögerungszelle D4 oder D4' kommende Zahl mit einer Zahl multiplizieren, die zum Beispiel aus einem Paar von Registern R3 und R3' entnommen wird. Insbesondere enthalten die Register R3 und R3' jeweils eine Zahl mit 1.5 Bits.
Die Produkte am Ausgang der Multiplizierglieder 18 und 18' werden von einem Paar von Addierern 19, 19' zu den Zahlen addiert, die von dem zweiten Paar von Verzögerungszellen D5, D5' kommen. Insbesondere wird das von dem Multiplizierglied 18 kommende Produkt von dem Addierer 19' zu der von der Verzögerungszelle D5' kommenden Zahl addiert, und umgekehrt, so dass sich die Leitungen 5 und 5' überkreuzen. Die von den Addierern 19, 19' kommenden Werte mit 4.15 Bits werden zum Ausgang der Filterzelle CF geführt, nachdem sie von einem weiteren Paar von Beschneidungszellen T4, T4' zu einer Zahl mit 3.9 Bits beschnitten wurden. Um die Struktur der Filterzelle CF zu vervollständigen, sind die Ausgänge der Multiplizierglieder 18 und 18' über die Rückführungsleitungen 17, 17' mit Addierern 16, 16' verbunden. Auch in diesem Falle werden die Leitungen 5, 5' überkreuzt, da das Multiplizierglied 18 über die Rückführungsleitung 17' mit dem Addierer 16' verbunden ist, und umgekehrt.
Die Gesamtheit der zwei Paare von Verzögerungszellen D4, D4', D5 und D5', von denen jeweils zwei in Reihe geschaltet sind und bei welchen die Ausgänge der ersten Verzögerungszellen D4, D4' jedes Paares mit einem Paar von Multipliziergliedern 18, 18' verbunden sind, deren Ausgänge ihrerseits mit zwei Paaren von Addierern 16, 16', 19 und 19' verbunden sind, die stromaufwärts bzw. stromabwärts der besagten Verzögerungszellen D4, D4', D5 und D5' angeordnet sind, bildet wie gefordert ein komplexes Filter CF, das eine Transferfunktion des Typs H(z) = (–jd + z^–1)/(1 + jcz^–1) aufweist, wobei der Koeffizient c der Zahl am Eingang des Multiplizierglieds 18' entspricht, die insbesondere im Register R3' enthalten ist, während der Koeffizient d der Zahl am Eingang des Multiplizierglieds 18 entspricht, die insbesondere im Register R3 enthalten ist, mit umgekehrtem Vorzeichen.
Der Pol des komplexen Filters CF ist gleich –jc, während die Nullstelle gleich –j/d ist. Die Stabilitätsbedingung für diesen Filtertyp ist durch die Beziehung |c| < 1 gegeben. Wenn ein Allpassfilter gefordert wird, muss auch die Bedingung c = d erfüllt sein.
Für die Implementierung des Equalizers gemäß der vorliegenden Erfindung kann eine dedizierte integrierte Schaltung verwendet werden, die vorzugsweise ein oder mehrere elektronische Geräte enthält, die geeignet sind, die Funktionsweise und/oder Genauigkeit des Equalizers selbst zu verbessern, wie zum Beispiel einen digitalen Detektor zur automatischen Steuerung der Verstärkung und ein Empfangs-FIR-Filter. Insbesondere kann die von der Anmelderin implementierte integrierte Schaltung über eine entsprechende Schnittstelle geplant werden, und in der vorliegenden Ausführungsform enthält sie ungefähr 70000 logische Ports, kann mit einer maximalen Frequenz von 80 MHz betrieben werden und nimmt bei der Bemessungsfrequenz von 50 MHz 1,7 W auf.
Obwohl eine spezielle Ausführungsform der vorliegenden Erfindung dargestellt und beschrieben wurde, ist die vorliegende Erfindung selbstverständlich nicht darauf beschränkt, da von Fachleuten andere Ausführungsformen realisiert werden können, ohne ihren Rahmen zu verlassen. Es ist daher beabsichtigt, dass die vorliegende Erfindung alle derartigen Ausführungsformen beinhaltet, die durch die folgenden Ansprüche erfasst werden.

Claims

Digitaler Gruppenlaufzeit-Equalizer (6), der zwei Eingänge zum Empfangen einer Inphasekomponente und einer Quadraturkomponente des zu entzerrenden Signals aufweist, dadurch gekennzeichnet, dass er besteht aus: • zwei identischen Filtersektionen (F1, F2, F3; F1', F2', F3'), die von den besagten Eingängen ausgehen, zum Filtern der Inphasekomponente und der Quadraturkomponente der zu entzerrenden Daten, wobei jede Sektion eine oder mehrere in Kaskade geschaltete biquadratische Zellen mit unendlicher Impulsantwort IIR (Infinite Impulse Response) (E1, F2, F3; F1', F2', F3') aufweist, wobei jede biquadratische IIR-Zelle eine Transferfunktion aufweist, die zwei reelle oder konjugiert komplexe Pole und zwei reelle oder konjugiert komplexe Nullstellen aufweist; • einer dritten IIR-Filtersektion (CF), die zwei Eingänge zum Empfangen der mit IIR-Filtern gefilterten Inphasekomponente und Quadraturkomponente und zwei Ausgänge (5, 5') zum Ausgeben von zwei entzerrten Inphase- und Quadratur-Datenkomponenten aufweist, • wenigstens zwei Paaren von Verzögerungszellen (D4, D5; D4', D5'), von denen jeweils zwei innerhalb der dritten IIR-Filtersektion (CF) entlang von zwei Wegen zwischen Eingängen und Ausgängen der Sektion (CF) in Reihe geschaltet sind; • einem ersten Multiplizierglied (18) zum Multiplizieren eines Signals, das von dem Mittelpunkt der Reihenschaltung eines ersten Paares von Verzögerungszellen (D4, D5) empfangen wurde, mit einem ersten Koeffizienten (R3) der Transferfunktion der dritten IIR-Filtersektion (CF) und Ausgeben eines ersten Produktsignals; • ersten Addiermitteln (19') zum Addieren des ersten Produktsignals zum Ausgang der zweiten Verzögerungszelle (D5') des zweiten Paares von Verzögerungszellen (D4', D5') und zweiten Addiermitteln (16') zum Addieren des ersten Produktsignals zum Eingang der ersten Verzögerungszelle (D4') des besagten zweiten Paares von Verzögerungszellen (D4', D5'); • einem zweiten Multiplizierglied (18') zum Multiplizieren eines Signals, das von dem Mittelpunkt der Reihenschaltung eines zweiten Paares von Verzögerungszellen (D4', D5') empfangen wurde, mit einem zweiten Koeffizienten (R3'), mit umgekehrtem Vorzeichen, derselben Transferfunktion und Ausgeben eines zweiten Produktsignals; • dritten Addiermitteln (19) zum Addieren des zweiten Produktsignals zum Ausgang der zweiten Verzögerungszelle (D5) des ersten Paares von Verzögerungszellen (D4, D5) und vierten Addiermitteln (16) zum Addieren des zweiten Produktsignals zum Eingang der ersten Verzögerungszelle (D4) des ersten Paares von Verzögerungszellen (D4, D5).
Equalizer nach Anspruch 1, dadurch gekennzeichnet, dass die dritte IIR-Filtersektion (CF) eine Transferfunktion mit wenigstens einem imaginären Pol und einer imaginären Nullstelle aufweist.
Equalizer nach Anspruch 2, dadurch gekennzeichnet, dass die dritte IIR-Filtersektion (CF) vom Typ eines Allpassfilters ist.
Equalizer nach Anspruch 1, dadurch gekennzeichnet, dass wenigstens eine biquadratische IIR-Zelle pro Filtersektion (F1, F2, F3; F1', F2', F3') vom Typ eines Allpassfilters ist.
Equalizer nach Anspruch 1 oder 4, dadurch gekennzeichnet, dass eine biquadratische Zelle (E1, F1', F2, F2', F3, F3') aufweist: • wenigstens drei Verzögerungszellen (D1, D2, D3), die entlang eines Weges zwischen Eingang und Ausgang der Zelle in Reihe geschaltet sind, zum Verzögern der durchlaufenden Daten um eine Abtastperiode für jede Verzögerungszelle; • ein erstes Multiplizierglied (9) zum Multiplizieren eines Signals, das von dem Mittelpunkt der Reihenschaltung einer ersten (D1) und einer zweiten (D2) Verzögerungszelle empfangen wurde, mit einem ersten Koeffizienten (R1) der Transferfunktion der biquadratischen Zelle und Ausgeben eines ersten Produktsignals; • ein zweites Multiplizierglied (10) zum Multiplizieren eines Signals, das von dem zuvor genannten Mittelpunkt empfangen wurde, mit einem zweiten Koeffizienten (R1'), mit umgekehrtem Vorzeichen, derselben Transferfunktion und Ausgeben eines zweiten Produktsignals; • ein drittes Multiplizierglied (11) zum Multiplizieren eines Signals, das von dem Mittelpunkt der Reihenschaltung der zweiten (D2) und der dritten (D3) Verzögerungszelle empfangen wurde, mit einem dritten Koeffizienten (R2) der Transferfunktion der biquadratischen Zelle und Ausgeben eines dritten Produktsignals; • ein viertes Multiplizierglied (12) zum Multiplizieren eines Signals, das von dem zuvor genannten Mittelpunkt empfangen wurde, mit einem vierten Koeffizienten (R2'), mit umgekehrtem Vorzeichen, derselben Transferfunktion und Ausgeben eines vierten Produktsignals; • erste Addiermittel (13, 14) zum Addieren des ersten und dritten Produktsignals zum Ausgang der dritten Verzögerungszelle (D3); und • zweite Addiermittel (15, 7) zum Addieren des zweiten und vierten Produktsignals zum Eingang der ersten Verzögerungszelle (D1).
Equalizer nach Anspruch 5, dadurch gekennzeichnet, dass eine erste Beschneidungszelle (T1) der ersten Verzögerungszelle (D1) vorangeht und eine zweite Beschneidungszelle (T2) am Ausgang der biquadratischen Filterzelle (F1, F1', F2, F2', F3, F3') angeordnet ist, wobei die zwei Beschneidungszellen (T1, T2) das Signal am Eingang beschneiden, indem sie die niederwertigen Bits und die eventuellen höherwertigen Bits entfernen, die im Vergleich zu einer vorgegebenen Auflösung überschüssig sind.
Equalizer nach Anspruch 6, dadurch gekennzeichnet, dass eine erste Addierzelle (S1) dem Eingang der biquadratischen Filterzelle (F1, F1', F2, F2', F3, F3') vorangeht und eine zweite Addierzelle (S2) dem Ausgang der ersten Beschneidungszelle (T1) folgt, wobei die zwei Addierzellen (S1, S2) zu der Zahl am Eingang eine logische Eins rechts von dem niederwertigen Bit hinzufügen.
Equalizer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass ein erstes Paar von Beschneidungszellen (T3, T3') den zwei ersten Verzögerungszellen (D4, D4') vorangeht und ein zweites Paar von Beschneidungszellen (T4, T4') an den zwei Ausgängen der dritten IIR-Filtersektion (CF) angeordnet ist, wobei die Beschneidungszellen (T1, T2) das Signal am Eingang beschneiden, indem sie die niederwertigen Bits und die eventuellen höherwertigen Bits entfernen, die im Vergleich zu einer vorgegebenen Auflösung überschüssig sind.
Equalizer nach Anspruch 8, dadurch gekennzeichnet, dass ein erstes Paar von Addierzellen (S3, S3') den zwei Eingängen der Filtersektion (CF) vorangeht, während ein zweites Paar von Addierzellen (S4, S4') dem ersten Paar von Beschneidungszellen (T3, T3') folgt, wobei die vier Addierzellen (S3, S3', S4, S4') zu der Zahl am Eingang eine logische Eins rechts von dem niederwertigen Bit hinzufügen.
Equalizer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass jeder der zwei Ausgänge der dritten IIR-Filtersektion (CF) mit einer Zelle (SC, SC') verbunden ist, die das durch die besagte Filtersektion empfangene Signal sättigt.