KR100227173B1 - 비트 직렬 디지탈 압축기 - Google Patents

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제임스 씨. 베이커
존 피. 올리버
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비센트 비.인그라시아
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Abstract

비트 직렬 압축기(106)는 입력 직렬 데이타를 수신하여 부분 연산자들 발생하는 전치 제산기 회로(208)를 구비한다. 제산기 회로(210)는 분모로 부분 연산자를 제산하여 전치 제산기 회로(208)로 피드백되는 부분 잉여값을 발생한다. 제산기 회로(210)는 또한 절대값 회로(216)로 보내지고 다음에 비트 직렬 필터(218)로 부내지는 직렬 데이타를 발생한다. 비트 직렬 필터(218)는 직렬 데이타로부터 평균 신호를 생성한다. 비교기 회로(224)는 평균 신호와 임계 신호를 비교하여 다음 분할 주기의 분모로서 사용하기 위해 평균 신호 혹은 임계 신호중 더 큰 신호를 발생한다. 제산기 회로는 분할 주기의 시작에서의 부분 잉여값 연산의 캐리아웃 비트와 연산자의 부호 비트로부터 오버플로우를 검출하는 오버플로우 제어 회로를 포함한다. 만약 오버플로우가 검출된다면, 출력은 연산자가 포지티브인지 네거티브인지에 따라서 취해진다.

Description

비트 직렬 디지탈 압축기
본 발명은 일반적으로 디지탈 신호 처리에 관한 것이며, 특히 비트 직렬(bit-serial) 디지탈 신호 처리 회로를 위한 압축기에 관한 것이다.
비트 직렬 구조를 사용하여 디지탈 필터를 구성하면, 등가의 병렬 필터 설계와 비교하여 집적회로의 게이트 수, 실리콘 영역, 및 전류 소모를 감소시킬 수 있다.
비트 직렬 필터들은 비트 직렬 가산기들, 비트 직렬 스케일러들(scalers), 및 비트 직렬 지연 회로들인 세개의 기본 구조 블럭들을 사용한다. 비트 직렬 가산기는 두개의 1비트 입력들 및 한개의 1비트 출력을 갖는 한개의 전 가산기만을 구비한다. 24 비트 병렬 가산기의 다이내믹 레인지(dynamic range)와 등가의 다이내믹 레인지를 이루기 위해, 비트 직렬 가산기의 클럭 속도는 병렬 가산기에 비해 24 계수만큼 증가된다. 일반적으로,fbit= B*fsample이며, 여기서 fbit는 비트 직렬 가산기 클럭 속도이고, B는 한 워드 단위의 비트수이며, fsample은 디지탈 워드 셈플링 레이트(rate)이다. 최하위 비트(LSB)로부터 최상위 비트(MSB)로의, 한 워드 단위에서의 각각의 비트는 직렬 버스상에 일 비트 시간, 즉 1/fbit마다 직렬 버스상에 나타난다. 비트 직렬 스케일링은 비트 리피터(repeater) 블럭을 사용하고 MSB를 부호 확장하여 한 워드내의 비트들을 N비트만큼 워드 단위내의 비트들을 오른쪽으로 시프팅(shifting)시키는 것에 의해 이루어지므로, 2-N만큼 승산된 결과가 된다. 입력 워드의 비트 시프팅된 버젼(version)들을 합산하면 워드가 선택된 계수만큼 승산된다. 비트 직렬 지연 회로들은 플립플롭들을 사용하여 소정의 수의 비트 시간 수마다 한 비트를 유지하는(hold) 시프트 레지스터를 사용하여 실현된다.
비트 직렬 설계들은 또한 제어기를 필요로 한다. 비트 직렬 제어기는 시프트 레지스터를 통해 순차적으로 순환하는 일 비트 시간에 1 신호를 발생시키는 시프트 레지스터로 간주될 수 있다. 시프트 레지스터의 길이는 한 워드 단위의 비트수 B와 동일하다. 비트 직렬 제어기로부터의 신호들은 한 워드의 제1 비트인 LSB가 특정한 가산기 블럭으로의 입력에 나타나는 클럭 주기와 일치하도록 가산기 블럭들로 루트되어야 한다. 비트 직렬 제어기로부터의 신호들은 또한 각각의 특정한 비트 리피터 블럭의 스케일링 계수를 지정하도록 비트 리피터 블럭들로 루트된다. 비트 직렬 구조는 디지탈 필터들과 다른 디지탈 신호 처리 소자들이 병렬 구조의 디지탈 필터들과 비교하여 감소된 게이트 수, 실리콘 영역, 및 전류 소모를 갖도록 한다. 상기의 감소된 게이트 수에 대한 교환조건은 고속 클럭 속도이다.
그러나, 비트 직렬 제어기 및 상기 세개의 기본 비트 직렬 구조 블럭들은 결합이 불가능하여 비트 직렬 압축기를 실현하지 못한다. 송신기에서 압축하고 수신기에서 신장하는 기술은 아날로그 신호의 다이내믹 범위를 증가시키고 동시에 통신채널에서의 잡음에 더 잘 견딜 수 있는 신호의 품질을 향상시키는 널리 사용되는 기술이다. 압신(companding)은 모든 아날로그 셀룰러 전화 시스템들 및 다수의 다른 아날로그 통신 시스템들에 사용된다. 그러므로, 아날로그 통신 환경에서 게이트 수, 실리콘 영역, 및 전류 소모가 감소된 비트 직렬 구조의 장점들을 얻기 위해서 비트 직렬 디지탈 압축기가 필요하다.
본 발명은 연산자로부터 부분 연산자를 발생하기 위한 비트 직렬 전치 제산기 회로(208), 비트 직렬 전치 제산기 회로에 연결되며, 분모에 의해 부분 연산자를 제산하여 몫(quotient)을 발생하기 위한 제산기 회로(210), 제산기 회로(210)에 연결된 비트 직렬 절대값 회로(216), 비트 직렬 절대값 회로에 연결되며, 평균 신호를 발생하기 위한 비트 직렬 필터(218), 및 비트 직렬 필터(218)에 연결되며, 상기 평균신호와 임계 신호(L2)를 비교하여 상기 평균 신호와 상기 임계 신호(L2)중 더 큰 신호에 등가인 다음의 분모를 발생하기 위한 비교 회로(224)를 포함하는 비트 직렬 디지탈 압축기를 제공하여 게이트 수, 실리콘 영역, 및 전류 소모가 감소되는 비트 직렬 구조의 장점들을 얻을 수 있다.
도1은 무선 전화를 도시한 블럭도.
도2는 비트 직렬 압축기를 도시한 블럭도.
도3은 비트 직렬 압축기의 전치 제산기(pre-divider) 회로를 도시한 블럭도.
도4는 도3에 따른 전치 제산기의 로드(load) 회로를 도시한 회로도.
도5는 도4에 따른 전치 제산기의 플립플롭 회로를 도시한 회로도.
도6은 비트 직렬 압축기의 제산 회로를 도시한 블럭도.
도7은 최상위 비트(MSB) 1-최하위 비트(LSB) 1 변환을 도시한 블럭도.
도8은 절대값 회로를 도시한 블럭도.
도9는 감소된 복소 1차 저역파 디지탈 필터의 신호 흐름도.
도10은 비트 직렬 압축기의 비교기 회로를 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
206 : MSB/LSB 변환기 208 : 전치 제산기
210 : 제산기 216 : 절대값 회로
218 : 필터 220 : 시프트 레지스터
224 : 비교기 290 : 비트 직렬 제어기
비트 직렬 디지탈 압축기는 비트 직렬 제산기, 비트 직렬 절대값 회로, 및 비트 직렬 필터를 사용하여 실현된다. 진보된 이동 전화 시스템(Advanced Mobile Phone System : AMPS)에서 상기의 비트 직렬 압축기를 사용하여 압신을 이용한 휴대용 무선 전화 혹은 다른 통신 디바이스는 병렬 압축기들에 비해 갑소된 게이트 수, 실리콘 영역, 및 전류 소모를 가져온다. 전류 소모가 중요한 문제인 휴대용 배터리로 동작하는 디바이스들 및 다른 환경들에서 감소된 전류 소모는 특별한 장점이다.
도1은 송신기(102)를 포함하는 무선 전화와 같은 통신 디바이스(100)을 도시한다. 도시된 디바이스는 송신기와 수신기를 구비하지만, 비트 직렬 압축기는 압축기를 요구하는 임의의 디바이스에 사용될 수 있다. 그러므로 비트 직렬 압축기는 MODEM들(변조기/복조기들), 양방향 무선기들, 랜드 라인(land-line) 전화들, 무선 주파수 송신기들, 혹은 이와 유사 기기들에 사용된다. 따라서, 다음에서 디바이스는 상기의 기기들 및 이들의 등가 기기들을 의미한다.
통신 디바이스(100)의 송신기(102)는 마이크로폰(112)로 부터의 전기 신호들을 수신하는 아날로그-디지탈 변환기(ADC : 114)를 포함한다. ADC(114)는 아이크로폰(112)로부터의 아날로그 전기 신호들을 직렬 데이타로 변환한다. ADC(114)의출력은 비트 직렬 압축기(106)내에서 오버플로우(overflow)로부터의 보호를 돕도록 선택된 이득을 갖는 증폭기(116)에 입력된다.
증폭기(116)의 출력은 임의의 신호들의 통과에 의해 잡음을 제거하는 필터회로(118)에 결합된다. 필터 회로(118)는 예를 들면 근사적으로 300 Hz와 3 kHz사이의 주파수 구성요소들만을 통과시켜서, 실질적으로 음성 대역의 외부에 있는 주파수 구성요소들을 제거할 것이다. 300 Hz의 차단 주파수를 갖는 고역 필터와 직렬로 연결된 3000 Hz의 차단 주파수를 갖는 저역 필터가 필터 회로(118)를 이룰 것이다.
필터 회로(118)의 출력은 비트 직렬 압축기(106)에 연결된다. 비트 직렬 압축기는 제산기(130), 오버플로우 검출 및 제어기(132), 절대값 회로(134), 저역 필터(136), 및 레벨 검출 및 제어기(138)을 포함한다. 비트 직렬 디지탈 압축기(106)의 본 실시예는 송신기들이 있는 의사 AMPS로 설계되었다. 프리셋 임계(pre-set threshold) 이하의 입력은 크게 증폭된 것으로 인한 저 레벨 잡음을 방지하도록 단위 이득(예를 들면, 입력 대 출력 이득 곡선이 1:1인)을 생성할 것이다.
비트 직렬 압축기(106)의 출력은 프리엠퍼시스(pre-emphasis) 필터(119)에서 송신을 위해 처리되고, 리미터(limiter : 120)에서 제한되어, 포스트 편차 필터(post deviation filter : 121)에서 필터링된다. 송신기(102)는 제어기(125)의 제어하에서 동작해서, 마이크로프로세서, 디지탈 신호 처리기, 혹은 이와 유사한 장치를 사용하여 실현될 수 있다. 제어기(125)는 예를 들면 아나로그 셀룰러폰 시스템에서 사용되는 형의 800 MHz 신호인 반송(carrier) 신호를 발생한다. 반송 신호 및 포스트 편차 필터(121)의 신호 출력은 변조기(122)와 결합되고, 변조된 신호는 듀플렉서(123)을 거쳐 안테나(110)로 보내진다.
안테나(110)는 듀플렉서(123)을 통해 송신기(102)와 수신기(124)에 결합된다. 안테나(110)는 대향측 디바이스(101)로 송신하기 위한 송신기(102)에 의해 발생된 신호들을 방사한다. 안테나(110)는 또한 대향측 통신 디바이스(101)로부터 통신 디바이스(100)로 전해지는 무선 주파수 신호들을 수신한다. 수신기(124)는 안테나(110)에 의해 포착된 신호들을 수신해서 음향 신호들을 스피커(126)애 출력한다. 수신기(124)는 제어기(125)의 제어하에서 동작한다. 수신기(124)가 종래의 회로 소자들을 사용하여 실현될 수 있다해도, 수신기는 James C. Baker(대리인 번호 No. CE01070R)에 의한 공동 계류중인 출원 번호 No. 08/656,131의 제목 Bit-Serial Digital Expandor(비트 직렬 디지털 확장기)에서 기술된 비트 직렬 확장기를 사용하는 것으로 계획된다.
비트 직렬 압축기(106)는 도2 - 10을 참조로 더 상세히 기술될 것이다. 비트직렬 압축기(106)는 도선(200)의 입력(204)에서 연산자(numerator)를 나타내는 N-비트 직렬 데이타를 수신한다. 도선(200)상의 직렬 데이타 및 버스(207)상의 부분 잉여값(partial remainder)는 전치 제산기 회로(208)에서 M-비트 부분 연산자로 변환된다. M은 분모의 비트들의 수이다. M은 또한 부분 연산자의 비트들의 수이다. 전치 제산기 회로(208)는 각각의 입력 워드로부터 N M비트 신호들을 발생하여, 여기서 N은 도선(200)상의 비트 직렬 압축기(106)으로 입력되는 워드들의 비트 수이다. 상기의 예에서, N은 24이고 M은 10이다. 그러나, 본 기술에 숙련된자는 압축기가 다른 워드 길이들 및 다른 부분 연산자 및 분모 길이들을 사용하여 실현될 수 있다는 것을 인식할 것이다. 비트 직렬 제어기(290)는 한 워드의 LSB가 가산기로 들어갈 때를 표시하고, 스케일링 계수들을 표시하며, 전체로서 압축기회로를 동기화하고 제어하는 제어 신호들 c[0] -c[23]을 발생한다.
전치 제산기 회로(208) 및 제산기 회로(210)는 비복원 제산 알고리즘을 실현한다. 전치 제산기 회로(208)에 의해 출력된 10비트 부분 연산자는 제산기 회로(210)에 보내진다. 제산기 회로(210)는 분모인 버스(209)상의 피드백 신호에 의해 프리 제산기 회로(208)로부터 10비트 부분 연산자를 제산한다. 제산기 회로(210)는 출력(211)에서 연속적으로 몫과 버스(207)상의 10비트 부분 잉여값을 출력한다. 전치 제산기 회로(208) 및 제산기 회로(210)는 비트 직렬 데이타를 수신하고 비트 직렬 몫을 출력하는 비트 직렬 제산기이다. 제산기 회로(210)는 또한 오버플로우 제어를 제공한다. 제산기 회로(210)의 출력은 최상위 비트(MSB) 제1 포맷에서 존재한다. 이 신호들은 두개의 상보적인 형태이고, 최상위 비트는 워드의 부호 비트이다. 최하위 비트(LSB) 제1 포맷에서, 제1 비트는 워드의 최하위 비트이고 부호 비트는 워드의 마지막 비트이다. MSB 1-LSB 1 변환기(206)는 제산기 회로(210)에 의해 직렬 데이타 출력을 도선(202)에서 LSB 1 포맷으로 변환하도록 제산기 회로(210)의 출력에 연결된다. 부호 비트는 24비트 워드가 MSB/LSB 변환기(206)에 의해 연속적으로 출력되는 시간 기간 동안 계속 MSB/LSB 변환기(206)내에 유지된다. 도선(202)상의 MSB/LSB 변환기(206)의 출력은 압축기의 출력이다.
절대값 회로(216)는 부호 비트를 수신하고 출력 직렬 데이타를 출력하고 개정한다.
절대값은 비트 직렬 필터(218)로 보내진다. 비트 직렬 필터(218)는 소정의 시간 기간 동안에 절대값 신호의 평균 레벨을 발생하는 저역 필터이다. 예를 들면, 필터 회로는 8 Hz의 차단 주파수와 20 msec의 디케이(decay) 기간을 가질 수 있다.
비트 직렬 필터(218)의 출력은 시프트 레지스터들을 사용하여 실현될 수 있는지연 회로(220)에 보내진다. 지연 회로는 비교기 회로(224)로부터의 분모가 입력들의 전치 제산기 회로(208)로부터 제산기 회로(210)로의 부분 연산자와 동기되도록 지연을 유도한다.
지연 회로(220)로부터의 지연되고 필터링된 신호 출력은 비교기 회로(224)로 보내진다. 비교기 회로(224)는 지연 회로로부터의 직렬 데이타를 소정의 임계값과 비교된 10비트 병렬 신호로 백 신호로서 비교기 회로에 변환한다. 최대값이 제산기 회로(210)의 분모인 피드백 신호로서 비교기 회로에 의해 출력된다.
도3을 참조하면, 전치 제산기 회로(208)는 비트 직렬 리셋 멀티플렉서(306), 병렬 로드 회로(301), 및 부분 연산자 회로(303)를 포함한다. 비트 직렬 리셋 멀티플렉서(306)는 James C. Baker와 Denise Riemer에 의한 출원 번호 No. 08/631,321의 제목 Method and Apparatus for Setting a Bit-Serial Filter to an All-Zero State에 따른 리셋가능한 플립플롭들을 사용하지 않고 리셋 신호(304)를 사용하여 리셋되도록 전치 제산기 회로(208)를 허용한다.
병렬 로드 회로(301)는 직렬-병렬 변환기(308)을 포함한다. 직렬-병렬 변환기는 직렬 입력 및 병렬 출력 시프트 레지스터와 같은 적정한 메모리 디바이스를 사용하여 실현될 수 있다. 시프트 레지스터는 비트 직렬 압축기가 사용된 시스템에서 전체 워드를 유지할 수 있으며, 본 예에서는 24비트이다. 인버터 회로(310)및 AND 게이트 회로들(312, 314)은 직렬-병렬 변환기(308)로부터 플립플롭 회로(318)로 전체 워드를 로드한다
각각의 AND 게이트 회로(312, 314)는 24개의 AND 게이트들을 포함하고, 인버터 회로(310)는 24개의 인버터들을 포함한다. AND 게이트 회로(312)의 24개의 AND 게이트들의 각각의 입력은 직렬-병렬 변환기(308)의 출력에서의 24비트들중의 각각의 하나를 수신하도록 연결된다. 인버터 회로(310)의 24개의 인버터들 각각은 직렬-병렬 변환기(308)의 24개의 출력들중 각각의 하나를 수신한다. 인버터회로(310)의 각각의 인버터 출력은 AND 게이트 회로(314)의 24개의 AND 게이트들중 각각 하나의 입력에 연결된다. AND 게이트 회로들(312 및 314)의 각각의 AND 게이트들의 제2 입력은 비트필(bit-fill) 회로(316)에 연결된다.
비트필 회로(316)는 도2에 도시된 비트 직렬 제어기(290)으로부터 제어 신호c[0]을 수신하고 AND 게이트 회로(312 및 314)의 AND 게이트들에 연결된 도선들상의 제어 신호 c[0]와 동일한 24개의 신호들을 출력한다. 제어 신호 c[0]는 도선(200)에서의 각각의 24비트 워드의 시작에서 하이(high) 논리 레벨을 갖고 한 비트기간의 길이를 갖는 포지티브 논리(positive logic) 레벨 펄스이다. 23 비트 기간들 동안에, 펄스는 로(low) 값을 갖는다. 그러므로 제어 신호는 각각의 직렬 워드의 시작에 펄스 동기된다. 비트필 회로는 24개의 버퍼들(buffers) 혹은 24 로드들을 구동할 수 있는 단일 버퍼와 같은 임의의 적정한 회로 소자를 사용하여 실현될 수 있다.
AND 게이트 회로(314)의 AND 게이트들의 출력들은 플립플롭 회로(318)의 24개의 플립플롭들중 각각 하나의 클리어(clear) 입력에 각각 연결된다. AND 게이트 회로(312)의 출력들은 플립플롭 회로(318)의 플립플롭들의 프리셋 입력들에 각각 연결된다.
부분 연산자 회로(303)는 제1 비트 기간 동안에 입력 워드의 10개의 최상위 비트들로부터 부분 연산자를 발생한다. 다음의 23 비트 시간 기간들 동안에, 부분 잉여값의 9개의 최하위 비트들은 다음의 부분 연산자를 발생하도록 적절한 연산자와 결합된다. 부분 연산자 회로(303)는 플립플롭 회로(318)를 포함한다. 스플리터(splitter : 322)는 플립플롭 회로(318)에 저장된 10개의 최상위 비트들을 버스(319)로 연결하고 다음 14개의 비트들을 버스(320)에 연결된다. 버스(319)상의 열개의 비트들은 부분 연산자이다. 버스(320)상의 14개의 비트들은 23개의 비트 워드를 생성하도록 조이너(joiner : 330)를 사용하여 부호 비트가 제거된 9비트 부분 잉여값에 연결된다.
조이너(330)는 조이너(340)의 제1입력에 연결된 버스(332)상에 23개의 비트들을 출력한다. 조이너(340)의 제2 입력은 로 논리 레벨 0을 갖는 상수 전압(334)에 연결된다. 논리 0은 조이너(340)에 의해 최하위 비트 위치에 위치된다. 조이너(340)의 24비트 출력 워드는 버스(338)을 통해 플립플롭 회로(318)로 로드된다.
도4는 도3의 플립플롭 회로(318)의 풀립플롭들(404, 414, 및 424)의 병렬 로 회로(301)를 더 상세하게 도시한다. AND 게이트(401 및 402), 인버터(400), 및 플립플롭(404)은 최상위 비트 b[23]과 연관된다. 비트 b[23]은 AND 게이트(401)및 인버터(400)으로 보내지고, 그 출력은 AND 게이트(402)에 연결된다. 플립플롭 (404)은 AND 게이트들(401 및 402)의 출력들에 연결된다. 제어 신호 C[0]는 도3에 도시된 비트필 회로(316)을 통해 입력되어, 버퍼(406)에 의해 실행된다. 만약 비트필 회로 출력(316)이 논리 1일 때 비트 b[23]이 논리 0이라면, AND 게이트(401)는 논리 0을 출력하고 AND 게이트(402)는 논리 1을 출력한다. 이것은 하나의 0을 로드하도록 플립플롭(404)를 제어한다. 만약 제어 신호 c[0]가 논리 1일때 비트b[23]가 논리 1이라면 AND 게이트(401)는 논리 1을 발생하고 AND 게이트(402)는 논리 0을 발생한다. 이것은 논리 1값을 갖도록 플립플롭(404)을 제어한다. 직렬-병렬 변환기가 다음의 워드를 로드하는 다른 23비트 기간들 동안에, 프리셋 및 클리어 입력들은 논리 0이 되고, 플립플롭(404)는 그 입력을 따른다.
도4에 도시된바와 같이, 유사 회로가 입력 워드의 각각의 비트에 제공된다. 그러므로 비트 b[12]는 버퍼(412)를 거쳐 입력된 제어 신호 c[0]의 제어하에서 인버터(409) 및 AND 게이트들(408 및 410)을 거쳐 플립플롭(414)로 로드된다. 비트 b[0]는 버퍼(416)를 거쳐 입력된 제어 신호 c[0]의 제어하에서 인버터(422), 및 AND 게이트들(418 및 420)을 거쳐 플립플롭(424)로 로드된다. 비트들 d[0] - d[23]는 제어 신호 c[0]가 하이일 때도 플립플롭 회로(318)로의 연산자의 초기 로드를 나타낸다.
도5는 도3의 부분 연산자 회로(303)을 실현하기 위한 회로를 도시한다. 플립플롭들(404, 414, 424, 및 505 -525)은 D형, 혹은 데이타 플립플롭들을 사용하여 실현된다. 플립플롭(404)는 플립플롭(318)의 최상위 비트를 저장하고, 다른 플립플롭들은 도5에 도시된 바와 같이 순차적으로 상부에서 하부로의 하위 비트들을 저장한다. 플립플롭들(404 및 505 -512)은 도2에 도시된 버스(207)상의 부분 잉여값의 9개의 최하위 비트들을 수신하도록 연결된다. 최하위 비트와 연관된 플립플롭(424)의 입력은 접지로 연결된다. 플립플롭들(513 -525, 414 및 424)는 다음의 순차적으로 커지는 비트와 연관된 플립플롭의 입력에 각각 연결되어, 상기의 플립플롭들은 최상위 비트를 향해 시프트하도록 된다. 로 논리 레벨은 각각 시프트로써 플립플롭(424)으로 이동한다.
도6에 도시된 바와 같이, 버스(319)상의 부분 연산자는 제산기 회로(210)의 가산기(604)로 입력된다. 비트 선택 회로(603)는 부분 연산자의 최상위 비트를 취하고 이것을 인버터(600)로 연결한다. 비트 선택 회로(603)는 도4에 도시된 플립플롭(404)의 출력에 연결된 도선 혹은 논리 버퍼를 사용하여 실현된다. 인버터의 출력은 스위치(602)에 연결된다.
가산/감산 신호는 스위치(602)의 출력이다. 스위치(602)는 버스(319)상의 부호를 반전하는 인버터(600)로부터의 반전된 부호를 수신하도록 연결된 신호 입력을 갖는다. 스위치(602)에 보내진 다른 신호는 가산기(604)에 의한 이전의 가산 연산으로부터의 캐리아웃(carry out) 비트이고, 플립플롭(612)에 의해 출력된다. 스위치(602)의 제어 입력은 도2에 도시된 비트 직렬 제어기(290)로부터의 제어 신호 c[0]이다. 스위치(602)는 분할 주기(division cycle)의 제1 가산/감산의 연산자의 부호비트를 선택하고, 분할 주기의 다른 23 비트 기간들의 이전의 가산/감산으로부터 캐리아웃 비트를 선택한다
플립플롭(612)은 캐리아웃 비트를 수신하도록 연결되고 한 비트 기간 동안 캐리아웃 비트를 지연한다. 플립플롭(612)은 D형 플립플롭과 같은 임의의 적정한 메모리 유닛을 사용하여 실현될 수 있다.
버스(606)상의 분모는 배타적 OR(XOR) 게이트 회로(610)로 보내진다. XOR 게이트 회로(610)는 분모 비트들중 각각 하나를 수신하는 10개의 XOR 게이트들을 구비한다. 각각의 XOR 게이트들의 다른 입력은 비트필 회로(608)에 의해 발생된 바의 스위치(602)로부터의 가산/감산 비트를 수신한다. 만약 가산/감산 비트가 감산 신호라면, 가산기(604)는 실제로 반전된 분모와 부분 연산자의 합에 1을 더해서, 2의 보수 연산을 통해 감산을 이룬다. 만약 가산/감산 비트가 가산 신호라면, 부분 연산자는 변경되지 않은 분모에 가산된다. 가산의 캐리아웃 비트는 도선(621)상에 출력된다. 이것은 오버플로우가 없는 경우에 몫 비트가 될 것이다.
가산기(604)로부터의 캐리아웃 비트는 오버플로우 제어 회로(618)와 플립플롭(612)의 입력에 연결된다. 플립플롭(612)의 출력은 멀티플렉서(614)의 두개의 입력들에 연결된다. 멀티플렉서(614)는 플립플롭(612), 포지티브 제한(positive limit),혹은 네거티브 제한(negative)으로부터의 가산기의 캐리아웃 비트를 선택하도록 오버플로우 제어 회로(618)로부터 출력된 두개의 비트들에 의해 제어된다. 상기의 예에서, 네거티브 제한은 제어 신호 c[1]을 사용하여 발생되고 포지티브 제한은 제어신호 c[1]의 간단한 2의 보수 전환되어 인버터(616)로부터 출력된다. 오버플로우제어 회로(618)는 한 워드의 부호 비트와 그 워드의 제1 부분 잉여값 계산의 캐리아웃 비트를 사용한 오버플로우 조건을 검출한다. 상기의 비트들은 플립플롭 회로(620)의 각각의 플립플롭의 입력에 각각 입력된다. 플립플롭 회로(620)의 각각의 플립플롭들의 락(lock) 입력은 인버터(622)로부터의 반전된 제어 신호 c[0]이다. 플립플롭 회로(620)는 각각의 워드의 시작에서 로드되어 다음 워드의 시작까지 유지된다. 멀티플렉서(614)의 제어 입력은 그러므로 각각의 워드의 시작에서 선택되고 전체 워드 동안 유지된다.
멀티플렉서 입력은 다음의 기준들에 따라 선택된다.
1) 만약 부분 연산자가 포지티브이고 제수(divisor)qh다 작다면, 부호 비트는 0이고 캐리아웃은 0이 되어, 입력 00가 선택된다.
2) 만약 부분 연산자가 포지티브이고 제수보다 크다면, 부호 비트는 0이고 캐리아웃은 1이 되어, 입력은 01이 선택된다.
3) 만약 부분 연산자가 네거티브이고 제수보다 그 절대값이 더 크다면, 부호비트는 1이고 캐리아웃은 0이되어, 입력은 10이 선택된다.
4) 만약 부분 연산자가 네거티브이고 그 절대값이 제수보다 작거나 혹은 같다면, 부호 비트는 1이고 캐리아웃은 1이 되어, 입력은 11이 선택된다.
제1 및 제4 조건들은 타당한 제산이 행해질 수 있는 조건들을 표시하므로, 제산의 결과가 출력된다. 다른 두개의 조건들은 오버플로우 조건들을 나타낸다.
오버플로우 조건들에서, 제한 신호가 선택된다. 포지티브 제한은 최대 포지티브값이 되고 네거티브 제한은 네거티브 값이 된다.
도7은 도2에 도시된 MSB/LSB 변환기(206)의 양호한 실현을 도시한다. 이 변환기는 플립플롭 회로(714)내의 로드 플립플롭들에 연결된 비트 직렬 리렛 멀티플렉서(700), 직렬-병렬 변환기(702), 인버터 회로(704), 논리 AND 게이트 회로들(706 및 708), 및 비트필 회로(710)를 포함한다. 리셋 멀티플렉서(700), 직렬-병렬변환기(702), 인버터 회로(704), 논리 AND 게이트 회로들(706 및 708), 및 비트필 회로(710)은 도3의 회로들(306 -316)과 동일하고 각각의 워드의 시작에서 플립플롭회로(714)를 로드하도록 동작한다. 플립플롭 회로(714)는 직렬-병렬 변환기(702)로 부터의 비트들중 각각 하나를 수신하는 24개의 플립플롭들을 포함한다. 직렬-병렬변환기(702)로 입력된 워드의 최상위 비트는 플립플롭 회로(714)내의 24개의 플립플롭들, 레지스터(23)의 마지막에 입력된다. 입력 워드의 남아있는 23 비트들은 레지스터 0인 제1 시프트 레지스터가 최하위 비트를 수신하도록 연속한 플립플롭들로 입력된다.
플립플롭 회로(714)의 제1 시프트 레지스터의 출력은 스플리터(716)를 통해 비트 직렬 압축기(106) 출력인 도선(202)로 연결된다. 플립플롭 회로(714)의 다른 23개의 출력들은 스플리터(716)에 의해 분리되고 조이너(718)의 논리 0과 결합된다. 이 논리 0은 플립플롭 회로(714)의 레지스터(23)로 로드된다. 회로(714, 716, 718)한 플립플롭의 출력이 다음 플립플롭의 입력에 연결되도록 플립플롭 회로(714)의 플립플롭들을 연결하는 것에 의해 실현될 수 있다. 상기의 방법에서, 한 워드의 비트들은 시프트 레지스터들을 통해 시프트될 수 있다. 마지막의 시프트 레지스터 그 입력이 접지에 연결되어, 비트들이 플립플롭 회로(714)에 의해 시프트되는 각각의 시간 동안 로 논리 레벨이 마지막 시프트 레지스터로 로드된다. 상기의 회로는 그러므로 LSB 제1 포맷의 압축된 데이타를 출력한다.
한 워드의 최상위 비트를 포함하는 직렬-병렬 변환기(702)의 레지스터는 각각의 직렬 워드의 시작에서 비트 선택 회로(720)로 보내진다. 비트 선택 회로(720)는 버퍼, 도선, 혹은 이와 유사한 소자일 수 있다. 상기의 부호 비트는 플리플롭(722)으로 입력된다. 플립플롭(722)으로 입력된 락은 제어 신호 c[0]를 반전시키는 인버터(724)에연결된다. 시프트 레지스터로 입력된 각각의 워드의 시작에서, 제어신호 c[0]가 한 비트 기간 동안에 로 논리 레벨이 될 때, 부호 비트는 플립플롭(722)으로 로드된다. 플립플롭(722)의 출력은 워드 전체의 도선(723)상의 부호 비트를 유지한다.
도선(202)상의 MSB/LSB 변환기(206)의 출력은 비트 직렬 압축기(106)의 출력 신호이다. 도8은 도2에 도시된 절대값 회로(216)의 양호한 실시예를 도시한다. 네거티브 수의 절대값을 실제로 계산하기 위해, 1이 LSB에 가산되어야 한다. 그러나, 절대값 회로에 요구되는 게이트들의 수를 감소시키기 위해, LSB에 1을 가산하는 단계가 생략되어 왔는데, 이것은 압축기의 동작에 영향을 주지 않는다. 절대값 회로는 인버터(800) 및 스위치(802)를 포함한다. 스위치(802)는 워드의 부호에 따라 데이타나 반전된 데이타중의 하나를 선택한다. 만약 워드가 네거티브라면, 인버터(800)의 출력이 선택된다. 만약 워드가 포지티브라면, 데이타는 그대로 통과한다.
도9는 간소화된 1차 저역파 디지탈 필터의 비트 직렬 실현을 도시한다. 비트 직렬 필터는 도3에 도시된 비트 직렬 필터(218)에 사용될 수 있다. 3개의 비트 직렬 구조 블럭들의 결합은 24 비트 IIR 웨이브(wave) 디지탈 필터를 구성하는데 사용된다. 리셋멀티플렉서들(918, 916)은 James C. Baker와 Denise Riemer에 의한 출원번호 No 8/631,321의 제목 ''Method and Appratus for Setting a Bit-Serial Filter to an All Zero State에 기술된 리셋 가능한 플립플롭들의 오버헤드(overhead) 없이 리셋되도록 필터를 허용한다. 입력 신호는 가산기 블럭(901)로 진입한다. 도2에 도시된 비트 직렬 제어기(290)는 각각의 워드가 가산기로 진입할 때까지 1의 제어 신호를 보낸다. 비트 리피터 블럭(902)은 입력 워드의 11개의 비트들의 각각의 비트를 오른쪽으로 시프팅하는 것에 의해, 계수 2-11까지 가산기 블럭(901)의 출력을 스케일링한다. 도2에 도시된 비트 직렬 제어기(290)는 워드의 LSB가 블럭에 진입할 때 논리 1인 신호 c[0]를 비트 리피터 블럭(902)으로 보내고 스케일링 계수의 크기를 표시하도록 11비트 시간 기간후에 또다른 논리 1 신호 c[11]을 보낸다. 가산기 블럭(901)의 출력은 비트 리피터 블럭(904)에 진입하는 동안에, 도2에 도시된 비트 직렬 제어기(290)로부터의 신호들 c[0] 및 c[10]에 의해 지시된 바로서 2-10까지 입력 워드를 스케일링한다. 비트 리피터 블럭(904)의 출력은 도2에 도시된 비트 직렬 제어기(290)가 제어 신호 c[12]를 보낼 때 가산기 블럭에 동시에 도달하도록 시프트 레지스트(906)에 의해 한 비트 시간 기간 동안 지연된다. 가산기 블럭(910)의 출력은 8 Hz의 필터 차단 주파수를 생성하는 2-10+ 2-11과 등가의 계수 A에 의해 스케일링된 가산기 블럭(901)의 출력이다. 가산기 블럭(810)의 출력은 그 다음 가산기 블럭(911)로 진입한다. 다시, 도2의 비트 직렬 제어기는 워드의 LSB가 가산기로 진입할 때 신호 c[12]를 사용하여 표시한다.
가산기 블럭(911)의 출력은 시프트 레지스터(915)를 사용하여 12배의 비트 시간 기산(12/fbit) 동안 지연된다. 비트 리피터 블럭들(902, 904) 및 시프트 레지스터(906)는 이미 12비트 시간 기간들 까지 한 워드를 지연했기 때문에, 단지 12 부가비트 시간 기간 지연들만이 시프트 레지스터(915)의 출력에서 24 비트 시간 기간들의 단위 지연을 생성하는데 요구된다. 시프트 레지스터(915)의 출력은 가산기 블럭(901)에 네거티브로 피드백되고, 시프트 레지스터(917)를 통해 가산기 블럭(911)에 포지티브로 피드백되며, 시프트 레지스터(917)를 통해 가산기 블럭(926)에 포지티브 피드백된다. 시프트 레지스터(917)는 비트 직렬 제어기가 논리 1의 제어 신호c[12]를 보낼 때 가산기 블럭들(911 및 926)로의 가수가 도달하도록 12배의 비트 시간 기간(12/fbit)까지한 워드를 지연시킨다.
저역 필터의 출력은 도2에 도시된 지연 회로(220)로 보내진다. 지연은 새로운 연산자 값으로 인한 제산기 회로(210)의 입력에서 분모 신호의 시작의 도달과 부분 연산자의 시작의 도달을 동기하도록 유도된다. 지연회로(220)에 의해 출력된 지연신호는 도2에 도시된 비교기 회로(224)에 입력된다.
도10은 도2에 도시된 비교기 회로(224)의 양호한 실시예를 도시한다. 비교기 회로는 리셋 멀티플렉서(1000) 및 직렬-병렬 변환기(1002)를 포함한다. 직렬-병렬 변환기(1002)는 플립플롭 회로(1004)로 로드된 10비트 값을 출력한다. 플립플롭 회로(1004)는 직렬-병렬 변환기(1002)에 의해 출력된 비트들중 하나를 각각 수신하는 10개의 플립플롭들을 포함한다. 인버터(1006)는 락 신호 입력이 각각의 워드의 제1 비트의 비트 기간 동안에 로 논리 레벨로 변화하도록 제어 신호 c[0]를 반전시킨다. 락 신호는 플립플롭들이 각각의 워드의 시작에서 로드되고 이 값이 전체워드 동안에 유지되도록 플립플롭 회로(1004)의 각각의 플립플롭들에 입력된다. 플립플롭 회로(1004)플립플롭 회로의 출력은 저역 필터에 의해 발생된 평균 신호이다.
플립플롭 회로(1004)로부터의 평균 신호는 스위치(1008)를 통해 멀티플렉서 평균 신호는 또한 비교기(1016)에 연결된다. 비교기(1016)는 플립플롭 회로(1004)로부터의 평균 신호와 비교한다. 소정의 값 L2는 -34 dB 압축을 나타낸다. 그러므로 플립플롭 회로(1004)로부터의 신호가 -34dB보다 작을 때 비교기(1016)는 1-1이 되도록 압축기 이득을 조절한다.
멀티플렉서(1010)로 입력된 압축기 인에이블(enable)은 압축기를 턴오프(turn off)하도록 상수 L3를 선택하거나 압축기를 턴온(turn on)하도록 스위치(1008)의 출력을 선택한다. 그러므로 압축기는 테스트 모드들 동안에 턴오프될 수 있다.
동작에 있어서, 모든 도면들을 참조하면, AND 게이트 회로들(312 및 314)은 직렬-병렬 변환기(308)의 출력을 플립플롭 회로(318)로 로드하도록 제어 신호 c[0]의 상승 에지에서 인에이블된다. 그 다음 입력 워드의 10개의 최상위 비트들은 제1부분 연산자로서 플립플롭 회로(318)의 출력에 이용가능하게 된다. 다음의 각각의 23비트 기간들 동안에, 플립플롭들(404 및 505 - 512)은 버스(207)상의 부분 잉여값의 9개의 비트들을 수신할것이고 플립플롭(513)은 23개의 10비트 부분 연산자들을 연속해서 생성하도록 남아있는 최상위 비트를 수신할 것이다. 그러므로 전치 제산기 회로는 24 비트 분모는 분할기간 동안에 24개의 부분 연산자들을 출력한다.
분모는 분할 주기 동안 버스(606)상의 신호이다. 분할 주기는 각각의 워드와 연관된 24개의 부분 분할들이다.
제산기 회로(210)의 가산기(604)는 전치 제산기 회로(208) 및 분모로부터의
연산자 사이에 2의 보수 제어 가산을 행한다. 분할 주기의 초기에, 제어 신호 c[0]는 하이 논리 레벨로 되고, 워드의 부호 비트는 반전되어 제1 비트 기간 동안에 가산/감산 신호로서 입력된다. 분할 주기의 제1 부분 분할후에, 가산/감산 신호는 그 주기내의 이전의 부분 분할로부터의 도선(623)상의 캐리아웃이다. 만약 가산/감산 신호가 논리 0이라면, 분모는 부분 연산자에 가산된다.
만약 가산/감산 신호가 논리 1이라면, 분모는 부분 연산자로부터 감산된다. 분모를 감산하기 위해서, XOR 게이트 회로(610)는 분모를 반전시키고 가산기(604)는 1을 더한다. 이는 버스(606)상의 분모의 2의 보수 네거티브를 생성하여, 부분 연산자에 가산된다. 분모와 부분 연산자를 가산하기 위해, 분모는 변경되지 않고 XOR 게이트를 통과하여 부분 연산자에 가산된다.
한 분할 주기 동안 24개의 부분 분할들이 완료된 후에, 제어 신호 c[0]는 새로운 분할 주기를 초기화하고 각개의 부분 분할들은 다음의 24 비트 세그먼트(segment) 동안 처리될 것이다.
멀티플렉서(614)는 캐리아웃 비트들, 포지티브 임계값, 혹은 네거티브 임계값을 출력한다. 선택되어 멀티플렉서(614)에 입력된 판정은 한 주기의 제1 부분 분할로부터의 캐리아웃 비트와 그 주기의 시작에서의 부분 연산자의 부호 비트를 기초로 생성된다. 포지티브 혹은 네거티브 임계값은 오버플로우를 피하도록 선택된다.
MSB/LSB 제1 변환기(206)는 병렬로 직렬 MSB 제1 워드를 로드하고 역순으로 워드를 연속적으로 출력한다. 이는 MSB 제1 워드를 직렬-병렬 변환기(702)로 로드하는 것에 의해 이루어진다. 직렬-병렬 변환기(702)의 내용들은 플립플롭회로(714)에 병렬로 로드된다. 최하위 비트는 마지막의 플립플롭으로 로드된다. 제1 플립플롭의 출력은 변환기의 출력이다. 플립플롭 회로(714)의 비트들은 모든 비트들이 도선(202)상에 출력될 때까지 다음의 23 비트 기간들 동안에 한 비트 위치만큼 앞으로 시프트된다. 부호 비트는 워드가 출력되는 전체 24 비트 기간들 동안에 플립플롭(722)내에 래치(latch)된다.
절대값 회로(216)는 도선(723)상의 부호 비트의 제어하에서 MSB/LSB 변환기(206)에 의해 출력된 24 비트 신호의 절대값을 출력한다. 만약 부호 비트가 네거티브라면, 도선(202)상의 신호는 인버터(800)내에서 반전된다. 만약 부호 비트가 포지티브라면, 도선(202)상의 신호는 그대로 통과된다.
비트 직렬필터(218)는 8 Hz의 차단 주파수와 32 kHz의 샘플링 레이트를 갖는저역 필터이다. 이 필터는 20 msec와 같은 소정의 시간 기간 동안에 절대값회로의 출력의 평균 레벨을 갖는 신호를 생성한다. 필터 회로의 출력은 지연 회로(220)에서 지연된다.
비교기 회로(224)에서, 만약 플립플롭 회로(1004)로부터 출력된 평균 신호가소정의 레벨 L2보다 작다면, 비교기(1016)의 출력은 논리 1이다. 그렇지 않다면 상기의 출력은 0이 된다. 비교기(1016)로부터의 제어 신호가 논리 1일 때, 스위치(1008)는 피드백 분모 신호로서 소정의 레벨 L2를 선택한다. 만약 비교기로부터의 제어 신호가 논리 0이라면, 스위치(1008)는 분모로서 플립플롭 회로(1004)로부터의 평균 신호를 선택한다. 상기의 방법에서, 분모가 소정의 값보다 작게 되지 않고, 로 레벨 잡음은 직렬 압축기(106)에 의해 상당히 증폭되지 않는다.
그러므로, 비트 직렬 디지탈 압축기는 회로의 게이트 수, 실리콘 영역, 및 전류 소모를 감소시키는데 사용될 수 있다. 지금까지 비트 직렬 디지탈 압축기의 특정한 구성요소들 및 기능들이 기술되었지만, 본 기술에 숙련된 당 업자는 본 발명의 본질과 범위내에서 보다 소수의 혹은 부가 기능들을 적용할 수 있다. 본 발명은 첨부된 특허 청구의 범위에 의해서만 제한된다.

Claims (10)

  1. 비트 직렬(bit-serial) 디지탈 압축기(106)에 있어서, 연산자로부터 부분 연산자를 발생하기 위한 비트 직렬 전치 제산기 회로(208), 상기 비트 직렬 전치 제산기 회로에 연결되며, 분모에 의해 상기 부분 연산자를 제산하여 몫(quotient)을 발생하기 위한 제산기 회로(210), 상기 제산기 회로(210)의 출력에 연결된 비트 직렬 절대값 회로(216), 상기 비트 직렬 절대값 회로에 연결되며, 평균 신호를 발생하기 위한 비트직렬 필터(218), 및 상기 비트 직렬 필터(218)에 연결되며, 상기 평균 신호와 임계 신호(L2)를 비교하여 상기 평균 신호와 상기 임계 신호(L2)중 더 큰 신호에 등가인 다음의 분모를 발생하기 위한 비교 회로(224)를 포함하는 것을 특징으로 하는 비트 직렬 디지탈 압축기.
  2. 제1항에 있어서, 상기 비트 직렬 전치 제산기 회로(208)는 N M-비트 부분 연산자들을 발생하며, 여기서 N은 상기 연산자의 비트수이고 M은 상기 부분 연산자의 비트수인 것을 특징으로 하는 비트 직렬 디지탈 압축기.
  3. 제1항에 있어서, 상기 제산기 회로(210)는 상기 전치 제산기 회로(208)로 피드백(feed back)되는 부분 잉여값을 발생하는 것을 특징으로 하는 비트 직렬 디지탈 압축기.
  4. 제1항에 있어서, 상기 제산기 회로(210)는 완전한 분할 주기내에서 N 부분 분할을 행하고, 여기서 N은 연산자의 비트수인 것을 특징으로 하는 비트 직렬 디지탈 압축기.
  5. 제1항에 있어서, 상기 제산기 회로(210)는 분할 주기의 제1 부분 잉여값 계산의 캐리아웃 비트와 연산자의 부호 비트를 사용하여 오버플로우(overflow) 조건을 검출하는 것을 특징으로 하는 비트 직렬 디지탈 압축기.
  6. 제5항에 있어서, 상기 제산기 회로(210)는 오버플로우 조건 동안에 상기 몫으로서 임계 신호를 발생하는 것을 특징으로 하는 비트 직렬 디지탈 압축기.
  7. 제1항에 있어서, 상기 임계 신호(L2)는 최소한 -30 dB 압축을 나타내는 것을 특징으로 하는 비트 직렬 디지탈 압축기.
  8. 제1항에 있어서, 상기 제산기 회로(210)와 상기 비트 직렬 절대값 회로(216)사이에 연결되며 상기 몫을 MSB-1 포맷으로부터 LSB-1 포맷으로 변환하기 위한 MSB/LSB 변환기(206)를 더 포함하는 것을 특징으로 하는 비트 직렬 디지탈 압축기.
  9. 제1항에 있어서, 상기 비트 직렬 필터(218)는 웨이브 디지탈 필터(wave digital filter)인 것을 특징으로 하는 비트 직렬 디지탈 압축기.
  10. 증폭기(116)를 구비한 무선 전화에 있어서, 상기 증폭기(116)에 연결된 비트 직렬 압축기(106)가, 연산자로부터 부분 연산자를 발생하기 위한 비트 직렬 전치 제산기회로(208), 상기 비트 직렬 전치 제산기 회로(208)에 연결되며, 분모로 상기 부분 연산자를 제산하여 몫을 발생하기 위한 제산기 회로(210), 상기 제산기 회로(210)에 연결된 비트 직렬 절대값 회로(216), 상기 제산기 회로(210)에 연결되며, 평균 신호를 발생하기 위한 비트직렬 필터(218), 및 상기 비트 직렬 필터(218)에 연결되며, 상기 평균 신호를 임계 신호와 비교하여 다음 분모로서 상기 평균 신호와 상기 임계 신호중에 더 큰 신호를 출력하기 위한 비교기 회로(224)를 포함하는 것을 특징으로 하는 증폭기를 구비한 무선 전화.
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