JP2001189644A - ゲイン可変型ディジタルフィルタ - Google Patents
ゲイン可変型ディジタルフィルタInfo
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- JP2001189644A JP2001189644A JP37249799A JP37249799A JP2001189644A JP 2001189644 A JP2001189644 A JP 2001189644A JP 37249799 A JP37249799 A JP 37249799A JP 37249799 A JP37249799 A JP 37249799A JP 2001189644 A JP2001189644 A JP 2001189644A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
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- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Transmitters (AREA)
Abstract
(57)【要約】
【課題】 従来におけるこの種のゲイン可変型フィルタ
は、ベ−スバンド処理後のデータをXビット、ゲインの
ビット数をYとすると、入力ビット数はX+Yビットで
あるので、(X+Y)×nビットのFFが必要となり、
回路規模の上で問題となっていた。 【解決手段】 ゲインを調整するセレクタ15と乗算器
16をフィルタ内部に配置し、フィルタ入力ビット数を
Xとすることにより、フィルタ内のFF数はX×nビッ
トとなり、Y×nビット分削減されたことになる。この
ように、従来フィルタ前段に配置されていたゲイン調整
回路を、フィルタ内部に組み込むことにより回路規模を
削減することを可能とした。
は、ベ−スバンド処理後のデータをXビット、ゲインの
ビット数をYとすると、入力ビット数はX+Yビットで
あるので、(X+Y)×nビットのFFが必要となり、
回路規模の上で問題となっていた。 【解決手段】 ゲインを調整するセレクタ15と乗算器
16をフィルタ内部に配置し、フィルタ入力ビット数を
Xとすることにより、フィルタ内のFF数はX×nビッ
トとなり、Y×nビット分削減されたことになる。この
ように、従来フィルタ前段に配置されていたゲイン調整
回路を、フィルタ内部に組み込むことにより回路規模を
削減することを可能とした。
Description
【0001】
【発明の属する技術分野】本発明は、ディジタルフィル
タに関し、特に、移動体通信など多くのディジタル通信
の分野で、帯域制限などの目的で利用され、欠かせない
技術となっているゲイン可変型ディジタルフィルタに関
する。
タに関し、特に、移動体通信など多くのディジタル通信
の分野で、帯域制限などの目的で利用され、欠かせない
技術となっているゲイン可変型ディジタルフィルタに関
する。
【0002】
【従来の技術】従来、IS−95(Interim S
tandard 95、米国で標準化されたディジタル
携帯電話システムの方式)システムのように、同一タイ
ムスロットの中に数種類のゲインが存在するようなシス
テムでは、ゲインの調整(切り替え)を帯域制限(ディ
ジタル)フィルタの前段で行っていた。フィルタの後段
で行った場合には、出力に不連続点が生じフィルタの帯
域制限特性を満たさなくなるからである。
tandard 95、米国で標準化されたディジタル
携帯電話システムの方式)システムのように、同一タイ
ムスロットの中に数種類のゲインが存在するようなシス
テムでは、ゲインの調整(切り替え)を帯域制限(ディ
ジタル)フィルタの前段で行っていた。フィルタの後段
で行った場合には、出力に不連続点が生じフィルタの帯
域制限特性を満たさなくなるからである。
【0003】従って、図5のようにディジタルフィルタ
53の前段にゲインセレクタ51、及び乗算器52を配
置し、ベースバンド処理後のデータに対し、ゲインセレ
クタ51で選択されたゲインは乗算された後にディジタ
ルフィルタ53へ入力されていた。この場合、ディジタ
ルフィルタ53への入力は、ベースバンド処理後のデー
タをXビット、ゲインのビット数をYビットとすると、
精度を落とさずに計算する場合、X+Yビットとなり、
ディジタルフィルタ53の構成は例えば図6のような回
路になる。
53の前段にゲインセレクタ51、及び乗算器52を配
置し、ベースバンド処理後のデータに対し、ゲインセレ
クタ51で選択されたゲインは乗算された後にディジタ
ルフィルタ53へ入力されていた。この場合、ディジタ
ルフィルタ53への入力は、ベースバンド処理後のデー
タをXビット、ゲインのビット数をYビットとすると、
精度を落とさずに計算する場合、X+Yビットとなり、
ディジタルフィルタ53の構成は例えば図6のような回
路になる。
【0004】図6に示されたディジタルフィルタ53
は、入力データ及び係数系列を1タイムスロット中にn
回切り替えするセレクタを備え、時分割処理することに
よってFIR(Finite Impulse Res
ponse)フィルタを実現している回路である(n:
フィルタ次数)。動作としては、図1における乗算器1
6とセレクタ15がないものと等しく、図7のタイミン
グチャートに示すように、入力データIN(N)〜IN
(N−n)はセレクタSEL13において時分割多重さ
れ、セレクタSEL14によって時分割多重された係数
k1〜knと乗算後に積分される。時分割処理により乗
算器、加算器の削減を実現しているが、入力ビット数は
X+Yビットであるので、(X+Y)×nビットのフリ
ップフロップFFが必要となり、回路規模の上で問題と
なっていた。
は、入力データ及び係数系列を1タイムスロット中にn
回切り替えするセレクタを備え、時分割処理することに
よってFIR(Finite Impulse Res
ponse)フィルタを実現している回路である(n:
フィルタ次数)。動作としては、図1における乗算器1
6とセレクタ15がないものと等しく、図7のタイミン
グチャートに示すように、入力データIN(N)〜IN
(N−n)はセレクタSEL13において時分割多重さ
れ、セレクタSEL14によって時分割多重された係数
k1〜knと乗算後に積分される。時分割処理により乗
算器、加算器の削減を実現しているが、入力ビット数は
X+Yビットであるので、(X+Y)×nビットのフリ
ップフロップFFが必要となり、回路規模の上で問題と
なっていた。
【0005】
【発明が解決しようとする課題】CDMA(Code
Division Multiple Access)
技術を用いたIS−95システムでは、1フレーム中に
ゲインの違うシンボルを送信しなければならない。この
場合、帯域制限フィルタの後段でゲインを調整すると、
前述の如く出力値に不連続点が発生し、フィルタの帯域
制限特性を満たさなくなるために、フィルタの前段でゲ
インを調整する必要がある。
Division Multiple Access)
技術を用いたIS−95システムでは、1フレーム中に
ゲインの違うシンボルを送信しなければならない。この
場合、帯域制限フィルタの後段でゲインを調整すると、
前述の如く出力値に不連続点が発生し、フィルタの帯域
制限特性を満たさなくなるために、フィルタの前段でゲ
インを調整する必要がある。
【0006】図5の従来例により上述した如く、従来技
術には、フィルタ前段でゲインを調整するセレクタ51
と乗算器52が設けられているために、データ入力ビッ
ト数をX、ゲインビット数をYとすると、ディジタルフ
ィルタ53の入力ビット数はX+Yビットとなってしま
う。従って、従来例の場合には、ディジタルフィルタ5
3では(X+Y)×nビットのFF(Flip Flo
p)が必要となってしまう(n:フィルタ次数、図6参
照)。
術には、フィルタ前段でゲインを調整するセレクタ51
と乗算器52が設けられているために、データ入力ビッ
ト数をX、ゲインビット数をYとすると、ディジタルフ
ィルタ53の入力ビット数はX+Yビットとなってしま
う。従って、従来例の場合には、ディジタルフィルタ5
3では(X+Y)×nビットのFF(Flip Flo
p)が必要となってしまう(n:フィルタ次数、図6参
照)。
【0007】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記欠点を解消する為になされたものであ
り、従って本発明の目的は、従来フィルタ前段に配置さ
れていたゲイン調整回路を、フィルタ内部に組み込むこ
とにより回路規模を削減することを可能とした新規なゲ
イン可変型ディジタルフィルタを提供することにある。
術に内在する上記欠点を解消する為になされたものであ
り、従って本発明の目的は、従来フィルタ前段に配置さ
れていたゲイン調整回路を、フィルタ内部に組み込むこ
とにより回路規模を削減することを可能とした新規なゲ
イン可変型ディジタルフィルタを提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るゲイン可変型ディジタルフィルタは、
ゲインを選択する第1のセレクタと該第1のセレクタの
出力と入力データとを乗算する第1の乗算器とから成る
ゲイン調整回路を、ディジタルフィルタの前段に有する
ゲイン可変型ディジタルフィルタにおいて、前記ゲイン
調整回路を前記フィルタの前段から除去して該フィルタ
の内部に組み込んで構成されたことを特徴としている。
に、本発明に係るゲイン可変型ディジタルフィルタは、
ゲインを選択する第1のセレクタと該第1のセレクタの
出力と入力データとを乗算する第1の乗算器とから成る
ゲイン調整回路を、ディジタルフィルタの前段に有する
ゲイン可変型ディジタルフィルタにおいて、前記ゲイン
調整回路を前記フィルタの前段から除去して該フィルタ
の内部に組み込んで構成されたことを特徴としている。
【0009】前記ゲイン調整回路の前記第1の乗算器
は、前記第1のセレクタから出力されるゲイン信号と第
2のセレクタから一定時間ごとに切り替えられて出力さ
れる係数系列とを乗算して出力し、該第1の乗算器の出
力は、シフトレジスタの各出力が第3のセレクタにより
選択出力された入力データと第2の乗算器により乗算さ
れ、該第2の乗算器の出力は積分器により積分されて出
力される。
は、前記第1のセレクタから出力されるゲイン信号と第
2のセレクタから一定時間ごとに切り替えられて出力さ
れる係数系列とを乗算して出力し、該第1の乗算器の出
力は、シフトレジスタの各出力が第3のセレクタにより
選択出力された入力データと第2の乗算器により乗算さ
れ、該第2の乗算器の出力は積分器により積分されて出
力される。
【0010】本発明に係るゲイン可変型ディジタルフィ
ルタはまた、n(nは正の整数)段のフリップフロップ
により構成され入力データをシフトすると共に各段より
遅延出力を発生するシフトレジスタと、ゲインを選択す
る第1のセレクタと、係数系列を選択する第2のセレク
タと、前記シフトレジスタの各遅延出力を選択する第3
のセレクタと、前記第1のセレクタの出力と前記第2の
セレクタの出力とを乗算する第1の乗算器と、該第1の
乗算器の出力と前記第3のセレクタの出力とを乗算する
第2の乗算器と、該第2の乗算器の出力を積分する積分
器とを備えて構成されている。
ルタはまた、n(nは正の整数)段のフリップフロップ
により構成され入力データをシフトすると共に各段より
遅延出力を発生するシフトレジスタと、ゲインを選択す
る第1のセレクタと、係数系列を選択する第2のセレク
タと、前記シフトレジスタの各遅延出力を選択する第3
のセレクタと、前記第1のセレクタの出力と前記第2の
セレクタの出力とを乗算する第1の乗算器と、該第1の
乗算器の出力と前記第3のセレクタの出力とを乗算する
第2の乗算器と、該第2の乗算器の出力を積分する積分
器とを備えて構成されている。
【0011】また本発明に係るゲイン可変型ディジタル
フィルタは、前記第1、第2及び第3のセレクタ及び第
1、第2の乗算器を2分割し、該第1〜第3のセレクタ
及び第1、第2の乗算器をそれぞれ2個ずつ使用して構
成され、前記第1〜第3の各セレクタは(T/n)×2
時間(T:1タイムスロット時間、n:フィルタ次数)
毎に出力を切り替えることを特徴としている。
フィルタは、前記第1、第2及び第3のセレクタ及び第
1、第2の乗算器を2分割し、該第1〜第3のセレクタ
及び第1、第2の乗算器をそれぞれ2個ずつ使用して構
成され、前記第1〜第3の各セレクタは(T/n)×2
時間(T:1タイムスロット時間、n:フィルタ次数)
毎に出力を切り替えることを特徴としている。
【0012】
【発明の実施の形態】次に、本発明をその好ましい各実
施の形態について図面を参照しながら詳細に説明する。
施の形態について図面を参照しながら詳細に説明する。
【0013】本発明を、IS−95システムの下り送信
部に用いる場合について以下に述べる。
部に用いる場合について以下に述べる。
【0014】[第1の実施の形態]図1は本発明による
第1の実施の形態を示すブロック構成図である。
第1の実施の形態を示すブロック構成図である。
【0015】[第1の実施の形態の構成]図2にIS−
95システム下り送信系のブロック構成を示す。送信デ
ータ21は、ベースバンド処理部22においてCRC付
加、畳み込み符号化、ブロックインタリーブ、ロングコ
ート拡散、電力制御ビット挿入、Walsh拡散、ショ
ートコード拡散等の処理後に、帯域制限の為にディジタ
ルフィルタ23へ入力される。ディジタルフィルタ23
の出力はRF部24において無線周波数に変換され、ア
ンテナより外部へ送信される。
95システム下り送信系のブロック構成を示す。送信デ
ータ21は、ベースバンド処理部22においてCRC付
加、畳み込み符号化、ブロックインタリーブ、ロングコ
ート拡散、電力制御ビット挿入、Walsh拡散、ショ
ートコード拡散等の処理後に、帯域制限の為にディジタ
ルフィルタ23へ入力される。ディジタルフィルタ23
の出力はRF部24において無線周波数に変換され、ア
ンテナより外部へ送信される。
【0016】図1に、本発明に係る発明部分であるディ
ジタルフィルタ23について詳細に示す。図1のディジ
タルフィルタは、次数nのFIRフィルタを時分割処理
することにより実現しているものである。
ジタルフィルタ23について詳細に示す。図1のディジ
タルフィルタは、次数nのFIRフィルタを時分割処理
することにより実現しているものである。
【0017】図1を参照するに、入力データ11(Xビ
ット)はn段のシフトレジスタ12に入力される。ま
た、係数系列k1〜kn(Jビット)はセレクタ14に
よって一定時間ごとに切り替えられ、セレクタ15によ
り選択されたゲイン信号(Yビット)と乗算器16で乗
算される。乗算された信号(J+Yビット)は、セレク
タ13により一定時間ごとに切り替えられたシフトレジ
スタ12の出力(Xビット)と乗算器17で乗算され、
積分器18に入力される。積分器18では、一定時間毎
にデータを積分して出力する(X+Y+J+Log2 n
ビット)。
ット)はn段のシフトレジスタ12に入力される。ま
た、係数系列k1〜kn(Jビット)はセレクタ14に
よって一定時間ごとに切り替えられ、セレクタ15によ
り選択されたゲイン信号(Yビット)と乗算器16で乗
算される。乗算された信号(J+Yビット)は、セレク
タ13により一定時間ごとに切り替えられたシフトレジ
スタ12の出力(Xビット)と乗算器17で乗算され、
積分器18に入力される。積分器18では、一定時間毎
にデータを積分して出力する(X+Y+J+Log2 n
ビット)。
【0018】[第1の実施の形態の動作]以上簡単に実
施の形態の構成を述べたが、次に詳細な構成及び動作に
ついて説明する。
施の形態の構成を述べたが、次に詳細な構成及び動作に
ついて説明する。
【0019】図2において、ベースバンド処理部22に
て処理された送信信号は、Xビットのデータとしてディ
ジタルフィルタ23へ入力される。ディジタルフィルタ
23では、図1に示すようにXビットの入力データがn
段のシフトレジスタ12へ入力される。
て処理された送信信号は、Xビットのデータとしてディ
ジタルフィルタ23へ入力される。ディジタルフィルタ
23では、図1に示すようにXビットの入力データがn
段のシフトレジスタ12へ入力される。
【0020】ここで、入力データをIN(N)、1タイ
ムスロット遅延させた入力データをIN(N−1)とす
ると、シフトレジスタ12の出力データは、IN
(N),IN(N−1),IN(N−2),・・・IN
(N−n)となる。セレクタ13は1タイムスロット時
間Tをn分割した時間T/n毎にIN(N),IN(N
ー1),IN(N−2),・・・IN(N−n)を切り
替えて出力する。
ムスロット遅延させた入力データをIN(N−1)とす
ると、シフトレジスタ12の出力データは、IN
(N),IN(N−1),IN(N−2),・・・IN
(N−n)となる。セレクタ13は1タイムスロット時
間Tをn分割した時間T/n毎にIN(N),IN(N
ー1),IN(N−2),・・・IN(N−n)を切り
替えて出力する。
【0021】同様に、セレクタ14は、係数系列k1,
k2,・・・knをT/n時間毎に切り替えて出力す
る。
k2,・・・knをT/n時間毎に切り替えて出力す
る。
【0022】ここで、従来における通常のFIRフィル
タであれば、セレクタSEL15、乗算器16の回路は
設けられておらず、乗算器17によりT/n時間毎にk
1・IN(N−1),k2・IN(N−2),・・・,
kn・IN(N−n)が計算され、T時間(1タイムス
ロット)毎にリセットされる積分器18により、T時間
毎に式1に示す値が出力される。
タであれば、セレクタSEL15、乗算器16の回路は
設けられておらず、乗算器17によりT/n時間毎にk
1・IN(N−1),k2・IN(N−2),・・・,
kn・IN(N−n)が計算され、T時間(1タイムス
ロット)毎にリセットされる積分器18により、T時間
毎に式1に示す値が出力される。
【0023】 [式1] k1・IN(N−1)+k2・IN(N−2)+・・・+kn・IN(N− n)=Σkn・IN(N−n) この場合のタイミングチャートを図7に示した。
【0024】次に、セレクタSEL15、乗算器16の
回路を用いる本発明の場合について説明する。
回路を用いる本発明の場合について説明する。
【0025】IS−95システムの下り(基地局→端
末)トラヒックチャネル(Traffic Chann
el)では、送信データの中に電力制御ビットという部
分が存在し、他部分と送信電力(ゲイン)を変えなけれ
ばならない。
末)トラヒックチャネル(Traffic Chann
el)では、送信データの中に電力制御ビットという部
分が存在し、他部分と送信電力(ゲイン)を変えなけれ
ばならない。
【0026】そこで、電力制御ビット用ゲインをGai
n1、他部分のゲインをGain2としセレクタSEL
15で切り替えられるようにする。選択されたゲイン
は、係数系列knと乗算器16にて乗算され、その後乗
算器17にてIN(N),IN(N−1),IN(N−
2),・・・IN(N−n)と乗算される。
n1、他部分のゲインをGain2としセレクタSEL
15で切り替えられるようにする。選択されたゲイン
は、係数系列knと乗算器16にて乗算され、その後乗
算器17にてIN(N),IN(N−1),IN(N−
2),・・・IN(N−n)と乗算される。
【0027】具体的に、あるタイムスロットにおいてI
N(N−1),IN(N−2),IN(N−3)が電力
制御ビット、その他(IN(N−4),IN(N−
5),・・・・・・,IN(N−n))が電力制御ビッ
トでなかったとすると、セレクタ15の出力はセレクタ
14の出力がk1,k2,k3の時にのみGain1、
その他の時にはGain2となるように制御される。従
って、そのタイムスロットに対応する積分器18の出力
は式2に示すようになる。
N(N−1),IN(N−2),IN(N−3)が電力
制御ビット、その他(IN(N−4),IN(N−
5),・・・・・・,IN(N−n))が電力制御ビッ
トでなかったとすると、セレクタ15の出力はセレクタ
14の出力がk1,k2,k3の時にのみGain1、
その他の時にはGain2となるように制御される。従
って、そのタイムスロットに対応する積分器18の出力
は式2に示すようになる。
【0028】 [式2] Gain1・(k1・IN(N−1)+k2・IN(N−2)+k3・IN (N−3))+Gain2・(k4・IN(N−4)+・・・・・+kn・IN (N−n)) この場合のタイミングチャートを図3に示した。
【0029】次のタイムスロットでは、もし現在のIN
(N)のデータが電力制御ビットであれば、IN(N−
1),IN(N−2),IN(N−3),IN(N−
4)が電力制御ビットとなり、セレクタ15の出力はセ
レクタ14の出力がk1,k2,k3,k4の時にGa
in1、その他の時にはGain2となり、このタイム
スロットに対応する積分器18の出力は式3に示すよう
になる。
(N)のデータが電力制御ビットであれば、IN(N−
1),IN(N−2),IN(N−3),IN(N−
4)が電力制御ビットとなり、セレクタ15の出力はセ
レクタ14の出力がk1,k2,k3,k4の時にGa
in1、その他の時にはGain2となり、このタイム
スロットに対応する積分器18の出力は式3に示すよう
になる。
【0030】 [式3] Gain1・(k1・IN(N−1)+k2・IN(N−2)+k3・IN (N−3)+k4・IN(N(N−4))+Gain2・(k5・IN(N−5 )+・・・・・・+kn・IN(N−n)) もし現在のIN(N)のデータが電力制御ビットでなけ
れば、IN(N−2),IN(N−3),IN(N−
4)が電力制御ビットとなりセレクタ15の出力はセレ
クタ14の出力がk2,k3,k4の時にGain1、
その他の時にはGain2となり、このタイムスロット
に対応する積分器18の出力は式4に示すようになる。
れば、IN(N−2),IN(N−3),IN(N−
4)が電力制御ビットとなりセレクタ15の出力はセレ
クタ14の出力がk2,k3,k4の時にGain1、
その他の時にはGain2となり、このタイムスロット
に対応する積分器18の出力は式4に示すようになる。
【0031】 [式4] Gain1・(k2・IN(N−2)+k3・IN(N−3)+k4・IN (N−4))+Gain2・(k1・IN(N−1)+k5・IN(N−5)+ ・・・・・・+kn・IN(N−n)) このように、ディジタルフィルタ23においてGain
調整、帯域制限されたデータはRF部24にて無線周波
数に変換され、アンテナより送信される。
調整、帯域制限されたデータはRF部24にて無線周波
数に変換され、アンテナより送信される。
【0032】[第2の実施の形態]次に本発明による第
2の実施の形態について図面を参照しながら説明する。
2の実施の形態について図面を参照しながら説明する。
【0033】図4は本発明による第2の実施の形態を示
すブロック構成図である。
すブロック構成図である。
【0034】図4は図1におけるセレクタSEL13、
14、15及び乗算器16、17の回路を2個ずつ使用
したものであり、それぞれのセレクタは(T/n)×2
時間毎に出力を切り替える(T:1タイムスロット時
間、n:フィルタ次数)。即ち、図1のセレクタ13は
セレクタ13a、13bにより、セレクタ14はセレク
タ14a、14bにより、セレクタ15はセレクタ15
a、15bにより、乗算器16は乗算器16a、16b
により、乗算器17は乗算器17a、17bにより、そ
れぞれ2個の要素により構成されている。積分器の出力
タイミングは図4のものと変わらず、途中の乗算を2倍
の時間をかけて、2倍の回路で行うものである。
14、15及び乗算器16、17の回路を2個ずつ使用
したものであり、それぞれのセレクタは(T/n)×2
時間毎に出力を切り替える(T:1タイムスロット時
間、n:フィルタ次数)。即ち、図1のセレクタ13は
セレクタ13a、13bにより、セレクタ14はセレク
タ14a、14bにより、セレクタ15はセレクタ15
a、15bにより、乗算器16は乗算器16a、16b
により、乗算器17は乗算器17a、17bにより、そ
れぞれ2個の要素により構成されている。積分器の出力
タイミングは図4のものと変わらず、途中の乗算を2倍
の時間をかけて、2倍の回路で行うものである。
【0035】図4に示された実施の形態は、当然のこと
ながら図1の構成より回路規模は大きくなるが、nが大
きく動作スピードが間に合わない場合に有効である。
ながら図1の構成より回路規模は大きくなるが、nが大
きく動作スピードが間に合わない場合に有効である。
【0036】同様に、更に他の実施の形態として、1/
m倍の乗算器動作スピードをm倍の回路規模で実現する
実現例が考えられる。
m倍の乗算器動作スピードをm倍の回路規模で実現する
実現例が考えられる。
【0037】
【発明の効果】本発明は以上の如く構成され、作用する
ものであり、本発明の効果は、回路規模の削減にある。
ものであり、本発明の効果は、回路規模の削減にある。
【0038】即ち、本発明では、従来例の図5における
ゲインセレクタ51及び乗算器52をディジタルフィル
タの内部に入れることで(図1の15、16)回路規模
を削減している。具体的には、ベースバンド処理後のデ
ータビット数をXビット、ゲインのビット数をYビッ
ト、フィルタ係数系列のビット数をJビット、フィルタ
の次数をnとした場合に、従来の方法(図5+図6)及
び本発明(今回の本発明)の方法(図1)に必要な回路
規模は表1に示すようになる。
ゲインセレクタ51及び乗算器52をディジタルフィル
タの内部に入れることで(図1の15、16)回路規模
を削減している。具体的には、ベースバンド処理後のデ
ータビット数をXビット、ゲインのビット数をYビッ
ト、フィルタ係数系列のビット数をJビット、フィルタ
の次数をnとした場合に、従来の方法(図5+図6)及
び本発明(今回の本発明)の方法(図1)に必要な回路
規模は表1に示すようになる。
【0039】[表1]
【0040】
【0041】回路規模を比較すると、積分器に関して同
等、乗算器に関してはX+Yビット×JビットとJ+Y
ビット×Xビットが同等規模と考えると、X>Jの時に
は本発明の方が回路規模が小さく、J>Xの時には従来
の方が回路規模が小さくなる。
等、乗算器に関してはX+Yビット×JビットとJ+Y
ビット×Xビットが同等規模と考えると、X>Jの時に
は本発明の方が回路規模が小さく、J>Xの時には従来
の方が回路規模が小さくなる。
【0042】しかしながら、フリップフロップFFに関
してはいかなる場合においてもY×nビット分だけ本発
明の方が少なくなる。従って、J>>Xでフリップフロ
ップFFの改善度が乗算器の劣化度を上回る特別な場合
を除いて、本発明により、大きく回路規模が削減され
る。
してはいかなる場合においてもY×nビット分だけ本発
明の方が少なくなる。従って、J>>Xでフリップフロ
ップFFの改善度が乗算器の劣化度を上回る特別な場合
を除いて、本発明により、大きく回路規模が削減され
る。
【0043】特に、ゲインのビット数Yやフィルタの次
数nが大きい場合には、フリップフロップFFの改善度
が大きく有効である。
数nが大きい場合には、フリップフロップFFの改善度
が大きく有効である。
【図1】本発明による第1の実施の形態を示すブロック
構成図である。
構成図である。
【図2】本発明が適用されるIS−95システムの下り
送信系を示すブロック図である。
送信系を示すブロック図である。
【図3】本発明による第1の実施の形態の動作例を示す
タイミングチャートである。
タイミングチャートである。
【図4】本発明による第2の実施の形態を示すブロック
構成図である。
構成図である。
【図5】従来におけるIS−95システムにおけるディ
ジタルフィルタの前段部分を示すブロック図である。
ジタルフィルタの前段部分を示すブロック図である。
【図6】従来におけるこの種のディジタルフィルタを示
すブロック図である。
すブロック図である。
【図7】図6に示された従来例の動作を示すタイミング
チャートである。
チャートである。
1、2、・・・、n…フリップフロップ 11…入力データ 12…n段のシフトレジスタ 13、14、15、51…セレクタ(SEL) 16、17、52…乗算器 18…積分器 21…送信データ 22…ベースバンド処理部 23、53…ディジタルフィルタ 24…RF部
Claims (4)
- 【請求項1】 ゲインを選択する第1のセレクタと該第
1のセレクタの出力と入力データとを乗算する第1の乗
算器とから成るゲイン調整回路を、ディジタルフィルタ
の前段に有するゲイン可変型ディジタルフィルタにおい
て、前記ゲイン調整回路を前記フィルタの前段から除去
して該フィルタの内部に組み込んで構成されたことを特
徴とするゲイン可変型ディジタルフィルタ。 - 【請求項2】 前記ゲイン調整回路の前記第1の乗算器
は、前記第1のセレクタから出力されるゲイン信号と第
2のセレクタから一定時間ごとに切り替えられて出力さ
れる係数系列とを乗算して出力し、該第1の乗算器の出
力は、シフトレジスタの各出力が第3のセレクタにより
選択出力された入力データと第2の乗算器により乗算さ
れ、該第2の乗算器の出力は積分器により積分されて出
力されることを更に特徴とする請求項1に記載のゲイン
可変型ディジタルフィルタ。 - 【請求項3】 n(nは正の整数)段のフリップフロッ
プにより構成され入力データをシフトすると共に各段よ
り遅延出力を発生するシフトレジスタと、ゲインを選択
する第1のセレクタと、係数系列を選択する第2のセレ
クタと、前記シフトレジスタの各遅延出力を選択する第
3のセレクタと、前記第1のセレクタの出力と前記第2
のセレクタの出力とを乗算する第1の乗算器と、該第1
の乗算器の出力と前記第3のセレクタの出力とを乗算す
る第2の乗算器と、該第2の乗算器の出力を積分する積
分器とを有することを特徴としたゲイン可変型ディジタ
ルフィルタ。 - 【請求項4】 前記第1、第2及び第3のセレクタ及び
第1、第2の乗算器を2分割し、該第1〜第3のセレク
タ及び第1、第2の乗算器をそれぞれ2個ずつ使用し、
前記第1〜第3の各セレクタは(T/n)×2時間
(T:1タイムスロット時間、n:フィルタ次数)毎に
出力を切り替えることを更に特徴とする請求項3に記載
のゲイン可変型ディジタルフィルタ。
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US5642382A (en) | 1995-03-01 | 1997-06-24 | Hitachi America, Ltd. | Fir filters with multiplexed inputs suitable for use in reconfigurable adaptive equalizers |
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JP3648308B2 (ja) * | 1995-11-30 | 2005-05-18 | 株式会社日立グローバルストレージテクノロジーズ | 等化器および磁気記録信号再生装置 |
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2000
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