KR950000757B1 - 감지 증폭기를 갖는 반도체 메모리 - Google Patents

감지 증폭기를 갖는 반도체 메모리 Download PDF

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니뽄 덴끼 가부시끼 가이샤
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Abstract

내용 없음.

Description

감지 증폭기를 갖는 반도체 메모리
제 1 도는 종래 기술에 따른 동적 반도체 메모리의 기본 배치도.
제 2 도는 종래 기술에 따른 동적 반도체 메모리의 또 다른 배치도.
제 3 도는 제 2 도에 도시된 메모리의 일부를 나타내는 회로 다이어그램.
제 4 도는 종래 기술에 따라 동작 파형 다이어그램.
제 5 도는 본 발명의 제 1 실시예를 나타내는 회로 다이어그램.
제 6 도는 제 1 실시예의 동작 파형 다이어그램.
제 7 도는 본 발명의 제 2 실시예를 나타내는 회로 다이어그램.
제 8 도는 제 2 실시예의 동작 파형 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 주 감지 증폭기 2 : 서브-감지 증폭기
5 : 비트 라인 선충전 평면 회로
본 발명은 동적 반도체 메모리에 관한 것으로 특히 감지 증폭기 장치에 관한 것이다.
동적 랜덤 억세스 메모리(DRAM)의 일반적 예는 제 1 도에 도시된 바와 같다. 제 1 도에 도시된 바와 같이, 두 개의 메모리 셀 어레이 MA1 및 MA2는 컬럼 디코더(4)에 대해 대칭적으로 배열된다. 메모리 셀 어레이의 각각은 다수 쌍의 비트 라인, D,의 상호 접속점에 배열된 다수의 동적 형 메모리 셀 MC와, 공지된 방법으로 배열된 다수의 워드라인 WlL,-WnL, WlR-WnR을 포함한다. 로우 디코더 3L 및 3R는 X어드레스 데이터를 수신하며, 각각 어레이 MA1의 워드 라인중 하나와 어레이 MA2의 워드 라인중 하나를 선택한다. 컬럼 디코더(4)는 Y어드레스 데이터를 수신하며, 한쌍의 컬럼 선택 스위치 SW를 인에이블링 함으로써 한 쌍의 버스 라인 I/OL에 비트라인을 접속시키기 위해 어레이 MA1의 한 쌍의 비트 라인과, 한쌍의 컬럼 선택 스위치 SW를 인에이블링 함으로써 한 쌍의 버스 라인 I/OR에 비트 라인을 접속시키기위해 어레이 MA2의 한쌍의 비트라인을 선택하는데 사용되는 컬럼 선택 신호 YSW를 발생한다.
메모리 셀 MC1에 기억된 데이터가 데이터 판독시점에서 판독되고, 외부로부터의 X어드레스 데이터에 따라 선택될 메모리 셀 MC1이 접속되는 워드 라인 WlR을 로우디코더 3R가 활성화 시킨다고 가정하면 그때, 매우 작은 전위변화 ΔV는 전원 전위 Vcc와 약 1/2전위 같은 선충전 전위 Vo로 미리 충전되는 비트라인 D에서 발생하며, 상기 전위변화 ΔV는 다음식에 의해 주어진다.
ΔV-(Vso-Vo)(1＋CD/C5)
여기서, CS는 메모리 셀의 캐패시컨스 CD는 비트라인의 전체 표유 캐패시턴스 VO는 비트라인 D,)의 초기 전위 VSO는 셀 내의 모메리 노드의 기록 전위 일번적으로 갑 ΔV는 대략 100mv이다. 비트라인에서 이러한 매우 작은 전위차는 감지 증폭기 SA에 의해 증폭되며, 비트 라인D,중 한 전위는 전원 전위 Vcc를 향해 상승하며, 다른 전위는 접지 전위를 향해 하강한다. 그 다음, 대응하는 쌍의 컬럼 선택 스위치SW는 비트 라인 쌍 D,의 신호를 버스 라인 I/OR에 전달하도록 외부로부터 주어진 Y 어드레스 신호에 따라 구동된다. 버스 라인 I/OR에 전달된 판독 신호는 메모리 어레이 외부에 배치된 버퍼 회로(도시되지 않음)에 의해 칩 밖으로 출력된다.
제 1 도에서 비트 라인중 한 라인에 접속된 메모리 셀의 수는 메모리 셀의 메모리 용량 증가에 따라 증가하며, 상기 기술된 비트 라인의 전체 표유 캐패시턴스 CD는 증가하는 경향이 있다. 따라서, 메모리 셀의 판독 신호 ΔV는 감소하는 경향이 있다. 결과적으로 감지 증폭기 SA의 증폭 속도가 늦어질 때 또는 판독신호가 입력 오프세트 전압 아래일 때, 오동작이 발생할 수 있다. 이러한 이유 때문에, 비트 라인의 전체 표유 캐패시턴스 CD는 작아야만 한다. 상기 목적을 달성하기 위한 방법중 하나는 제 1 도에서 각 비트 라인에 접속된 메모리 셀의 수를 증가시키는 것이 없이 제 1 도에 도시된 바와 같이 동일 칩상에 다수의 기본 메모리 셀을 장착시킴으로써 메모리 용량을 증가시키는 것이며 제 2 방법은 맨처음 메모리 셀 데이터가 서브-비트 라인 쌍에서 판독되여 각 컬럼의 주 비트라인 쌍에 전달되는 것이다.
제 2 도는 상기 제 2 방법을 사용하는 반도체 메모리의 블럭 다이어그램이며, 제 3 도는 하나의 컬럼 배열, 즉, 반도체 메모리에서의 하나의 주 비트 라인 부분을 나타내는 회로 다이어그램이다. 그러나 제 3 도에서, 다수의 서브-비트 라인쌍 중 단지 두 쌍 SBi,SBj,만 도시되고 다른 쌍은 생략되었다. 제 2 도 및 제 3 도에서, 감지 증폭기(2)에는 각 서브-비트 라인 쌍 SB이 제공되며, 주 감지 증폭기(1)에는 각 컬럼이 제공되며 각각 주 비트 라인 쌍 MB,에 접속된다. 로우 디코더(3a, 3b)에는 메모리 셀 어레이 MA1가 제공되며, 로우 디코더(3C, 3d)에는 어레이 MA2가 제공된다. SBi,와 같은 각 서브-비트 라인쌍 SB,은, SSi 같은 서브-비트 라인 선택 회로 중 대응하는 신호에 의해 제어되는 한쌍의 MOS트랜지스터 OT를 통해 한 쌍의 주 비트 라인 MB,에 접속되고, 상기 주 비트라인 MB,쌍은 컬럼 선택 신호 YSW에 의해 제어되는 한 쌍의 MOS트랜지스터 Oy를 통해 I/O버스 I/OL 또는 I/OR에 접속된다.
제 3 도에 도시된 바와 같이, 주 감지 증폭기(1)는 CMOS 구조를 갖는 차동 회로를 구비하며 주 감지 증폭기 호라성 신호 MSEP 및 MSEN에 의해 활성화된다. 유사한 방법으로 각각의 서브-감지 증폭기(2)는 CMOS 구조를 갖는 차동 회로이며, SSEPi, SSENi 같은 서브-감지 증폭기 활성 신호에 의해 활성화 된다. 주 비트 라인 MB,쌍은 1/2 Vcc전원 라인 HVC에 접속된 비트 라인 선충전 평형 회로 (5)에 의해 선충전되며, 선충전 평면 신호 PDI에 의해 제어된다.
그 다음, 상기 회로의 동작은 제 3 도에 도시된 회로의 동작 타이밍 챠트인 제 4 도를 참조하여 기술하기로 한다.
선 충전 평형 신호 PDL 및 서브-비트 라인 선택 신호 SSi는 t1시점에서 고 레벨(Vcc)이며, 워드 라인 선택 신호 WL는 저 레벨 상태이다. 주 비트 라인 및 서브-비트 라인은 선-충전 레벨의 1/2Vcc 레벨에서 설정되며, 주 감지 증폭기 활성 신호 MSEP 및 MSEN과, 서브-감지 증폭기 활성 신호 SSEPi, SSENi역시 1/2Vcc 레벨에서 설정된다.
t2시점에서, 선-충전 평형 신호 PDL 및, 서브-비트 라인 선택 신호 SSi는 저 레벨로 하강하며, 서브-비트 라인 SBi,은 부동 상태가 된다. 워드 라인 WL중 하나가 t3시점에서 고 레벨로 상승할 때, 서브-비트 라인 SBi의 전위는 메모리 셀 MC에 홀딩된 데이터에 따라 어느 정도 변화한다.
t4시점에서, 서브-감지 증폭기 활성 신호 SSEPi 및 SSENi는 각각 상승 및 하강하기 시작하며, 서브-감지 증폭기(2)는 활성화되며, 서브-비트 라인 쌍 사이의 전위차 증폭이 시작한다. 서브-비트 라인 쌍 사이의 전위가 충분하게 확대한후, 서브-비트 라인 선택 신호 SSI는 ts 시점에서 고 레벨로 상승되며, 서브-비트 라인 상 SBi,및 주 비트 라인 쌍 MB,은 전기적으로 접속된다. 동시에, 주 감지 증폭기활성 신호 MSEP 및 MSEN는 각각 상승 및 하강하며 주 감지 증폭기(1)는 활성화된다.
상기 기술된 비트 라인의 전체 표유 캐패시턴스 CD를 감소시키는 두 수단은 다음과 같은 문제점을 가지고 있다. 첫째로 제 1 도에 도시된 바와 같은 동일 칩에서 메모리 셀 어레이를 증가시키는 방법에 따라, 로우 및 컬럼 디코더, 감지 증폭기 및 I/O버스의 수가 증가하여, 그 결과 칩의 크기가 증가한다. 로우 및 컬럼 디코더의 제공에 기인된 영역의 증가는 권선 층을 증가시킴으로써 감소될 수 있으나, 감지 증폭기의 크기는 그들을 구성하는 MOS 트랜지스트의 수를 감소시킴으로써 감소될 수 없다. 왜냐하면, 감지 증폭기는 완전한 감지 기능과 완전한 리프레쉬 기능을 가져야 한기 때문이다.
다른 한편 제 2 도에 도시된 종래의 주 비트/서브-비트 라인 쌍의 예는 고지 사쿠이 등등에 의한 미합중국 특허 제 4,777,625 호에 기술된 서브-감지 증폭기의 구조를 단순화 하며, 상기 구조는 크기를 감소시키는데 적합하다. 그러나, 제 4 도에 도시된 바와 같이 서브-비트 라인쌍은, 서브-버트 라인 쌍 SBi,의 신호가 충분히 증폭된후 주 비트라인 쌍 MB,에 접속된다. 그러므로 상기 구조는 두 단계의 증폭 때문에 동작 속도의 지연이 매우 큰 문제점을 가진다.
그러므로 본 발명의 목적은 고속으로 동작할 수 있는 반도체 메모리를 제공하는 것이다.
본 발명의 다른 복적은 최소 크기의 반도체 칩으로 제조될 수 있는 반도체 메모리를 제공하는 것이다.
본 발명에 따른 반도체 메모리는 다수의 동적 형 메모리 셀이 접속되는 비트 라인이 다수의 서브-비트 라인 쌍 SB1,, …SBi,…SBn에 접속된다. 유사된 방법으로, 주 비트 라인은 신호 SSi(i=1-n)에 의해 제어되는 제 2MIS 트랜지스터를 통해 서브-비트 라인에 접속된다. 게이트가 서브-비트 라인에 접속된 제 3 MIS 트랜지스터는 각 서브-비트 라인 쌍에 배치된 서브-감지 증폭기 활성 신호 라인 SSENi(i-1-n)과 주 비트 라인 MB 사이에 배치되며, 게이트가 서브-비트 라인 SBi에 접속된 제 4 MIS 트랜지스터는 상기 기술된 신호 SSENi와 주 비트 라인사이에 배치된다.
본 발명에 따른 반도체 메모리의 다른 특징 및 장법은 첨부된 도면을 참조하여 상세히 기술하기로 한다.
제 5 도는 본 발명의 제 1 실시예를 나타내는 회로 다이어그램이며, 제 2 도에 도시된 반도체 메모리에서 주 비트라인 쌍중 하나에 대응하는 회로를 도시한다. 제 6 도는 제 5 도의 최로 동작을 설명하기 위한 동작 파형 다이어그램이다. 다수의 유니트는 실제로 배치되어 서브-비트 라인 쌍 SBi,SBj,과, 상기 쌍에 연결된 단지 두 개의 회로 유니트만이 제 5 도에 도시된다.
선-충전 평형 신호 PDL에 의해 구동되며, n-채널 MOS 트랜지스터 QP-QB를 구비하는 선-충전 평형회로(5)는 주 비트라인 쌍 MB,의 단부중 한곳에 배치되며, 리세트 기간 동안 소정의 선-충전 레벨로 주 비트 라인 쌍과 전체 서브-비트 라인쌍을 유지한다. 각 서브-비트 라인 쌍은 서브-비트 라인 쌍 선택신호 SSi(i=1-n)에 의해 구도오디는 n-채널 MOS 트랜지스터 Q11, Q12를 통해 먼저 충전된다.
다른, 한편, 주 감지 증폭기(1)는 주 비트 라인 쌍의 다른 단부에 배치된다. 제 3 도에 도시된 구조는 주감지 증폭기(1)의 구조로써 사용될 수도 있으며, 감지 증폭 기능을 갖는 다른 횔로가 사용될 수 있다. 주감지 증폭기(1)를 구동시키는 주 감지 증폭기 활성 신호 MSEP, MSEN는 소정의 선-충전 레밸, 즉 리세트 시점에서 전원 전위 Vcc의 1/2로 유지되며, 활성 시점에서 각각 상승 및 하강한다. 주 비트 라인쌍 MB,은 컬럼 선택 힌호 YSWn에 의해 구도오디는 한 쌍의 n-채널 트랜지스터를 통해 I/O버스 I/O,에 접속된다.
서브-감지 증폭기 활성 신호 SSENi에 의해 활성화 되는 서브-감지 증폭기(21)은 각 서브-비트 라인쌍 SBi,에 접속된다. 활성 신호 SSENi는 소정의 선-충전 레벨, 즉, 리세트 시점에서 전원 전위의 1/2 전위로 유지되는 신호이며 활성 시점에서 하강한다.
서브-감지 증폭기 선택 신호 TGi에 의해 구동되는 n-채널 MOS트랜지스터 QT1와, 게이트가 서브-비트 라인 SBi에 접속되는 n-채널 MOS 트랜지스터 QT1의 직렬회로는 활성 신호 라인 SSENi과 주 비트라인 MB사이에 삽입되며, 서브-감지 증폭기 선택 신호 TGi에 의해 구동되는 n-채널 MOS 트랜지스터 QS1와, 게이트가 서브-비트 라인에 접속되는 n-채널 MOS 트랜지스터 QS1와, 게이트가 서브-비트라인에 접속되는 n-채널 MOS트랜지스터 QS1의 직렬 회로는 활성 신호 라인 SSENi과 주 비트 라인 MB사이에 삽입되며, 서브-감지 증폭기 선택 신호 TGi에 의해 구동되는 n-채널 MOS 트랜지스터 QT2와, 게이트가 서브-비트 라인 SBi에 접속되는 n-채널 Mos 트랜지스터 QS2의 직렬 회로는 활성 신호라인 SSENi과 주 비트 라인사이에 삽입된다. 서브-감지 증폭기(21)는 4 개의 트랜지스터 QT1, QT2, QT3, QT4를 구비한다.
상기 실시예의 회로 동작은 제 6 도를 참조하여 후술하기로 한다. 초기 단계에서, t1 시점에서, MOS 트랜지스터 Qy는 주 비트 라인 쌍 MB, MB으로부터 I/O 비스, I/O,를 분리시키도록 차단된다. 선-충전 평형 신호 PDL, 각 서브-비트 라인에 대해 SSi 같은 서브-비트 선택신호, 서브-감지 증폭기 선택회로 TGi는 상기 시점에서 고 레벨에 있음으로, MOS 트랜지스터 QP, QB, QT1, QT2, Q11, Q12는 모두 온으로 되며, 각 서브-비트 라인 쌍 SBi,의 소정의 선-충전 레벨 상태에 있다. 모든 활성 신호 SSENi, MSEP 및 MSEN역시 상기 시점에서 고 레벨에 있음으로, MOS 트랜지스터 QS1, QS2는 오프로 차단되고 주 감지 증폭기는 상기 시점에서 리세트 상태에 있다. 워드 라인 WL은 상기 시점에서 비-선택 상태(저 레벨)에 있으며, 각 메모리 셀은 홀딩 상태에 있다.
t2시점에서, 선-충전 평형 신호 PDL은 저 레벨로 하강하며, SSi 같은 서브-비트 라인 선택 신호도 역시 저레벨로 하강하며, 각 서브-비트 라인 쌍은 부동 상태에 있다. 그다음, 선택될 메모리 셀의 서브-감지 증폭기 선택 신호 TGi와 다른 서브-감지 증폭기 선택 신호는 제 6 도에서 대쉬 라인으로 표시된 바와 같이 하강한다.
그록, 선택될 메모리 셀에 접속되는 워드 라인 WL은 t3시점에서 고 레벨로 상승한다. 상기 시점에서 서브-비트라인 SBi의 전위 선택된 메모리 셀의 메모리 데이터에 따라 조금 변화한다. 다른 한편 서브-비트라인은 상기 단계에서 초기 값을 유지하며, 필요할 때 더미 셀을 사용하는 방법에 의해 적절하게 보정될 수 도 있다.
그 다음, 서브-감지 증폭기 활성 신호 SSENi는 t4시점에서 하강하기 시작한다. 상기 하강에 따라, MOS트랜지스터 QS1, QS2는 온으로 되고, 주 비트 라인 쌍 MB,의 전위는 하강 하기 시작하며, 전위차는 서브-비트 라인 쌍에서 판독되는 신호에 따라 주 비트 라인쌍에서 나타난다. 주 감지 증폭기 활성 신호는 전위차 발생에 따라 거의 동시에 활성화되며, 상기 경우, 주 감지 증폭기의 P-채널 측, 즉 활성 신호 MSEP가 맨처음 상승하는 것이 가능하다. 이러한 구조는 주 비트 라인 쌍 MB,의 전위가 필요한것보다 더 하강하는 것을 방지한다. 주 감지 증폭기(1)가 활성 신호 MSEP, MSEN에 의해 활성화 될때, 주 비트 라인 쌍의 전위차 확대가 촉진된다.
서브-감지 증폭기 선택 회로 TGi는 ts 시점에서 MOS트랜지스터 QT1, QT2를 차단시키도록 주 비트 라인상의 전위차가 200mv+500mv 같은 소정 값에 도달하는 시점에서 하강된다. 이러한 동작은 활성 신호 MSEP가 상승할 때 호라성 신호 MSEP-SSENi 사이에 흐르는 통과 전류를 차단하는데 필요하나(MOS 트랜지스터 QS1,QS2가 설정되여 선-충전 레벨 근처에서 서브-비트 라인 전위로 온된다).
선택 신호 TGi가 하강할 때, 주 감지 증폭기의 활성 신호 MSEN도 역시 하강하기 시작하여, 그 결과, 주 비트 라인 쌍의 하나는 전원 전위를 향해 계속 상승하며, 다른 하나는 접지전위를 향해 계속하강한다. 그후, 선택된 메모리 셀이 관계하는 서브-비트 라인 선택 신호 SSi는 t6시점에서 상승되며, 서브-비트라인 쌍의 충전/비충전은 주 비트 라인 쌍을 통해 수행되며, 그러므로 메모리 셀의 재 기록이 수행된다.
주 비트 라인 쌍의 전체 표유 캐피시턴스가 상기 기술된 ts 시점에서 실시예의 동작에 따라 서브-비트 라인 쌍의 전체 표유 캐패시턴스보다 더 크다면, 통과 전류는 ts시점에서 서브-비트 라인 신호 SSi를 상승시킴으로써 검색되고, 서브-감지 증폭기 선택 신호 TGi를 약하게 하는 것 대신에 서브-비트 라인 쌍중 한 라인의 전위를 약하게 한다.
제 7 도는 본 발명의 제 2 실시예를 나타내는 회로 다이어그램이며, 제 5 도에 도시된 참조번호와 동일한 것은 같은 부분을 표시하는데 사용된다. 제 8 도는 제 2 실시예의 동작 파형 다이어그램이다. 제 1 실시예로부터의 제 2 실시예의 차이점은, 게이트가 각각 주 비트라인 쌍 MB,에 접속되는 MOS트랜지스터 QS3, QS4가 서브-감지 증폭기 선택 신호 TGi에 의해 제어되는 MOS 트랜지스터 QT1, QT2대신에 접속되는 것이다.
동작을 설명하기로 한다. 각 신호는 t₁시점에서 제 1 실시예의 것과 동일하다. 선-충전 평형 신호 PDL 및 서브-비트 라인 선택 신호 SSi는 t2시점에서 하강하며,선택된 워드 라인 WL은 ,t₃시점에서 상승하며,메모리 셀의 데이터는 서브-비트라인SBi에서 판독된다. 그 다음, 서브-감지 증폭기 활성 신호 SSENi가 t₄시점에서 하강하기 시작하며, MOS 트랜지스터 QS1, QS2및 QS3, QS4는 온으로 되고, 주 비트 라인 쌍 MB,의 전위도 역시 하강하기 시작한다. 그러나, 전위차는 서브-비트 라인 쌍의 데이터에 따라 더크다. 상기 시점에서 주 비트 라인 예를 들면 더 낮은 전위를 갖는 비트 MB은 게이트에 접속된 MOS 트랜지스터 QS4를 차단시키며, 통상 전류는 물론 주 비트 라인의 불필요한 강하를 방지한다. 주 감지 증폭기 활성 신호 MSEP는, 주 비트 라인 쌍 MB,의 신호 증폭을 가속시키며, 활성신호 MSEN를 계속적으로 낮게하기 위해 t₄시점에서 상승된다. 서브-비트 라인 선택 신호 SSi는 주 비트 라인의 전위차가 소정값에 도달하는 t5시점에서 상승되며, 제 1 실시예와 동일한 방법으로 메모리 셀의 재 -기록을 수행한다.
상기 실시예에서, 평형 신호 PBL에 의해 구동되는 NOS트랜지스터 ,QB는 선-충전 평형 회로(5)에 부가되며 상기 트랜지스터는 스위차가 t₄시점에서 주 비트 라인 쌍의 몇몇 이유 때문에 발생하는 불안정 동작을 야기할 때 전위차를 제거하고 동작을 안정화 시키는데 사용된다. 평형 신호 PBL은 감지 증폭기의 활성후 하강한다.
상기 기술된 바와 같이, 본 발명은 한 종류의 MOS 트랜지스터만을 사용한 서브-감지 증폭기를 구성하며, 서브-감지 증폭기 활성 신호 라인과 주 비트 라인 사이에 접속된 서브-감지 증폭기의 MOS 트랜지스터에 의해 주 비트 라인에 서브-비트 라인 쌍의 전위차를 전달한다. 그러므로 본 발명은 다음과 같은 효과를 발생한다.
(1) 서브-감지 증폭기에 의해 서브-비트 라인 쌍에서 데이터를 증폭시키는 시간이 필요 없음으로 동작 속도가 빨라진다.
(2) 서브-감지 증폭기가 소형임으로 반도체 메모리의 큰집적도가 가능하다. 서브-비트 라인에 의한 분할 수가 종래 장치와 비교하여 칩 영역을 증가시키는 것 없이 증가될 수 있으므로 더 작은 셀 용량에서도 동작이 안정하며 생산 공정에서 발생되는 변화 마진도 개선될 수 있다.

Claims (4)

  1. 로우 및 컬럼에 배열된 다수의 메모리 셀과, 각 컬럼에 배열된 한 쌍의 주 비트 라인과, 각 컬럼에 제공되고 동일 컬럼의 주 비트 라인 쌍에 접속된 주 감지 증폭기와, 각 컬럼에 제공된 다수 쌍의 서브-비트라인과 각 컬럼에 제공된 다수의 서브-감지 증폭기와, 각 서브-감지 증폭기는 상기 서브-비트 라인 상에 접속된 한 쌍의 입력 노드와, 동일 컬럼의 주 비트 라인 쌍에 접속된 한상의 출력 노드를 가지며, 제어 노드와 동일 컬럼의 주 비트 라인 쌍의 하나 사이에 접속된 제 1 및 제 2 전계 효과 트랜지스터의 제 1 직렬 회로와, 상기 제어 노드와 주 비트 라인 쌍중 다른 쌍 사이에 접속된 제 3 및 제 4 전계 효과 트랜지스터의 제 2 직렬 회로를 가지며, 상기 제 1 및 제 2 트랜지스터의 게이트는 입력 노드 쌍에 접속되고, 주 비트라인 쌍과 동일 컬럼에서 상기 서브-비트 라인쌍 사이에 접속되며, 각 컬럼에 제공되는 다수 쌍의 스위치소자와, 상기 서브-감지 증폭기의 제어 노드에 접속되고 각 컬럼에서 상기 서브-감지 증폭기중 하나를 선택적으로 인에이블링하는 제 1 제어 수단과, 상기 서브-감지 증폭기가 선택적으로 인에이블된후 상기 주 감지 증폭기를 인에이블링하는 제 2 제어 수단과, 다수의 스위치 소자에 접속되고 상기 선택된 서브-감지 증폭기에 연결된 스위치 소자를 도통시키는 제 3 제어 수단을 구비하는 반도체 메모리.
  2. 제 1 항에 있어서, 상기 제 2 및 제 4 트랜지스터의 게이트는 연결된 서브-감지 증폭기가 선택될 때 활성화되는 제 1 제어 신호가 제공되는 반도체 메모리.
  3. 제 1 항에 있어서, 상기 제 2 및 제 4 트랜지스터의 게이트는 각각 상기 주 비트 라인과 접속되는 반도체 메모리.
  4. 주 감지 증폭기와, 상기 주 감지 증폭기에 접속된 제 1 및 제 2 주 비트라인과, 다수의 메모리 셀이 접속되는 제 1 및 제 2 서브-비트라인을 갖는 다수의 서브-비트 라인 쌍과, 상기 제 1 서브-비트 라인과 상기 주 비트 라인 사이에 접속되고 서브-비트 라인 선택신호 라인 각각에 접속된 게이트를 갖는 제 1 MIS트랜지스터와, 상기 제 2 서브-비트 라인과 제 2 주 비트 라인에 접속되고 상기 서브-비트 라인 선택 신호 라인에 접속된 게이트를 갖는 제 2 MIS트랜지스터와, 상기 제 1 서브-비트 라인과 상기 제 1주 비트 라인 사이에 배치되며 각 서브-감지 증폭기 활성 신호 라인 사이에 접속되며 상기 제 2 서브-비트 라인에 접속된 게이트를 갖는 제 3 MIS 트랜지스터와, 상기 서브-가지 증폭기 활성 신호 라인과 상기 제 2 주비트 라인 사이에 배치되며 상기 제 1 서브-비트 라인에 접속된 게이트를 갖는 제 4 MIS트랜지스터를 구비하는 반도체 메모리.
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