DE69125339T2 - Halbleiterspeicheranordnung - Google Patents

Halbleiterspeicheranordnung

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Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die Erfindung betrifft einen Halbleiterspeicherbaustein und insbesondere einen Halbleiterspeicherbaustein zur Anwendung auf eine Speichermatrix eines dynamischen Direktzugriffspeichers (DRAM).
    • Beschreibung des Stands der Technik
  • Herkömmlich weist ein DRAM eine Speichermatrix auf, die z. B. mit einem ersten Block bzw. einer ersten Platte 10a und einer zweiten Platte 10b gemäß Fig. 4 gebildet ist. Die Platten 10a und 10b weisen jeweils Abschnitte der Speichermatrix auf. In der Platte 10a sind wortleitungen WL0 bis WL2n-1 sowie Bitleitungen BL0 bis BLm-1 und BL0 bis BLm - 1 so angeordnet, daß sie sich schneiden. Außerdem sind darin eine Leseverstärkergruppe 12a und ein Zeilendecoder 14a angeordnet. Ähnlich weist die Platte 10b wortleitungen WL0 bis WL2n-1, Bitleitungen BLm bis BL2m-1 sowie BLm bis BL2m - 1, die so angeordnet sind, daß sie sich schneiden, eine Leseverstärkergruppe 12b und einen Zeilendecoder 14b auf.
  • Jede der Leseverstärkergruppen 12a und 12b ist mit m Leseverstärkern 0 bis m-1 und m bis 2m-1 gebildet, während jeder der Zeilendecoder 14a und 14b so angeordnet ist, daß er die Wortleitungen WL0 bis WL2n-1 ansteuert. An jedem Schnittpunkt zwischen den Wortleitungen WL0 bis WL2n-1 und den Bitleitungen BL0 bis BL2m-1 sowie BL0 bis BL2m-1 ist ein Speicherelement MC gebildet, das einen Transistor und einen Kondensator aufweist. Den Leseverstärkergruppen 12a und 12b wird jeweils ein Leseverstärker-Aktivierungssignal φA und ein Bitleitungs-Vorladeausgleichsignal φp zugefuhrt Da im Speicherbaustein von Fig. 4 die Speicherelemente MC in einer Matrix aus 2n (Zeilen) x m (Spalten) in jeder der Platten 10a und 10b angeordnet sind, weist der Speicherbaustein insgesamt 2n (Zeilen) x 2m (Spalten) Speicherelemente MC auf.
  • Anhand eines Signalzeitdiagramms von Fig. 5 wird ein Fall beschrieben, in dem die Speicherelemente aufgefrischt werden, z. B. in einer ersten Zeile der Speichermatrix.
  • Bei Aktivierung oder Freigabe eines Zeilenadreß-Übernahmesignals RAS wird das Bitleitungs-Vorladeausgleichsignal φp zunächst auf Tiefpegel gesetzt, was eine Vorladeoperation auf den Bitleitungen beendet. Anschließend wählen die Zeilendecoder 14a bzw. 14b zwei Wortleitungen WL0 und WL0 in den Platten 10a bzw. 10b aus und setzen dadurch diese Wortleitungen auf Hochpegel. Als Ergebnis werden Informationen aus den Speicherelementen MC der ersten so ausgewählten Zeile zur Bitleitung BL0 und BLm übertragen. Wird nun angenommen, daß ein Speicherelement MC, das in der Darstellung mit einem Vollkreis an einem Kreuzungspunkt zwischen der Wortleitung WL0 und der Bitleitung BL0 bezeichnet ist, mit "tiefen" Daten auf Tiefpegel beladen wird, verringert sich der Pegel der Bitleitung BL0 leicht, was zu einer Potentialdifferenz ΔV1 zwischen der Bitleitung BL0 und der Bitleitung BL0 fuhrt, die weiterhin auf einem Referenzpegel VR gehalten wird.
  • Wird nach Übertragung der Speicherelementinformationen zur Bitleitung ein Leseverstärker-Aktivierungssignal φA zu den Leseverstärkergruppen 12a und 12b geführt und aktiviert diese, wird die anfängliche Potentialdifferenz ΔV1 zwischen Bitleitungen, die zwischen den Bitleitungen BL0 und BL0 auftritt, auf einen Pegel (Vcc-GND) verstärkt. Bei Abschluß der Leseoperation wird die Wortleitung WL0 wieder auf Tiefpegel zurückgefuhrt, und danach, wenn das Bitleitungs-Vorladeausgleichsignal φp wiederum auf Hochpegel gesetzt ist, werden die Bitleitungen BL0 und BL0 wieder auf den Referenzpegel VR zuruckgeführt. Durch diesen Operationsablauf werden die so ausgewählten 2m Speicherelemente vollständig aufgefrischt.
  • Angenommen sei, daß der Referenzpegel VR jeder Bitleitung in einem Haltezustand auf Vcc/2 gesetzt ist. Wird in diesem Zustand eine Speicherelement-Auffrischoperation bewerkstelligt, werden Speicherelement-Lade- und Entladeoperationen über die Bitleitungen durchgeführt, die den folgenden Strom bewirken:
  • I = 2m CD Vcc/(2 Tcyc) (1),
  • worin CD eine Bitleitungskapazität ist und Tcyc die Auffrischzykluszeit bezeichnet. Die meisten Anteile des in einem DRAM auftretenden Stroms entfallen auf den Lade-/Entladestrom, der durch die Bitleitungen gemäß der Darstellung durch den Ausdruck (1) fließt. Wie aus diesem Ausdruck hervorgeht, ist der Strom proportional zur Bitleitungskapazität CD und zur Anzahl 2m von gleichzeitig ausgewählten Leseverstärkern. Folglich ist der herkömmliche Speicher mit einem Problem dahingehend behaftet, daß bei größer werdender Speicherkapazität der Strom proportional zu einer Zunahme der Anzahl von Bitleitungspaaren größer wird, die mit der Zunahme der Speicherkapazität einhergeht.
  • In der Veröffentlichung der Europaische Patentanmeldung EP 0373672 wird ein dynamischer Speicher beschrieben, in dem ein Transfergate-Transistor zwischen jedes Bitleitungspaar und den entsprechenden Leseknoten eines entsprechenden Leseverstärkers eingefügt ist. Die Transfergates trennen die Bitleitungs-Streukapazitäten von den Streukapazitäten der Leseknoten bei Aktivierung der Leseverstärker, um die Operationsgeschwindigkeit der Leseverstärker zu erhöhen.
  • In einem Beitrag von Taylor und Johnson mit dem Titel "A 1-Mbit CMOS Dynamic RAN with a Divided Bit line Matrix Architecture", veröffentlicht in "IEEE Journal of Solid-State Circuits", Band 20, Nr. 5, Oktober 1985, Seiten 894 bis 902, werden die folgenden Merkmale herkömmlicher Großspeichermatrizen beschrieben. Festgestellt wird, daß Großspeichermatrizen herkömmlich in Teilmatrizen mit ausreichend niedrigen Störkapazitäten und -widerständen unterteilt werden, um einen schnellen Betrieb zu ermöglichen. In einer herkömmlichen Architektur erfolgt dies mit zusätzlichen Sätzen aus Leseverstärkern, Wortleitungsdecodern und Bitleitungsdecodern.
  • In "IBM Technical Disclosure Bulletin", Band 32, Nr. 10B, März 1990, Seiten 141 bis 142, wird ein DRAN mit Bitleitungen beschrieben, die in vier Segmente mit NMOS-Durchlaßtransistoren segmentiert sind. Bei Auswahl einer Wortleitung werden nur jene Bitleitungssegmente zwischen dem ausgewählten Segment und dem Leseverstärker durch den Leseverstärker bewegt. Diese Architektur spart Strom mit Ausnahme für die im Segment ausgewählten Wortleitungen ein, die sich am weitesten vom Leseverstärker entfernt befinden.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Erfindung stellt einen Halbleiterspeicherbaustein gemäß den Festlegungen im beigefügten selbständigen Anspruch bereit. Bevorzugte Merkmale der Erfindung sind in Unteransprüchen festgelegt.
  • Somit kann die Erfindung vorteilhaft einen Speicherbaustein bereitstellen, in dem der durch die Bitleitungen fließende Lade-/Entladestrom, der einen Hauptanteil des im Speicherbaustein fließenden Stroms bilden kann, verringert ist, was den Stromverbrauch minimiert und die Wärmeabstrahlung von den Bitleitungen unterdrückt.
  • Die Erfindung wird aus der nachfolgenden näheren Beschreibung im Zusammenhang mit den beigefügten Zeichnungen deutlicher. Es zeigen:
  • Fig. 1 eine schematische Darstellung der Konfiguration einer Ausführungsform eines erfindungsgemäßen Speicherbausteins;
  • Fig. 2 ein Signalzeitdiagramm des Betriebs des Speicherbausteins von Fig. 1;
  • Fig. 3 eine schematische Darstellung der Konfiguration einer alternativen Ausführungsform eines erfindungsgemäßen Speicherbausteins;
  • Fig. 4 eine Darstellung der Konfiguration eines herkömmlichen Speicherbausteins; und
  • Fig. 5 ein Signalzeitdiagramm des Betriebs des Speicherbausteins von Fig. 4.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Fig. 1 zeigt eine Ausführungsform einer erfindungsgemäßen Speichermatrix. Darstellungsgemäß weist die Speichermatrix eine erste Platte 10a und eine zweite Platte 10b auf, d. h., zu diesen Platten gehoren jeweils Abschnitte der Speichermatrix.
  • In der Platte 10a sind Wortleitungen WLx (x = 0, ..., 2n-1) und Bitleitungen BLy, BLy, BLy' und BLy' (y = 0, ..., m-1) so angeordnet, daß sie sich schneiden. Ferner weist die Konfiguration eine Leseverstärkergruppe 12a und einen Zeilendecoder 14a auf. In dieser Matrix ist die Leseverstärkergruppe 12a mit m Leseverstärkern 0 bis m-1 gebildet, die jeweils mit den gepaarten Bitleitungen BLy und BLy (y = 0, ..., m-1) verbunden sind. Die Bitleitungen BLy und BLy (y = 0, ..., m-1) sind über Transfergates TG mit den Bitleitungen BLy' bzw. BLy' (y = 0, ..., m-1) gekoppelt. Jedes der Transfergates ist im wesentlichen an einem zentralen Punkt angeordnet, der von den durch das Gate miteinander verbundenen Bitleitungen gleich beabstandet ist. Bei jedem Empfang eines Transfergate-Steuersignals φTG(1) verbinden die Transfergates TG jeweils die zugehörigen Bitleitungen miteinander oder trennen die Bitleitungen.
  • Die Leseverstärkergruppe 12a aktiviert die Leseverstärker 0 bis m-1 bei jeder Eingabe eines Leseverstärker-Aktivierungs- oder Freigabesignals φA und eines Bitleitungs-Vorladeausgleichsignals φp in sie, um die Potentialdifferenzen zwischen den jeweils zu ihnen gehörenden Bitleitungen zu verstärken und dadurch die Bitleitungs-Vorladeoperation zu überwachen.
  • Die Wortleitungen WLx (x = 0, ..., 2n-1) sind in eine Gruppe A, die mit Wortleitungen WL0 bis WLN-1 gebildet ist, und in eine Gruppe B, die mit Wortleitungen WLn bis WL2n-1 gebildet ist, klassifiziert. Ein Abschnitt des Zeilendecoders 14a ist mit den die Gruppe A bildenden Wortleitungen WL0 bis WLn-1 verbunden, um die Wortleitungen WL0 bis WLn-1 der Gruppe A auszuwählen und anzusteuern. Der übrige Abschnitt des Zeilendecoders 14a ist mit den die Gruppe B bildenden Wortleitungen WLn bis WL2n-1 verbunden, um diese Wortleitungen auszuwählen und anzusteuern.
  • In der Platte 10b sind Wortleitungen WL2n-1 bis WL0 und Bitleitungen BLy, BLy, BLy' und BLy' (y = m, ...2m-1) so angeordnet, daß sie sich schneiden. Ferner weist die Platte 10b eine Leseverstärkergruppe 12b und einen Zeilendecoder 14b auf. Die Leseverstärkergruppe 12b ist mit m Leseverstärkern m bis 2m-1 gebildet, die jeweils mit den gepaarten Bitleitungen BLy und BLy (y = m, ..., 2m-1) verbunden sind. Die Bitleitungen BLy und BLy (y = m, ..., 2m-1) sind über Transfergates TG mit den Bitleitungen BLy' bzw. BLy' (y = m, ..., 2m-1) gekoppelt. Wie in der Platte 10a ist jedes der Transfergates TG im wesentlichen an einem zentralen Punkt angeordnet, der von den durch das Gate miteinander verbundenen Bitleitungen gleich beabstandet ist. Bei jeder Zuführung eines Transfergate-Steuersignals φTG(2) verbinden die Transfergates die zugehörigen Bitleitungen miteinander oder trennen die Bitleitungen.
  • In der Platte 10b sind die Wortleitungen WLx (x = 0, ..., 2n-1) in einer Folge von WL2n-1 bis WL0 angeordnet, die gegenüber ihrer Folge in der Platte 10a umgekehrt ist. Insbesondere ist die Wortleitung WL2n-1 an einer Position am nächsten zur Leseverstärkergruppe 12b angeordnet, während sich die Wortleitung WL0 an einer Position befindet, die den größten Abstand von der Leseverstärkergruppe 12b hat. Als Folge davon ist die Gruppe B mit den Wortleitungen WLn bis WL2n-1 nahe der Leseverstärkergruppe 12b angeordnet, während die Gruppe A mit den Wortleitungen WL0 bis WLn-1 an einer davon beabstandeten Position angeordnet ist. Außerdem ist ein Abschnitt des Zeilendecoders 14b nahe der Leseverstärkergruppe 12b mit den Wortleitungen WL2n-1 bis WLn der Gruppe B verbunden, um diese Wortleitungen auszuwählen und zu steuern. Der andere Abschnitt des Zeilendecoders 14b ist mit den Wortleitungen WLn-1 bis WL0 der Gruppe A verbunden, um dadurch diese Wortleitungen auszuwählen und zu steuern.
  • An den jeweiligen Schnittpunkten zwischen den Wortleitungen WL0 bis WL2n-1 und den Bitleitungen BLy, BLy, BLy' und BLy' (y = 0, ..., m-1) ist ein Speicherelement MC gebildet, das einen Transistor und einen Kondensator aufweist. Im Speicherbaustein von Fig. 1 sind Speicherelemente in einer Matrix aus 2n (Zeilen) x m (Spalten) in jeder der Platten angeordnet. Das heißt, der Speicherbaustein hat insgesamt 2n (Zeilen) x m (Spalten) Speicherelemente.
  • In der Ausführungsform ist gemäß der vorstehenden Beschreibung ein Transfergate TG an einer Position angeordnet, die von zwei zu ihm gehörenden Bitleitungen gleich beabstandet ist, und die Wortleitungen sind in die Gruppe A mit Wortleitungen, die jeweils einen kleineren Adreßwert haben, und die Gruppe B mit Wortleitungen, denen jeweils ein größerer Adreßwert zugeordnet ist, klassifiziert. In der Platte 10a ist die Gruppe A auf der Seite der Leseverstärkergruppe 12a positioniert, während sich in der Platte 10b die Gruppe B auf der Seite der Leseverstärkergruppe 12b befindet. Folglich wird bei Auswahl der Wortleitung WL0 die Wortleitung WL0 in der Nähe der Leseverstärkergruppe 12a in der Platte 10a aktiviert oder freigegeben, während die von der Leseverstärkergruppe 12b beabstandete Wortleitung WL0 in der Platte 10b aktiviert wird.
  • Im folgenden wird der Betrieb des Speicherbausteins anhand des Signalzeitdiagramms von Fig. 2 beschrieben. Die Transfergate-Steuersignale φTG(1) und φTG(2) sind im Haltezustand jeweils auf Hochpegel gesetzt. Bei Aktivierung eines Zeilenadreß-Übernahmesignals RAS ändert sich der Zustand des Bitleitungs-Vorladeausgleichsignal φp auf Tiefpegel. Als nächstes wird das Transfergate TG betätigt, um eine Bitleitungstrennung in der Platte 10a oder 10b vorzunehmen. In dem Fall, in dem die Wortleitungen WL0 bis WLn-1 der Gruppe A auszuwählen sind, wird der Zustand des Transfergate-Steuersignals φTG(1) auf Tiefpegel geändert. Sollen dagegen die Wortleitungen WLn bis WL2n-1 der Gruppe B ausgewählt werden, wird das Transfergate-Steuersignal φTG(2) auf Tiefpegel gesetzt. In dieser Ausführungsform wählen die Zeilendecoder 14a und 14b die jeweils zu ihnen gehörenden Wortleitungen WL0 aus, und anschließend wird das Transfergate-Steuersignal φTG(1) auf Tiefpegel gemäß Fig. 2 gesetzt. Das Transfergate-Steuersignal φTG(2) wird hochpeglig gehalten. Wird danach die Wortleitung WL0 in der Platte 10a oder 10b zur Auswahl eines Speicherelements MC auf Hochpegel gesetzt, werden Speicherelementinformationen aus ihr zur zugehörigen Bitleitung übertragen.
  • Wird hierbei angenommen, daß ein durch einen Vollkreis an einem Kreuzungspunkt zwischen der Wortleitung WL0 und der Bitleitung BL0 bezeichnetes Speicherelement mit "tiefen" Daten beladen und der Bitleitungs-Vorladepegel VR ist, kommt es, da die Transfergates TG in der Platte 10a abgeschaltet sind, zur Bitleitungstrennung, und daher wird ihre Bitleitungskapazität halb so groß wie im vorstehend beschriebenen herkömmlichen Beispiel. Folglich ergibt sich die Potentialdifferenz ΔV2 zwischen Bitleitungen als ΔV2 = 2 ΔV1, d. h, man erhält ein Potentialdifferenzsignal mit einer Potentialdifferenz, die das Doppelte der des im herkömmlichen Beispiel erzeugten Signals ist. Da andererseits die Transfergates TG in der Platte 10b eingeschaltet sind, beträgt die Potentialdifferenz zwischen den Bitleitungen AV1, was der gleicht, die im herkömmlichen Beispiel zustandekommt.
  • Nach Abgabe der Speicherelementinformationen vom Speicherelement MC zur Bitleitung BL0 wird das Leseverstärker-Aktivierungssignal φA zugeführt, um den Leseverstärker 0 zu aktivieren, der seinerseits die Potentialdifferenz zwischen den Bitleitungen BL0 und BL0 auf einen Pegel (Vcc-GND) verstärkt. Bei anschließender Wiederherstellung eines Tiefpegels für die Wortleitung WL0 und das Leseverstärker-Aktivierungssignal φA werden das Bitleitungs-Vorladeausgleichsignal φP und das Transfergate-Steuersignal φTG(1) freigegeben, wodurch die Bitleitungen BL0 und BL0 wiederum auf den Vorladepegel VR gebracht werden. Über die vorgenannte Operationsfolge werden somit die 2m Speicherelemente vollständig aufgefrischt.
  • Ist der Bitleitungs-Vorladepegel VR des Haltezustands auf Vcc/2 gesetzt, stellt sich der im Speicherbaustein infolge der Lade- und Entladeoperationen durch die Bitleitungen fließende Strom wie folgt dar:
  • I = (m CD + m CD/2)Vcc/(2 Tcyc)
  • = 3m CD Vcc/(4 Tcyc)
  • Im Vergleich mit dem durch den Ausdruck 1 dargestellten Strom des herkömmlichen Beispiels läßt sich folglich der durch die Bitleitungen in diesem Speicherbaustein fließende Strom auf 75 % des Werts verringern, der im herkömmlichen Speicher entwickelt wird.
  • Fig. 3 zeigt eine alternative Ausführungsform einer erfindungsgemäßen Speichermatrix. Im Speicherbaustein von Fig. 3 weist die Speichermatrix vier Platten 10a bis 10d mit Leseverstärkergruppen 12a bis 12d bzw. Zeilendecodern 14a bis 14d auf.
  • In jeder der vier Platten 10a bis 10d der Speichermatrix dieser Ausführungsform ist jede Bitleitung in vier Abschnitte durch ein Transfergate unterteilt, das an Positionen angeordnet ist, die in Fig. 3 mit einer Strichlinie bezeichnet sind. Folglich sind die Wortleitungen jeder Platte ebenfalls in vier Gruppen A bis D in der Reihenfolge ihnen zugewiesener Adressen klassifiziert. Die Wortleitungsgruppen A bis D sind in den Platten 10a bis lod jeweils auf die in Fig. 3 gezeigte Weise angeordnet.
  • Nunmehr soll ein Fall betrachtet werden, in dem die wortleitungsgruppe A ausgewählt werden soll. Im Auffrischzyklus werden die Transfergate-Steuersignale φTG(1)a, φTG(2)b und φTG(3)c auf Tiefpegel gesetzt. Folglich werden die jeweils durch die Bitleitungen der Platten 10a bis 10d fließenden Ströme 1/4, 2/4, 3/4 bzw. 4/4 der Ströme, die in einem zugehörigen Baustein nach dem Stand der Technik entwickelt werden. Im Vergleich mit dem herkömmlichen Speicher ergibt sich damit das folgende Verhältnis zwischen dem Gesamtstrom, der in der Speichermatrix auftritt, und dem nach dem Stand der Technik entwickelten:
  • (1/4 + 2/4 + 3/4 + 4/4)/(4 4/4) = 0,625
  • Das heißt, der durch die Speichermatrix insgesamt fließende Gesamtstrom läßt sich auf 62,5 % des im herkömmlichen Beispiel auftretenden Werts verringern. Soll ferner eine andere Wortleitungsgruppe ausgewählt werden, minimiert sich der Strom gleichermaßen auf 62,5 % des Werts nach dem Stand der Technik.
  • Obwohl in den vorstehenden Ausführungsformen eine Speichermatrix beschrieben wurde, die zwei oder vier Platten aufweist, ist die Anzahl der Platten des erfindungsgemäßen Speicherbausteins durch die Ausführungsformen nicht eingeschränkt. Außerdem ist die Anordnung der unterteilten Gruppen nicht auf die im Zusammenhang mit den Ausführungsformen beschriebenen beschränkt.
  • Wie zuvor beschrieben wurde, sind erfindungsgemäß Transfergates angeordnet, um jeweils zu ihnen gehrende Bitleitungen so zu unterteilen, daß in einer Speicheroperation ein nicht zur Operation gehörender Abschnitt von Bitleitungen von dazu gehörenden Leseverstärkern getrennt ist. Folglich kann in der Speicheroperation auf Lade- und Entladeoperationen für den abgetrennten Abschnitt der Bitleitungen verzichtet werden. Als Ergebnis können erfindungsgemäß die Lade- und Entladeoperationen durch die Bitleitungen, die den größten Einfluß auf die Größe des im Halbleiterspeicher fließenden Strom haben, minimiert werden, um den Stromverbrauch und die Wärmeabstrahlung zu senken.
  • Während die Erfindung anhand der speziellen, zur Veranschaulichung dienenden Ausführungsformen beschrieben wurde, ist sie nicht durch diese Ausführungsformen, sondern lediglich durch die beigefügten Ansprüche beschränkt. Dem Fachmann wird deutlich sein, daß die Ausführungsformen geändert oder abgewandelt werden können, ohne vom Schutzumfang der Erfindung abzuweichen.

Claims (5)

1. Halbleiterspeichervorrichtung mit mehreren Speicherblöcken (10a; 10b; 10c; 10d), wobei jeder Speicherblock aufweist:
mehrere Sensorverstärker (12a; 12b; 12c; 12d), mehrere Bitleitungspaare (BL0 bis BL2m-1; BL0 bis BL2m-1, wobei die Bitleitungspaare mit zugehörigen Sensorverstärkern verbunden sind,
mehreren Wortleitungen (WL0 bis WL2n-1; WL0 bis WL2n-1), die so angeordnet sind, daß sie die Bitleitungen schneiden;
mehrere Speicherzellen (MC), die jeweils an einer Schnittstelle zwischen den Bitleitungen und den Wortleitungen angeordnet sind; und
Übertragungsgatter (TG), die jeweils zugehörig zu einer der Bitleitungen so angeordnet sind, daß jeder Speicherblock durch ein oder mehrere Übertragungsgatter in mehrere Zonen unterteilt ist, wobei die Wortleitungen jeder der Speicherzellen in mehrere Gruppen (A; B; C; D) klassifiziert werden,
wobei die Gruppen in jedem Speicherblock so angeordnet sind, daß die durch ein identisches Adressensignal ausgew(hlten Wortleitungen zu Gruppen gehren, die an verschiedenen Stellen in verschiedenen Speicherblöcken angeordnet sind.
2. Halbleitervorrichtung nach Anspruch 1, wobei die durch ein identisches Adressensignal ausgewählten Wortleitungen in den Speicherblöcken entsprechend Folgen angeordnet sind, die für jeden Speicherblock abwechselnd umgekehrt sind.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, wobei
die Gruppen in benachbarten Speicherblöcken so angeordnet sind, daß die durch ein identisches Adressensignal ausgewählten Wortleitungen zu Gruppen gehören, die in den Speicherblöcken benachbart zueinander sind.
4. Halbleiterspeichervorrichtung nach Anspruch 1, 2 oder 3, wobei
jeder Speicherblock so viele Zeilendecoder (14a; 14b; 14c; 14d) aufweist, wie Gruppen vorhanden sind, wobei die Zeilendecoder in jeder Gruppe mit den Wortleitungen verbunden sind, die zu der Gruppe gehören.
5. Halbleiterspeichervorrichtung nach einem der vorstehenden Ansprüche, wobei
jede Gruppe eine identische Anzahl von Wortleitungen und eine identische Anzahl von Speicherzellen aufweist.
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