KR870002653A - 래치 엎 현상을 감소시키는 상보형 반도체장치 - Google Patents

래치 엎 현상을 감소시키는 상보형 반도체장치 Download PDF

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야마모도 다꾸마
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Abstract

내용 없음

Description

래치 엎 현상을 감소시키는 상보형 반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 일반적인 CMOS-반전기(inverter)의 회로 다이아그램.
제 5 도는 본 발명에 따른 상보형(相補型) 반도체 장치를 나타내는 블록도.
제 6 도는 제 5 도에 도시된 기판 전위검출회로의 출력특성의 설명도.

Claims (11)

  1. 제 1 도전형에 맞서 제 2 도전형의 구역을 혼입하여 그들사이에 P-N 접합을 형성하는 상기 제 1 도전형의 기판 ; 상기 기판에 형성되며, 상기 제 1도전형의 구역을 혼합하여 그들사이에 P-N 접합을 형성하는 제 2 도전형의 웰 ; 고전위용 수단 ; 저전위용 수단 ; 인에이블신호 발생용 수단 ; 상보형 반도체 구조를 지니는 내부회로 ; 상기 고전위 및 상기 저전위에 의해 한정된 범위를 일탈한 승압된 전위를 가하는 수단 ; 역 바이어스가 상기 기판 또는 상기 웰의 상기 P-N 접합에서 발생되도록 하기 위한 바이어스 전위 발생용 바이어스전위 발생회로 ; 상기 기판 또는 상기 웰의 전위검출용 전위검출회로 ; 와 상기 기판 상기 웰의 상기 검출된 전위에 따라 상기 인에이블신호를 상기 내부회로에 가하기 위하여 상기 바이어스전위 검출회로와 상기 내부회로에 접속된 게이트회로로 이루어지는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 기판 또는 상기 웰이 P-도전형인 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 기판전위 검출회로가 기준전위 수신용입력, 기판바이어스전위 및 출력을 지니는 제 1 CMIS-반전기회로 ; 와 상기 제 1 CMIS-반전기 회로의 출력에 접속된 입력 및 상기 게이트 회로에 접속된 출력을 지니는 제 2 CMIS-반전기회로 와로 이루어지는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서, 상기 게이트회로가 두-입력 CMIS NAND 게이트 회로로 이루어지는 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서, 상기 CMIS NAND 게이트 회로가 상기 검출회로의 상기 인에이블신호와 출력신호를 수신하는 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서, 상기 게이트회로가 두-입력 CMIS NOR 게이트 회로로 이루어지는 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서, 상기 CMIS NOR 게이트회로가 상기 검출회로의 상기 인에이블신호와 출력신호를 수신하는 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서, 상기 내부회로가 메모리회로로 이루어지고 상기 인에이블신호가 상기 메모리회로의 작동클럭신호인 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서, 상기 메모리회로가 다수의 워드선 ; 다수의 비트선 ; 상기 워드선과 상기 비트선사이에 연결된 다수의 메모리셀 ; 선택신호를 발생시키기 위한 어드레스신호 디코딩용 디코딩회로 ; 와 상기 선택신호에 응하여 상기 전위적용수단의 전위를 사용하므로써 상기 다수의 워드선 가운데서의 하나의 워드선 구동용 구동회로 와로 이루어지는 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서, 각각의 상기 다수의 메모리셀이, 상기 비트선의 하나에 접속된 소오스, 상기 워드선의 하나에 접속된 게이트 및 드레인을 지니는 P-채널형 MIS 억세스 게이트 ; 상기 P-채널형 MIS 억세스게이트의 드레인에 접속된 전극을 지니는 캐패시터 ; 및 상기 승압된 전위 적용수단에 접속된 전극 와로 이루어지는 다이나믹형 랜덤억세스메모리 구조를 지니는 것을 특징으로 하는 반도체장치.
  11. 제 9 항에 있어서, 각각의 상기 다수의 메모리셀이, 상기 저전원전위 수단에 접속된 두 로우드 ; 상기 두 로우드와 상기 고전원전위 수단사이에 연결된 두개 교차접속된 P-채널형 MIS 트랜지스터 ; 와 상기 두개 교차접속된 P-채널형 MIS트랜지스터와 두개의 상기 비트선 사이에 연결되어 상기 워드선 하나의 전위에 의해 작동되는 두 MIS 전송게이트 ; 와로 이루어지는 스태틱형 랜덤억세스메모리구조를 지니는 것을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860006673A 1985-08-14 1986-08-13 래치엎 현상을 감소시키는 상보형 반도체장치 KR900002621B1 (ko)

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