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Die
Erfindung betrifft eine Leseverstärkeranordnung für eine Speichereinrichtung.
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Speichereinrichtungen
weisen in der Regel eine Mehrzahl einzelner Speicherzellen auf,
die im Betrieb zur Speicherung von Informationseinheiten ausgelegt
sind und die über
vorgesehene Leitungseinrichtungen, insbesondere Zeilenleitungen
oder Wortleitungen und Spaltenleitungen oder Bitleitungen angesprochen
werden, um den Informationsinhalt einzuschreiben oder auszulesen.
Dabei weisen die Ausleseleitungseinrichtungen, häufig die so genannten Bitleitungseinrichtungen,
so genannte Leseverstärker
oder Senseamplifier auf, mit denen im Betrieb die binär vorliegenden
Informationszustände
in den einzelnen Zellen diskriminiert und zur Ausgabe nach außen verstärkt werden.
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Moderne
Speichereinrichtungen sind als hochintegrierte Halbleiterschaltungen
ausgelegt, bei welchen die Speicherzellen und die sie auslesenden Leseverstärker auf
engstem Raum dicht benachbart in und/oder auf einem Halbleitersubstrat
ausgebildet und angeordnet sind. Im Betrieb werden die Leseverstärker nicht
nur mit den Ausleseleitungseinrichtungen verbunden, sondern auch
mit entsprechenden Betriebsspannungen und Steuerspannungen versorgt.
Dabei werden häufig
Leseverstärkeranordnungen
aus einer Mehrzahl von Leseverstärkern
für eine Gruppe
von Speicherzellen, einem Zellenfeld, mit gemeinsamen Versorgungs-/Steuerspannungen
beaufschlagt.
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Wegen
der engen Nachbarschaft der einzelnen Leseverstärkereinrichtungen der Leseverstärkeranordnung
kommt es dabei zu wechselseitigen Beeinflussungen der Leseverstärkereinrichtungen
untereinander. Dies ist insbesondere dann der Fall, wenn aufgrund
eines engen Unterscheidungs-, Diskriminierungs- oder Sensemarginbereiches
eine eindeutige Unterscheidung oder Diskriminierung der logischen
Informationszustände
der Speicherzellen aufgrund der Qualität der Speicherzellen und der
darin enthaltenen Speicherkondensatoren schwierig ist.
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Es
ist bei herkömmlichen
Layouts für
Leseverstärkeranordnung
insbesondere problematisch, dass die Steuer-/Versorgungsspannung
durch einen so genannten Diffusionskontakt in ein aktives Gebiet oder
Diffusionsgebiet des Halbleitersubstrats eingespeist wird, von wo
sich dann die Steuer-/Versorgungsspannung auf das gesamte Diffusionsgebiet ausbreitet
und verteilt, um die Mehrzahl der in diesem Diffusionsgebiet vorgesehenen
Leseverstärkereinrichtungen
der Leseverstärkeranordnung
oder Teile davon gemeinsam zu versorgen und/oder zu steuern.
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Wegen
der Notwendigkeit, die Strukturen in oder auf dem Halbleitersubstrat
immer weiter zu verkleinern, verringern sich die Abstände bestimmter Strukturen
derart, dass bestimmte Diffusionswiderstände in oder auf dem Halbleitersubstrat,
die als ohmsche Widerstände
wirken, sich immer stärker vergrößern. Dadurch
kommt es aufgrund der punktuell eingespeisten Steuer-/Versorgungsspannungen zu
entsprechenden Spannungsabfällen über die
Diffusionswiderstände,
so dass während
des Lese-, Abtast- oder Sensevorgangs die eingespeiste Steuer-/Versorgungsspannung
entsprechend abgesenkt wird. Beim Abtasten oder Auslesen fließen über bestimmte
Bereiche der Leseverstärkereinrichtungen relativ
große
elektrische Ströme,
die dann aufgrund der Diffusionszustände zu entsprechenden Spannungsabfällen an
unterschiedlichen Orten in oder auf dem Halbleitersubstrat führen. Diese
unterschiedlichen Spannungsabfälle
führen
dann in Abhängigkeit der
jeweiligen auszulesenden Bitmuster zu unterschiedlichen Werten in
Bezug auf das detektierte und verstärkte Ausgangssignal für die jeweilige
Speicherzelle.
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Insgesamt
gesehen führen
also Versorgungsspannungsunterschiede aufgrund unterschiedlicher
Diffusionswiderstände
in Abhängigkeit
von den Bitmustern an den Differenzverstärkern zu Asymmetrien im Hinblick
auf die Spannungsbewertung, wodurch die Abtast- oder Auslesegenauigkeit
beschränkt
oder verringert wird.
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Es
kann z.B. passieren, dass aufgrund der Einengung des Abtastbereiches
oder des Absenkens des Sensemargins ein eingelesenes und abgetastetes
Signal, welches eigentlich als logische "1" detektiert
und verstärkt
werden müsste,
aufgrund der entsprechenden Spannungsabfälle als logische "0" ausgewiesen und nach außen hin
verstärkt
wird, weil aufgrund der Diffusionswiderstände der Einfluss in oder auf
dem Halbleitersubstrat benachbarter Verstärkereinrichtungen aufgrund
der Variation der Steuer-/Versorgungsspannung das entsprechende
Signal, einer logischen Eins entsprechend, zu einem niedrigeren
Potenzial nach unten gezogen wird.
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Aus
der
US 5,822,262 A sind
eine Vorrichtung sowie ein Verfahren für eine Abtastarchitektur für einen
DRAM bekannt. Dabei ist eine Mehrzahl Speicheranordnungen vorgesehen,
die jeweils mit einem Leseverstärker über ein
Bitleitungspaar verbunden sind. Zum Aktivieren der Leseverstärker auf
der Grundlage unterschiedlicher Signale sind erste, zweite und dritte
Transistorschaltkreise ausgebildet.
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Die
US 6,157,586 A zeigt
eine Speichereinrichtung mit einer Potenzialsteuerung, um den Arbeitsbereich
beim Beginn eines Abtastzyklus zu erweitern. Dazu wird eine Halbleiterspeichereinrichtung
mit einer Speicherzelle, einem Paar Bitleitungen, einer differentiellen
Verstärkereinrichtung
sowie einer Potenzialsteuereinrichtung ausgebildet. Zur Datenspeicherung
nehmen die Speicherzellen entsprechende Ladungen auf. Die Bitleitungen
sind mit der jeweiligen Speicherzelle verbunden, wobei gemäß der gespeicherten
Ladung eine Potenzialdifferenz generiert wird. Die differentielle
Verstärkerein richtung
weist ein Paar MOS-Transistoren auf, die in Serie geschaltet sind
und zwischen dem Bitleitungspaar liegen. Die Potenzialsteuereinrichtung
dient dem Steuern des Potenzials der Sourcebereiche der MOS-Transistoren
am Beginn der differentiellen Verstärkung, welche durch die MOS-Transistoren
realisiert wird. Die MOS-Transistoren sind nicht auf einem gemeinsamen
und zusammenhängend
durchgehend aktiven Gebiet ausgebildet.
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Die
DE 39 37 068 A1 betrifft
eine dynamische Halbleiterspeicheranordnung aus einer Mehrzahl dynamischer
Speicherzellen, die längs
vorgesehener Bitleitungen angeordnet sind. Vorgesehen sind des Weiteren
dynamische Lese- oder Messverstärker.
Bei jedem Messverstärker
ist ein Paar MOS-Transistoren vorgesehen und an die Bitleitungen
angeschlossen. Dabei sind Messverstärkergruppen mit jeweils mindestens
zwei Messverstärkern
im Hinblick auf ihre MOS-Transistoren in einem Bereich bzw. in einer
Zone angeordnet, die von einer Anzahl Bitleitungspaaren passiert
wird. Auf spezielle Polysiliziumgatestrukturen kommt es hierbei
nicht an, auch wenn ein aktives Gebiet gemeinsam von zwei Transistor
genutzt wird.
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Die
JP 58-12195 A betrifft eine Halbleiterspeichereinrichtung, bei welcher
eine Balance zwischen den elektrischen Charakteristika zwischen zwei
Datenleitungen erreicht werden soll. Hier sind gemeinsame Kontakte
benachbarter Leseverstärker mit
einem aktiven Gebiet vorgesehen. Es kommt aber darauf an, dass die
vorgesehenen Leseverstärker
vollständig
voneinander entkoppelt sind. Die vorgesehenen Kontakte liegen zentral
und trennen die Leseverstärker
voneinander. Dadurch werden Kontaktwiderstände von beiden benachbarten
Leseverstärkern
mit benutzt.
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Die
US 5,610,868 A zeigt
ebenfalls eine Halbleiterspeichereinrichtung. Dabei handelt es sich auch
um eine typische Leseverstärkerschaltung,
bei welcher Anschlüsse
vorgesehen sind, die das aktive Gebiet zwischen benachbarten Lesever stärkern nutzen.
Die dabei vorgesehenen Transistoren bestehen aus zwei Teilen und
sind in der Mitte unterbrochen.
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Der
Erfindung liegt die Aufgabe zugrunde, eine Leseverstärkeranordnung
für eine
Speichereinrichtung zu schaffen, durch welche die auszulesenden
Zellenzustände
der Speicherzellen der Speichereinrichtung im Betrieb möglichst
verlässlich
und von räumlich
benachbarten Schaltungsanordnungen möglichst unbeeinflussbar auslesbar
sind.
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Die
Aufgabe wird bei einer Leseverstärkeranordnung
für eine
Speichereinrichtung erfindungsgemäß durch die Merkmale des Anspruchs
1 gelöst. Vorteilhafte
Weiterbildungen der erfindungsgemäßen Leseverstärkeranordnung
sind Gegenstand der abhängigen
Unteransprüche.
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Erfindungsgemäß wird eine
Leseverstärkeranordnung
für eine
Speichereinrichtung vorgeschlagen, welche ausgebildet ist, im Betrieb
eine Mehrzahl zugeordneter Speicherzellen der Speichereinrichtung
auszulesen, und welche dazu eine Mehrzahl Leseverstärkereinrichtungen
aufweist, wobei die Leseverstärkereinrichtungen
in einem Halbleitersubstrat ausgebildet sind, wobei die Leseverstärkereinrichtungen
zumindest zum Teil über
eine gemeinsame Steuer-/Versorgungsspannung steuerbar und betreibbar
sind, wobei zum Zuführen
der gemeinsamen Steuer-/Versorgungsspannung
ein Diffusionskontakt auf und in einem Bereich des Halbleitersubstrats
vorgesehen ist, wobei der Diffusionskontakt zum Zuführen der
gemeinsamen Steuer-/Versorgungsspannung
zur jeweiligen Leseverstärkereinrichtung
einen Gesamtanschlusswiderstand aufweist, wobei der Gesamtanschlusswiderstand
eine in Bezug auf die jeweilige Leseverstärkereinrichtung äußere Anschlusswiderstandskomponente
und eine in Bezug auf die jeweilige Leseverstärkereinrichtung innere Anschlusswiderstandskomponente
aufweist, wobei jeder Leseverstärker
mindestens ein Paar erste Transistoren mit einem ersten Transistor
und einem zweiten Transistor aufweist, wobei die Transistoren der Paare
erster Transistoren jeweils in unmittelbarer Nähe zueinander auf und in einem
gemeinsamen ersten aktiven Diffusionsgebiet, des Halbleitersubstrats
ausgebildet sind, wobei der Drainbereich des ersten Transistors
und der Sourcebereich des zweiten Transistors einen ersten gemeinsamen
Source-/Drainbereich bilden, wobei die Gatebereiche des ersten und
des zweiten Transistors in oder auf dem Bereich des Halbleitersubstrats
jeweils mit einem zusammenhängenden
Einschlussgebiet oder einem Innenbereich ausgebildet sind, wobei
der jeweils zugeordnete Diffusionskontakt eine Mehrzahl von Einzelkontakten
aufweist, wobei die Verminderung und die Vergrößerung der äußeren Anschlusswiderstandskomponente
bzw. der inneren Anschlusswiderstandskomponente durch die geometrische
Ausgestaltung der jeweiligen Leseverstärkereinrichtung und dessen
Layouts im Bereich des Halbleitersubstrats realisiert sind, indem
ein Einschnürungsbereich im
Gatebereich mindestens einer Transistoreinrichtung ausgebildet ist,
so dass die äußere Anschlusswiderstandskomponente
bei ansonsten konstantem Wert für
den Gesamtanschlusswiderstand vermindert ausgebildet ist und so
dass die innere Anschlusswiderstandskomponente bei ansonsten im Wesentlichen
konstantem Wert für
den Gesamtanschlusswiderstand vergrößert ausgebildet ist.
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Vorzugsweise
sind die Leseverstärkereinrichtungen
jeweils in Bitleitungseinrichtungen mit jeweils einer Bitleitung
und einer komplementären
Bitleitung angeordnet ausgebildet, wobei durch die Bitleitungseinrichtungen
der jeweilige Verstärkereinrichtung
ein abzutastendes und zu verstärkendes
Abtast- oder Informationssignal
der jeweils zugeordneten Speicherzelle im Betrieb zuführbar ist.
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Es
ist des Weiteren vorgesehen, dass die Leseverstärkereinrichtung jeweils eine
Anordnung kreuzweise verschalteter Invertereinrichtungen in Form
von Flipflopeinrichtungen aufweist, wobei der Schaltzustand der
Anordnung oder das auszugebende Signal der jeweiligen Verstärkereinrichtung
durch ein zugeführtes
Abtastsignal auf der jeweiligen Bitleitungsein richtung erzeugbar
ist. Dies gewährleistet, dass
das über
die Leitungseinrichtung oder Bitleitungseinrichtung zugeführte abzutastende
Signal tatsächlich
in binärer
oder logischer Form erfasst, unterschieden und entsprechend durch
einen Zustand der Verstärkereinrichtung
verstärkt
nach außen
abgegeben und weitergeführt
wird.
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Dabei
können
die Transistoren des Paares erster Transistoren als gleiche oder
gleich wirkende NMOS-Transistoren ausgebildet sein.
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Die
Transistoren der Paare erster Transistoren weisen jeweils einen
Source-, Drain- und Gatebereich oder -kontakt auf. Ferner ist der
Gatebereich des ersten Transistors mit dem Drainbereich des zweiten
Transistors durch eine erste Leitungseinrichtung und der Sourcebereich
des ersten Transistors mit dem Gatebereich des zweiten Transistors
durch eine zweite Leitungseinrichtung elektrisch leitend verbunden
ausgebildet. Dadurch wird zum Teil die kreuzweise Verschaltung realisiert.
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Dies
kann erreicht werden, indem der Drainbereich des ersten Transistors
jeweils mit dem Sourcebereich des zweiten Transistors in einem selben ersten
gemeinsamen Bereich oder Gebiet auf oder im Halbleitersubstrat ausgebildet
sind, also einen gemeinsamen ersten Source-/Drainbereich bilden
oder aufweisen.
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Es
ist ferner vorgesehen, dass der erste Transistor und der zweite
Transistor jeweils räumlich eng
benachbart angeordnet ausgebildet sind, und zwar punktsymmetrisch
zum ersten gemeinsamen Source-/Drainbereich. Dies ermöglicht im
Rahmen des vorgesehenen Halbleiterlayouts eine besonders einfache
Verschaltung durch entsprechende Leitungseinrichtungen.
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Ferner
wird bevorzugt, dass der Gatebereich des ersten und des zweiten
Transistors jeweils in oder auf einem konvex- konkaven oder konkav-konvexen Gebiet
oder Bereich des Halbleitersubstrats in U-Form ausgebildet ist.
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Weiterhin
vorteilhaft ist, wenn der Gatebereich des ersten und/oder des zweiten
Transistors jeweils in oder auf einem zusammenhängenden Gebiet oder Bereich
des Halbleitersubstrats mit unbedecktem kreisförmigen Innenbereich ausgebildet
und angeordnet ist, wobei im Innenbereich der Sourcebereich des
ersten Transistors bzw. der Drainbereich des zweiten Transistors
oder jeweils ein Diffusionskontakt zur Kontaktierung mit einer Leitungseinrichtung
vorgesehen sind.
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Dabei
können
die Transistoren symmetrisch aufgebaut sein oder es können auch
die Funktionen von Source und Drain, wie sie oben beschrieben wurden,
in entsprechender Art und Weise ausgetauscht werden, so dass der
Drainbereich des ersten Transistors bzw. der Sourcebereich des zweiten
Transistors jeweils in einem Innenbereich, vom Gate umgeben, ausgebildet
ist, und/oder der Sourcebereich des ersten Transistors bzw. der
Drainbereich des zweiten Transistors in einem gemeinsamen ersten
Source-/Drainbereich ausgebildet und angeordnet sind.
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Gemäß einer
weiteren Ausführungsform
der erfindungsgemäßen Leseverstärkeranordnung
ist es vorgesehen, dass der Sourcebereich des ersten Transistors
bzw. der Drainbereich des zweiten Transistors im jeweiligen Innenbereich
ausgebildet sind, oder umgekehrt.
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Weiterhin
ist es vorteilhaft, dass der zugeordnete Diffusionskontakt für eine erste
gemeinsame Steuer-/Versorgungsspannung jeweils in oder auf einem
Bereich des Halbleitersubstrats ausgebildet ist, welcher zwischen
den Transistoren des Paares erster Transistoren angeordnet ist.
Dies ermöglicht
neben einer unmittelbaren Einspeisung oder Beaufschlagung des Leseverstärkers oder
der Leseverstärkereinrichtung
bzw. der entsprechenden Transistoren des Paares erster Transistoren
auf eine besonders einfache Verschaltung mit einer Leitungs einrichtung
zum Beispiel über
eine entsprechende Metallisierungsschicht.
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Zur
Vervollständigung
der kreuzweisen Verschaltung der entsprechenden Invertereinrichtung, insbesondere
in Form einer Flipflopanordnung, ist es vorgesehen, dass jeder Leseverstärker jeweils
mindestens ein Paar zweiter Transistoren aufweist mit einem dritten
und einem vierten Transistor, die jeweils in unmittelbarer räumlicher
Nähe zueinander
auf oder in einem gemeinsamen zweiten Bereich des Halbleitersubstrats
angeordnet als gleiche oder gleich wirkende PMOS-Transistoren außerhalb
des ersten gemeinsamen Bereichs.
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Es
ist ferner vorteilhaft, dass die Transistoren der Paare zweiter
Transistoren jeweils ein Source-, Drain- und Gatebereich oder -kontakt
aufweisen, wobei der Gatebereich des dritten Transistors mit dem Drainbereich
des vierten Transistors durch eine erste Leitungseinrichtung und
der Sourcebereich des dritten Transistors mit dem Gatebereich des
vierten Transistors durch eine zweite Leitungseinrichtung elektrisch
leitend verbunden sind und wobei die erste und zweite Leitungseinrichtung
des dritten und vierten Transistors mit der ersten bzw. zweiten
Leitungseinrichtung des ersten und zweiten Transistors übereinstimmend
ausgebildet sind als gemeinsame Bitleitungen bzw. komplementäre Bitleitungen.
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Dabei
wird ferner bevorzugt, dass der Drainbereich des dritten Transistors
jeweils mit dem Sourcebereich des vierten Transistors elektrisch
leitend verbunden ausgebildet ist, durch Ausbilden eines des zweiten
gemeinsamen Bereichs auf oder im Halbleitersubstrat, also durch
Ausbilden eines zweiten gemeinsamen Source-/Drainbereichs.
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Es
ist ferner von Vorteil, dass der dritte Transistor und der vierte
Transistor jeweils zueinander räumlich
eng benachbart ausgebildet sind, und zwar punktsymmetrisch zum zweiten
gemeinsamen Source-/Drainbereich, wobei der Gatebereich des dritten Transistors
und des vierten Transistors in oder auf dem zweiten Bereich des
Halbleitersubstrats jeweils ein zusammenhängendes Einschlussgebiet oder
einen Innenbereich einschließend
ausgebildet sind.
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Es
ist ferner von Vorteil, dass der Gatebereich des dritten und des
vierten Transistors jeweils in oder auf einem U-förmigen
Bereich des Halbleitersubstrats ausgebildet ist und dass der Gatebereich des
dritten und des vierten Transistors jeweils auf oder in einem zusammenhängenden
Bereich des Halbleitersubstrats mit einem unbedecktem Innenbereich
kreisförmig
ausgebildet ist, wobei im zweiten unbedeckten Innenbereich der Sourcebereich
des dritten Transistors bzw. der Drainbereich des vierten Transistors
und jeweils ein Diffusionskontakt zur Kontaktierung mit einer Leitungseinrichtung
vorgesehen sind.
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Weiter
bevorzugt wird, dass der Sourcebereich des dritten Transistors bzw.
der Drainbereich des vierten Transistors im jeweiligen Innenbereich ausgebildet
oder angeordnet ist.
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Weiter
bevorzugt wird, dass zum Zuführen einer
zweiten gemeinsamen Steuer-/Versorgungsspannung mindestens ein zweiter
Diffusionskontakt in oder auf einem Bereich des Halbleitersubstrats ausgebildet
ist, welcher zwischen den Transistoren des Paares zweiter Transistoren
angeordnet ist.
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Gemäß einer
weiteren Ausführungsform
der erfindungsgemäßen Leseverstärkeranordnung
ist es vorgesehen, dass die Gatebereiche des ersten, zweiten, dritten
und vierten Transistors als Polysiliziumbereiche oder -gebiete ausgebildet
sind.
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Ein
weiterer Vorteil ergibt sich dann, wenn die Leitungseinrichtungen,
insbesondere die Bitleitungseinrichtungen mit den Bitleitungen und
den komplementären
Bitleitungen als Metallisierungsschicht ausgebildet sind, wobei
die Kontakte oder Diffusionskontakte für die Gatebereiche außerhalb
der jeweiligen aktiven Gebiete ausgebildet sind.
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Weitere
Aspekte, Eigenschaften und Vorteile der vorliegenden Erfindung ergeben
sich zusammenfassend aus den nachstehenden Bemerkungen:
Mit
der vorliegenden erfindungsgemäßen Leseverstärkeranordnung
soll der Einfluss der Diffusionswiderstände auf den Lesebereich, insbesondere
auf den Sensemargin, im N-Sensepfad vermindert werden.
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Die
derzeit häufig
eingesetzte Layoutlösung für primäre Leseverstärker sieht
vor, dass die NCS-Steuer-Versorgungsspannung an einer bestimmten
Stelle eines Diffusionskontaktes in die Leseverstärkeranordnung
eingespeist wird. Von dort aus verteilt sich die Steuer-/Versorgungsspannung auf
das gesamte Diffusionsgebiet, in welchem die Einspeisung stattfindet.
Bei neueren Technologien verkleinern sich die Abstände zwischen
Gates bestimmter miteinander verschalteter Transistoren der Leseverstärkereinrichtungen.
Folglich werden Diffusionswiderstände innerhalb der Leseverstärkereinrichtungen
und insbesondere zwischen benachbarten Leseverstärkereinrichtungen immer größer. Beim Lesevorgang
oder Sensevorgang wird die über
den Diffusionskontakt eingespeiste Steuer-/Versorgungsspannung abgesenkt.
Beim Lesen oder Sensen fließen
relativ große
Ströme,
insbesondere über
die NMOS-Transistoren der Leseverstärkereinrichtungen. Diese fließenden Ströme verursachen
Spannungsabfälle über die
Diffusionswiderstände
im aktiven Gebiet. Diese erreichen bei verschiedenen Bitmustern
der Speicherzellenanordnung unterschiedliche Werte. Diese unterschiedlichen
Werte machen sich als Versorgungsspannungsunterschiede an den Differenzverstärkern bemerkbar
und führen
zu Asymmetrien in der Spannungsbewertung beim Auslesen der gespeicherten
Informationsinhalte und verringern dadurch durch Beeinflussung des
Sensemargins die Lesegenauigkeit.
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Bei
herkömmlichen
Layoutlösungen
gewinnen diese Diffusionswiderstände
aufgrund der steigenden Verkleinerung der Abstände der Strukturelemente immer
größere Bedeutung.
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Ein
großer
Teil der Diffusionswiderstände wird
durch die doppelt so häufige,
zwischen den Polysiliziumgates eingeschobene Diffusionskontakte überbrückt. Dadurch
wird der interaktive Einfluss benachbarter Leseverstärkereinrichtungen,
also die Musterabhängigkeit
des Auslesevorgangs, verringert. Der Spannungsmargin für die jeweilige
Speicherzelle kann reduziert werden, und die Auslesegeschwindigkeit
verbessert sich. Ferner wird ein Teil der Diffusionswiderstände, die
früher
durch die Aufteilung der Leseverstärkeranordnung gemeinsam erzeugt
und mit Spannung beaufschlagt wurden (interaktive Einflüsse) teilweise
in die einzelnen Leseverstärkereinrichtungen
verschoben, wodurch die Wechselwirkungen verringert werden. Ein
weiterer Vorteil ist, dass die Führung
der Metallisierungsschichten, z.B. für die Anordnung der Leitungseinrichtungen,
absolut symmetrisch geführt
werden kann.
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Nachfolgend
wird die Erfindung auf der Grundlage bevorzugter Ausführungsbeispiele
anhand schematischer Zeichnungen näher erläutert.
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1 zeigt
in schematischer Form eine Schaltungsanordnung, wie sie bei einer
Ausführungsform
der erfindungsgemäßen Leseverstärkeranordnung
Verwendung findet.
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2 zeigt
in schematischer Form eine Draufsicht auf ein Layout auf einen Teil
einer Ausführungsform
der erfindungsgemäßen Leseverstärkeranordnung.
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3 zeigt
ein Layout eines Teils einer anderen Ausführungsform der erfindungsgemäßen Leseverstärkeranordnung.
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4 zeigt
die Ausführungsform
der 3, wobei Metallisierungsschichten für die Bitleitungseinrichtungen
hinzugefügt
sind.
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5 zeigt
einen Teil einer anderen Ausführungsform
der erfindungsgemäßen Leseverstärkeranordnung.
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6 zeigt
einen Teil eines Layouts für
eine herkömmliche
Leseverstärkeranordnung.
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7 zeigt
in Draufsicht einen Teil eines Layouts einer weiteren Ausführungsform
der erfindungsgemäßen Leseverstärkeranordnung.
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8 zeigt
einen Teil eines Layouts einer anderen herkömmlichen Leseverstärkeranordnung.
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1 zeigt
in schematischer Form eine Schaltungsanordnung, wie sie bei einer
Ausführungsform
der erfindungsgemäßen Leseverstärkeranordnung
Anwendung findet.
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Insbesondere
ist in 1 ein Teil einer ersten Leseverstärkereinrichtung
V1 dargestellt, welche in einer Bitleitungseinrichtung BL1 mit einer
Bitleitung B1 und einer komplementären Bitleitung B1 verbunden ist und über eine NCS- und eine PCS-Leitung
mit entsprechenden Steuer-/Betriebsspannungen versorgt wird.
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Wesentlicher
Bestandteil der Verstärkeranordnung
V1 ist die kreuzweise Verbindung eines Paares erster Transistoren
mit einem ersten und einem zweiten NMOS-Transistor N1 bzw. N2 mit
einem Paar zweiter Transistoren mit einem dritten und einem vierten
PMOS-Transistor P3 und P4. Über
die Bitleitung B1 ist der Gatebereich GI des ersten NMOS-Transistors
N1 mit dem Drainbereich D2 des zweiten NMOS-Transistors N2 elektrisch
leitend verbunden, und zwar über
die zusätzlichen
Leitungseinrichtungen 11 bzw. 14. Der Sourcebereich
S1 des ersten NMOS-Transistors N1 ist über die komplementäre Bitleitung B1 mit dem Gatebereich G2
des zweiten NMOS-Transistors NL elektrisch leitend verbunden, und
zwar vermittels der zusätzlichen
Leitungseinrichtungen 10 und 13. Der Drainbereich
D1 des ersten NMOS-Transistors N1 ist mit dem Sourcebereich S2 des
zweiten NMOS-Transistors N2 elektrisch leitend verbunden, und zwar
durch die zusätzliche
Leitungseinrichtung 12, mit welcher über die NCS-Leitung im Kontaktpunkt
C1 auch die NCS-Steuer-/Betriebsspannung
zugeführt
wird.
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Parallel
zum ersten und zweiten Transistor N1 und N2 sind ebenfalls in der
Bitleitungseinrichtung BL1 ein dritter und ein vierter PMOS-Transistor
P3 und P4 angeordnet, welche untereinander in analoger Art und Weise
verschaltet sind, wie der erste und zweite NMOS-Transistor N1 und
N2.
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Der
Gatebereich G3 des dritten PMOS-Transistors P3 ist über die
komplementäre
Bitleitung B1 mit dem Drainbereich
D4 des vierten PMOS-Transistors P4 elektrisch leitend verbunden,
und zwar über die
zusätzlichen
Leitungseinrichtungen 16 und 18. Der Sourcebereich
S3 des dritten PMOS-Transistors P3 ist mit dem Gatebereich G4 des
vierten PMOS-Transistors P4 über
die Bitleitung B1 elektrisch leitend verbunden, und zwar mittels
der zusätzlichen
Leitungseinrichtungen 15 und 19. Der Drainbereich
D3 des dritten PMOS-Transistors P3 ist mit dem Sourcebereich S4
des vierten PMOS-Transistors P4 mittels der zusätzlichen Leitungseinrichtung 17 elektrisch
leitend verbunden, wobei dort über
die PCS-Leitung ebenfalls die zweite oder PCS-Steuer-/Betriebsspannung
in den Knoten C1' eingespeist wird.
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Durch
die zusätzlichen
Leitungseinrichtungen 12 und 17 sind jeweils die
Drain- und Sourcebereiche der beiden Transistorpaare N1, N2 bzw.
P3, P4 im Rahmen eines gemeinsamen Source-Drain-Bereichs SD1 bzw. SD2 miteinander
verbunden.
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Beim
Aufbau der gesamten Leseverstärkeranordnung
gemäß der Erfindung
wird auf einem Halbleitersubstrat S eine Mehrzahl gleichartiger
Leseverstärkereinrichtungen,
zum Beispiel von der in 1 gezeigten Struktur, gemeinsam
angeordnet, um zum Beispiel ein Zellenfeld einer Vielzahl von Speicherzellen
ansprechen zu können.
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Die 2 zeigt
einen Teil einer Ausführungsform
der erfindungsgemäßen Leseverstärkeranordnung
mit einer entsprechenden Mehrzahl von Leseverstärkereinrichtungen V1 bis V4,
und zwar gemäß einer
schematischen Draufsicht auf ein entsprechendes Layout, wobei auch
in schematischer Art und Weise die entsprechenden Verschaltungen
der einzelnen Layoutbereiche dargestellt sind.
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Die
gesamte Laserverstärkeranordnung 1 ist in
und/oder auf einem Halbleitersubstrat S angeordnet. In der in 2 gezeigten
Ausführungsform
sind Bereiche von vier Leseverstärkereinrichtungen
V1, ..., V4 dargestellt. Diese Leseverstärkereinrichtungen V1, ...,
V4 haben einen identischen Aufbau hinsichtlich des Layouts. Auf
der linken Seite der 2 sind die Paare erster Transistoren
mit jeweils dem ersten und dem zweiten NMOS-Transistor N1 und N2
dargestellt.
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Wesentliche
Bereiche des ersten und zweiten NMOS-Transistors N1 und N2 sind
in einem für alle
Paare erster Transistoren gemeinsamen aktiven oder Diffusionsgebiet
AA1 strukturiert. In diesem aktiven Gebiet AA1 sind die Gatebereiche
G1 und G2 des ersten bzw. zweiten NMOS-Transistors N1, N2 als auf
der Seite liegende U-förmige
Strukturen zu erkennen, die räumlich
zueinander eng benachbart angeordnet sind, wobei die Öffnungen
der U-förmigen Strukturen
einander abgewandt angeordnet sind. Die Gatebereiche G1 und G2 umgeben
jeweils einen Innenbereich IB1 bzw. IB2, in welchen der Sourcebereich
S1 des ersten NMOS-Transistors N3 bzw. der Drainbereich D2 des zweiten
NMOS-Transistors N2 ausgebildet sind. Zwischen den U-förmigen Strukturen der Gatebereiche
G1, G2 ist ein für
die NMOS-Transistoren N1 und N2 gemeinsamer erster Source-Drain-Bereich SD1 ausgebildet,
durch welchen der Drainbereich D1 des ersten NMOS-Transistors N1
und der Sourcebereich S2 des zweiten NMOS-Transistors N2 gebildet
werden. Die Kontaktierungen 21 und 22 der Gatebereiche
G1 und G2 des ersten und des zweiten NMOS-Transistors N1 und N2
mit den Bitleitungen B1, ..., B4 bzw. mit den komplementären Bitleitungen B1, ..., B4 liegen jeweils außerhalb des aktiven Gebiets
AA1.
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Zur
Einspeisung der NCS-Steuer-/Versorgungsspannung sind in der Nähe der jeweiligen
ersten und zweiten NMOS-Transistoren N1 und N2 unterhalb einer Verbindungslinie
der Gatebereiche G1 und G2 in dreifacher Form jeweils Diffusionskontakte C1,
..., C4 zugeordnet und ausgebildet. Dadurch werden die Bereiche
der jeweiligen Paare erster Transistoren N1 und N2 direkt mit der
Steuer-/Versorgungsspannung NCS beaufschlagt, und zwar ohne dass dazwischengeschaltete
und erhöhte
Diffusionswiderstände
wirksam werden.
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Auf
der rechten Seite der 2 ist in analoger Art und Weise
ein zweites und vom ersten getrenntes zweites aktives oder Diffusionsgebiet
AA2 ausgebildet, in welchem gemeinsam die Paare zweiter Transistoren
mit jeweils einem dritten und einem vierten PMOS-Transistor P3 und
P4 aufgenommen sind. Die Gatebereiche G3 und G4 des dritten und des
vierten PMOS-Transistors
P3 und P4 sind ebenfalls U-förmig
ausgebildet und weisen in ihrem Inneren jeweils einen umschlossenen
Innenbereich IB3 und IB4 auf, die ihrerseits den Sourcebereich S3
des dritten PMOS-Transistors P3 bzw. den Drainbereich D4 des vierten
PMOS-Transistors P4 beherbergen. Die Gatebereiche G3 und G4 sind
in Bezug auf ihre U-förmige
Struktur mit den Öffnungen
voneinander abgewandt angeordnet und weisen zwischen sich angeordnet
den zweiten gemeinsamen Source-Drain-Bereich SD2 für den Drainbereich
D3 des dritten PMOS-Transistors P3 und den Sourcebereich 54 des
vierten PMOS-Transistors P4 auf.
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Auch
die Anschlüsse 23 und 24 für die Gatebereiche
G3 und G4 des dritten und des vierten PMOS-Transistors P3 und P4
sind außerhalb
des aktiven Gebiets AA2 ausgebildet und angeordnet. Zur Beaufschlagung
mit einer zweiten Steuer-/Versorgungsspannung PCS sind zweite Diffusionskontakte C1' im zweiten aktiven
Bereich oder Gebiet AA2 des Halbleitersubstrats S vorgesehen.
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Bei
der in 2 gezeigten Ausführungsform sind allerdings
nicht jedem Paar zweiter Transistoren, nämlich dem dritten und vierten
PMOS-Transistor P3 und P4, der Verstärkereinrichtungen V1, ...,
V4 individuelle zweite Diffusionskontakte, sondern nur der ersten
Verstärkereinrichtung
V1 und der dritten Verstärkereinrichtung
V3 ist im Hinblick auf das Paar zweiter Transistoren ein entsprechender
zweiter Diffusionskontakt C1' und
C3' zugeordnet und
mit einer entsprechenden PCS-Leitung verbunden.
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Die 3 zeigt
eine Draufsicht auf ein mögliches
Layout auf einem Halbleitersubstrat S, und zwar für die Paare
erster Transistoren, nämlich
die Paare aus einem ersten und einem zweiten NMOS-Transistor N1
und N2, der Anordnung aus 2, wobei
entsprechende Metallisierungsschichten für die Bitleitungseinrichtungen
BL1, ..., BL2 der besseren Übersicht
wegen fortgelassen wurden.
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Deutlich
erkennbar ist, dass die Paare erster Transistoren N1 und N2 für alle Verstärkereinrichtungen
V1, ..., V4 in einem gemeinsamen aktiven oder Diffusionsgebiet AA1
ausgebildet sind. In der Ausführungsform
der 3 sind die Gatebereiche G1 geschlossen, also kreisförmig dargestellt,
wobei die Anschlüsse 21 und 22 für den Gatebereich
G1 des ersten NMOS-Transistors
N1 bzw. G2 des zweiten NMOS-Transistors N2 außerhalb des aktiven Gebiets
AA1 liegen. Die Innenbereiche IB1 und IB2 der Gatebereiche, welche
den Sourcebereich S1 des ersten NMOS-Transistors N1 und dessen Anschluss bzw.
den Drainbereich D2 des zweiten NMOS-Transistors N2 und dessen Anschluss
aufnehmen, werden vom Gatebereich G1 bzw. G2 umgeben und eingeschlossen,
wobei die Innenbereiche IB1, IB2 ansonsten freibleiben. Zwischen
den Gatebereichen G1 und G2 ist dann jeweils ein erster gemeinsamer Source-Drain-Bereich
SD1 vorgesehen, welcher den Drainbereich D1 des ersten NMOS-Transistors N1 und
den Sourcebereich S2 des zweiten NMOS-Transistors N2 aufnimmt.
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Unterhalb
der Gatebereiche G1 und G2 sind bei jeder Verstärkereinrichtung V1, ..., V4
jeweils drei Diffusionskontakte C1, ..., C4 zum Einspeisen der NCS-Steuer-/Versorgungsspannung über Leitungen 31,
..., 34 vorgesehen.
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4 zeigt
die Ausführungsform
der 3, wobei aber nunmehr die Metallisierungsbereiche
für die
Bitleitungen B1, ..., B4 und die komplementären Bitleitungen B1, ..., B4 ausgebildet
sind. Durch die Bitleitungen B1, ..., B4 und die komplementären Bitleitungen B1, ..., B4 werden die kreuzweise Verschaltung der
vier Transistoren N1, N2, P3, P4 zu einer entsprechenden Inverter-
oder Flipflopanordnung zum Diskriminieren und Verstärken von
aus den Speicherzellen abgegriffenen Signalen realisiert.
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Die 5 zeigt
eine zur 4 analoge Anordnung eines Layouts
für einen
Teil einer anderen Ausführungsform
der erfindungsgemäßen Leseverstärkeranordnung,
wobei im Unterschied zur Ausführungsform
der 4 die Gatebereiche G1 und G2 jeweils offen in
U-Form ausgebildet sind. Des weiteren sind die Diffusionskontakte
C1, ..., C4 zur Einspeisung der NCS-Steuer-/Versorgungsspannung unterhalb
der gemeinsamen Source-Drain-Bereiche
SD1 jeweils nur in einfacher Form vorgesehen.
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Die 6 zeigt
eine konventionelle Anordnung für
ein Layout einer Leseverstärkeranordnung. Die
Darstellung entspricht der Form nach im Wesentlichen der Ausführungsform
der 2. Im Gegensatz zu der erfindungsgemäßen Ausführungsform
gemäß 2 sind
bei der herkömmlichen
Ausführungsform aus
dem Stand der Technik gemäß 6 nicht
für jede
Verstärkereinrichtung
V1, ..., V4 individuelle Diffusionskontakte C1, ..., C4 zum Einspeisen
einer NCS-Steuer-/Versorgungsspannung vorgesehen. Ausschließlich zwischen
dem ersten und zweiten Leseverstärker
V1, V2 und dem dritten und dem vierten Lesevestärker V3, V4 sind entsprechende
Diffusionskontakte C1 und C3 und auch nur in einfacher Form ausgebildet.
Zwischen den Verstärkern
ohne individuellen Diffusionskontakten können somit aufgrund der Miniaturisierung
des Layouts relevante Diffusionswiderstände entstehen, die dann über eine
Variation der Steuer-/Versorgungsspannung in Abhängigkeit von den Bitmustern über eine
interaktive Wechselwirkung benachbarter Verstärker zu einem fehlerhaften
Diskriminieren und Verstärken
abgetasteter Informationssignale führen.
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Nachfolgend
wird anhand eines bevorzugten Ausführungsbeispiels die zweite
erfindungsgemäße Lösung der
vorliegenden Aufgabe weiter erläutert.
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Zunächst zeigt 8 in
analoger Weise zu 6 eine Ausführungsform einer herkömmlichen Leseverstärkeranordnung
im Ausschnitt. Dargestellt sind auch hier wieder zwei NMOS-Transistoren N1 und
N2 mit in etwa U-förmigen
Gatebereichen G1 und G2, welche sich spiegelsymmetrisch zu einem gemeinsamen
ersten Source-/Draingebiet SD1 erstrecken. Die Innenbereiche IB1
und IB2 der Gatebereiche G1 bzw. G2 werden entsprechend vom Sourcebereich
S1 bzw. vom Drainbereich D2 des ersten bzw. zweiten NMOS-Transistors
N1 bzw. N2 eingenommen. Dargestellt sind ebenfalls in schematischer Form
die sich ergebenden Zugriffswiderstände bzw. das gesamte Widerstandsnetzwerk,
welches sich, ausgehend vom Diffusionskontakt C1, in Bezug auf die
Gatebereiche G1 und G2 bzw. deren Innenbereiche IB1 bzw. IB2 ergeben.
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Die
Gatebereiche G1 und G2 sind U-förmig ausgebildet
und haben in lateraler Erstreckung, d.h. also in Bezug auf die In nenbereiche
IB1 und IB2, eine konstante Beabstandung D der Schenkel des U.
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Der
Gesamtanschlusswiderstand Rges1 bzw. Rges2 ergeben sich als Summen
des Lateralwiderstandes R31 bzw. 32 mit den inneren und äußeren Anschlusswiderstandskomponenten
R21, 22 bzw. R11, 12, also: Rges1 = R31 + R21 + R11 bzw. Rges2 =
R32 + R22 + R12.
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Im
Vergleich dazu zeigt 7 ebenfalls in schematischer
Draufsicht eine Anordnung für
eine Widerstandsbrücke
für eine
Leseverstärkeranordnung,
wobei funktional gleiche oder gleich wirkende Elemente im Vergleich
mit der Ausführungsform
der 8 mit identischen Bezugszeichen versehen sind.
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Im
Unterschied zur herkömmlichen
Ausführungsform
der 8 zeigt die Anordnung für eine Widerstandsbrücke für eine Leseverstärkeranordnung der 7 im
vorderen Bereich des Gatebereichs G1 bzw. des Gatebereichs G2 der
NMOS-Transistoren N1 und N2 einen eingeschnürten Bereich derart, dass dort
der Abstand der Schenkel des U von D auf d vermindert ausgebildet
ist. Dementsprechend sind die inneren und äußeren Anschlusswiderstandskomponenten
R21', R22' bzw. R11', R12', gesteigert bzw. reduziert,
und zwar bei ansonsten gleichbleibendem lateralem Widerstand R32
= R31 und bei im Wesentlichen konstanten Gesamtanschlusswiderstand Rges1,
Rges2.