DE3937068A1

DE3937068A1 - Dynamische halbleiterspeicheranordnung

Info

Publication number: DE3937068A1
Application number: DE3937068A
Authority: DE
Inventors: Daisaburo Takashima; Kenji Tsuchida; Yukihito Oowaki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-11-07
Filing date: 1989-11-07
Publication date: 1990-05-10
Anticipated expiration: 2009-11-08
Also published as: DE3937068C2; US5859805A; US5644525A; US6147918A

Description

Die Erfindung betrifft eine dynamische Halbleiterspeicheranordnung, insbesondere mit verbesserter Auslegung oder Anordnung von Bitleitungen und Lese- und Meßverstärkern.

Verbesserungen der Speicherzellenstrukturen und Fortschritte auf dem Gebiet der Mikrofertigungstechnik führten zu einer bemerkenswerten Erhöhung der Integrationsdichte von DRAMs, deren Speicherzellen aus einem Transistor und einem Kondensator bestehen. Beim Auslesen von Daten aus einem Speicherzellenarray des DRAMs werden die Daten vom Zellenarray über paarige Bitleitungen einem Lese- oder Meßverstärker (sense amplifier) eingespeist. In letzterem werden die Daten verstärkt, um dann aus der Speicheranordnung ausgegeben zu werden. Derzeit befassen sich zahlreiche Firmen mit der Entwicklung von DRAMs von 16 Megabits. Bei DRAMs einer derart hohen Integrationsdichte sind Speicherzellengröße, Bitleitungsbreite und Bitleitungsabstand außerordentlich klein. Das im Lese- oder Meßverstärker (im folgenden als Meßverstärker bezeichnet) enthaltene aktive Element bzw. der MOS-Transistor, unterliegt bezüglich der Verkleinerung seiner Größe Einschränkungen, weil die Elementcharakteristika bzw. -eigenschaften und die erforderliche Bearbeitungsgenauigkeit sichergestellt sein müssen. Die Begrenzung der Verkleinerung der Elementabmessungen macht es schwierig, die Meßverstärker in Verbindung mit den Bitleitungspaaren anzuordnen bzw. auszulegen (to lay out).

Ein herkömmlicher Meßverstärker ist vom Flipflop-Typ, bei dem mehrere MOS-Transistoren zwischen paarige Bitleitungen geschaltet sind. Die zwei MOS-Transistoren gemeinsame Stromquelle ist dabei über eine Steuerleitung an eine Meßverstärker-Aktivierschaltung angeschlossen. Zum Betätigen des Meßverstärkers wird ein Stromquellenpotential über die Steuerleitung in einem Aktivmodus geregelt.

Üblicherweise wird in Verbindung mit den Bitleitungspaaren ein dynamischer Meßverstärker durch Kombinieren zweier Arten von Meßverstärkern gebildet, d. h. eines Meßverstärkers (NMOS-Meßverstärker) unter Verwendung von n-Kanal-MOS-Transistoren und eines anderen Meßverstärkers (PMOS-Meßverstärker) mit p-Kanal-MOS-Transistoren. Der NMOS-Meßverstärker dient zum Verstärken einer winzigen Potentialdifferenz zwischen den paarigen Bitleitungen, d. h. eines niedrigen Potentials. Der PMOS-Meßverstärker dient zum Verstärken der verstärkten Potentialdifferenz auf eine maximale Amplitude, d. h. ein hohes Potential. Diese Meßverstärkerarten, nämlich NMOS und PMOS, sind jeweils mit einem ein Paar von MOS-Transistoren verwendeten Flipflop aufgebaut, und sie besitzen jeweils gleiche Schaltungsanordnung.

Bei der Auslegung des herkömmlichen DRAMs ist oder wird ein einziger MOS-Transistor für jedes Paar von Bitleitungen vorgesehen. Wenn dabei die Bitleitungsbreite und der Bitleitungs(mitten)abstand (pitch) äußerst klein sind und z. B. 0,5 µm betragen, müssen der MOS-Transistor selbst und die Kontaktbereiche ebenfalls entsprechend klein sein. Aus dem oben angegebenen Grund besteht jedoch dabei eine Grenze für ihre Größenverkleinerung, nämlich um die Elementeigenschaften und die erforderliche Be- oder Verarbeitungsgenauigkeit zu gewährleisten.

Es ist ein unterteiltes Meßverstärkersystem bekannt, bei dem ein Meßverstärker in mehrere Meßverstärker unterteilt. Bei diesem System sind jedoch zwei n-Senken oder n-Wannen für ein einziges Speicherzellenarray nötig, um den PMOS-Meßverstärker in zwei Gruppen zu unterteilen. Die Wannentrennung erfordert eine große Chipfläche. Um insbesondere bei einem DRAM einer großen Kapazität eine Hochgeschwindigkeitsoperation sicherzustellen, muß das Speicherzellenarray in Bitleitungsrichtung in 8-16 Blöcke unterteilt werden. Die Verwendung von zwei n-Wannen für jedes unterteilte Zellenarray stellt ein beträchtliches Hindernis für die Verbesserung der Integrationsdichte dar.

Wie oben beschrieben, ist mit der herkömmlichen Auslegung oder Anordnung des Meßverstärkerteils eines DRAMs keine weitere Erhöhung der Integrationsdichte möglich.

Aufgabe der Erfindung ist damit die Schaffung einer (eines) dynamischen Halbleiterspeicheranordnung bzw. DRAMs einer solchen Auslegung oder Anordnung (layout) des Meßverstärkerteils, daß eine hohe Integrationsdichte gewährleistet wird, während gleichzeitig die erforderlichen Flächen für die aktiven Elemente und ihre Kontaktbereiche sichergestellt sind.

Gegenstand der Erfindung ist ein DRAM, bei dem mehrere Meßverstärker getrennt in Bitleitungsrichtung angeordnet sind, so daß ein MOS-Transistor für eine Anzahl von Bitleitungspaaren angeordnet bzw. vorgesehen ist.

Bei dieser Anordnung ist ein Meßverstärker für eine Anzahl von Bitleitungspaaren vorgesehen. Infolgedessen kann ein DRAM, bei dem Bitleitungsbreite und -abstand außerordentlich klein sind, mit geringeren Konstruk tionseinschränkungen insbesondere bei den Transistoren und den Kontaktbereichen im Meßverstärkerteil entworfen werden. Infolgedessen wird die Herstellung von DRAMs mit hoher Integrationsdichte einfach.

Gegenstand der Erfindung ist auch eine dynamische Halbleiterspeicheranordnung, bei welcher eine erste Gruppe von Meßverstärkern mit MOS-Transistoren eines ersten Kanal-Leitfähigkeitstyps und eine zweite Gruppe von Meßverstärkern mit MOS-Transistoren eines zweiten Kanal- Leitfähigkeitstyps für eine Anzahl von Paaren von Bitleitungen in jeder einer Anzahl von Unterspeicherzellenarrays, die durch Unterteilung eines Speicherzellenarrays gebildet sind, vorgesehen sind, wobei die mehreren Bitleitungspaare abwechselnd von beiden Seiten jedes Unterspeicherzellenarrays abgehen (led from), die erste Meßverstärkergruppe in zwei Untergruppen unterteilt ist, von denen die eine an der einen Seite und die andere an der anderen Seite jedes Speicherzellenarrays angeordnet ist, und die zweite Meßverstärkergruppe in zwei Untergruppen unterteilt ist, die sämtlich in einer einzigen Wanne (well) eines ersten Leitfähigkeitstyps, die in oder an einer Seite jedes Speicherzellenarrays vorgesehen ist, angeordnet sind.

Bei der vorgeschriebenen Halbleiterspeicheranordnung können die Konstruktionsvorgaben im Vergleich zu einem Meßverstärkersystem gemildert sein, bei dem mehrere Bitleitungspaare von einer Seite des Speicherzellenarrays abgehen, um eine einzige Gruppe von Meßverstärkern auf der einen Seite anzuordnen. Ähnlich wie beim unterteilten Meßverstärkersystem, bei dem mehrere Bitleitungspaare abwechselnd von beiden Seiten des Speicherzellenarrays abgehen, um zwei Gruppen von Meßverstärkern an jeder Seite des Speicherzellenarrays anzu ordnen, können weiterhin die Konstruktionsvorgaben (design rules) für die Auslegung einer Kernschaltung weitgehend gemildert werden. Darüber hinaus werden oder sind die Meßverstärkergruppen, die anderenfalls die Trennung durch die Wanne erfordern, sämtlich in einer Wanne ausgebildet. Demzufolge kann die Zahl der erforderlichen Wannen verkleinert sein, was zu einer effektiven Nutzung der Chipfläche und damit zu DRAMs einer großen Kapazität führt.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1A ein Äquivalentschaltbild der Anordnung oder Auslegung eines Meßverstärkerteils in einem DRAM gemäß einer ersten Ausführungsform der Erfindung,

Fig. 1B ein Äquivalentschaltbild der DRAM-Speicherzelle,

Fig. 2 eine Aufsicht zur Darstellung der Auslegung (layout) des Meßverstärkerteils nach Fig. 1A,

Fig. 3 ein Blockschaltbild der Auslegung des Meßverstärkerteils beim DRAM nach Fig. 1A,

Fig. 4 ein Äquivalentschaltbild der Auslegung eines Meßverstärkerteils bei einem DRAM gemäß einer zweiten Ausführungsform der Erfindung,

Fig. 5 eine Aufsicht zur Darstellung der Auslegung des Meßverstärkerteils nach Fig. 4,

Fig. 6 ein Äquivalentschaltbild der Auslegung eines Meßverstärkerteils bei einem DRAM gemäß einer dritten Ausführungsform der Erfindung,

Fig. 7 eine Aufsicht zur Darstellung der Auslegung des DRAMs nach Fig. 6,

Fig. 8 ein Äquivalentschaltbild der Auslegung eines Meßverstärkerteils bei einem DRAM gemäß einer vierten Ausführungsform der Erfindung,

Fig. 9 eine Aufsicht zur Darstellung der Auslegung (oder auch Anordnung) des DRAMs nach Fig. 8,

Fig. 10 ein Äquivalentschaltbild der Auslegung eines Meßverstärkerteils bei einem DRAM gemäß einer fünften Ausführungsform der Erfindung,

Fig. 11 eine Aufsicht zur Darstellung der Anordnung des DRAMs nach Fig. 10,

Fig. 12 ein Äquivalentschaltbild der Auslegung eines Meßverstärkerteils bei einem DRAM gemäß einer sechsten Ausführungsform der Erfindung,

Fig. 13 eine Aufsicht zur Darstellung der Anordnung des DRAMs nach Fig. 12,

Fig. 14 ein Schaltbild einer Kernschaltung (core circuit) gemäß der Erfindung,

Fig. 15 ein Zeitsteuerdiagramm zur Erläuterung der Arbeitsweise der Kernschaltung nach Fig. 14,

Fig. 16 ein Schaltbild einer anderen Kernschaltung gemäß der Erfindung,

Fig. 17 ein Zeitsteuerdiagramm zur Erläuterung der Arbeitsweise der Kernschaltung nach Fig. 15,

Fig. 18 eine Darstellung der Anordnung einer DRAM- Kernschaltung gemäß einer siebten Ausführungsform der Erfindung,

Fig. 19 ein Äquivalentschaltbild des Meßverstärkerteils nach Fig. 18,

Fig. 20A eine Aufsicht zur Darstellung der Auslegung des Meßverstärkerteils nach Fig. 18,

Fig. 20B einen Schnitt durch den Meßverstärkerteil nach Fig. 20A,

Fig. 21 eine Darstellung der Anordnung einer DRAM- Kernschaltung gemäß einer achten Ausführungsform der Erfindung,

Fig. 22 ein Äquivalentschaltbild des Meßverstärkerteils nach Fig. 21,

Fig. 23 eine Aufsicht zur Darstellung der Auslegung des Meßverstärkerteils nach Fig. 22,

Fig. 24 eine Darstellung der Anordnung einer DRAM- Kernschaltung gemäß einer neunten Ausführungsform der Erfindung,

Fig. 25 ein Äquivalentschaltbild des Meßverstärkerteils nach Fig. 24,

Fig. 26 eine Aufsicht zur Darstellung der Auslegung des Meßverstärkerteils nach Fig. 25,

Fig. 27 eine Darstellung der Anordnung einer DRAM- Kernschaltung gemäß einer zehnten Ausführungsform der Erfindung und

Fig. 28 eine Darstellung einer Anordnung, bei welcher zahlreiche Speicherzellenarrays nach Fig. 21 angeordnet oder vorgesehen (laid out) sind.

Fig. 1A veranschaulicht einen DRAM (dynamischen Randomspeicher) mit einer Meßverstärker-Aktivierschaltung 1, mehreren Meßverstärkern (z. B. SA 1-SA 4), die mit einer Anzahl von Bitleitungen BL 1, , BL 2, , . . . sowie der Meßverstärker-Aktivierschaltung 1 über eine Anzahl von Steuerleitungen 2 verbunden sind, und einem Speicherzellenarray 7 mit einer Anzahl von an die betreffenden Bitleitungen BL 1, , . . . angeschlossenen Speicherzellen 8. Die dynamischen Meßverstärker SA 1-SA 4 des Flipflop-Typs sind parallel in Bitleitungserstreckungsrichtung angeordnet.

Gemäß Fig. 1B besteht die Speicherzelle 8 aus einem MOS-Transistor Q, dessen Gateelektrode mit einer Wortleitung WL verbunden ist, und einem MOS-Kondensator, an den eine Plattenspannung Vp angelegt ist.

Der Meßverstärker SA 1 ist aus einem Paar von MOS-Transistoren Q 11 und Q 12 geformt, deren Gateelektroden an die Bitleitungen BL 1 bzw. angeschlossen sind. Der Meßverstärker SA 1 besteht aus zwei MOS-Transistoren Q 21 und Q 22, deren Gateelektroden an die Bitleitungen BL 2 bzw. angeschlossen sind. In den Meßverstärkern SA 1 und SA 2 sind die Transistoren Q 11, Q 12, Q 21 und Q 22 aufeinanderfolgend in Source- und Drainschaltung inver tiert. Auf ähnliche Weise sind in Bitleitungsrichtung insgesamt vier Transistoren angeordnet, nämlich zwei MOS-Transistoren Q 31 und Q 32, die den mit zwei Bitleitungen BL 3 und verbundenen Meßverstärker SA 3 bilden, sowie zwei MOS-Transistoren Q 41 und Q 42, die den mit zwei Bitleitungen BL 4 und verbundenen Meßverstärker SA 4 bilden. Der Meßverstärker SA 4 stellt in der Source- und Drainverbindung der Transistoren die Inversion bzw. Umkehrung des Meßverstärkers SA 2 dar. Das gleiche gilt für die Meßverstärker SA 3 und SA 1. Gemäß Fig. 1A ist eine Meßverstärker-Aktiverschaltung 1 mit Steuerleitungen 2 verbunden, die jeweils an die gemeinsamen oder zusammengeschalteten Sourceklemmen der Transistoren in den Meßverstärkern SA 1 bis SA 4 angeschlossen sind. In Fig. 2 zeigen gestrichelte Bereiche Gateelektroden von MOS-Transistoren, die aus einer Leiterschicht, z. B. einer Polysiliziumschicht bestehen. Die Source- und Drainzonen sind als Diffusionszonen in einem Halbleitersubstrat durch Selbstausrichtung mit der betreffenden Gateelektrode in dem in Fig. 2 als rechteckige Zone dargestellten Bereich geformt. Die schattierten Leitungen sind die über der Struktur angeordneten Bitleitungen, die aus z. B. einer Polycide- Schicht (d. h. Verbundschicht aus Polysilizium- und Metallsilicidschicht oder einer Stapelstruktur aus Polysilizium und Silicid, wie MOSi, bestehen. Fig. 2 veranschaulicht Kontaktlöcher zwischen Bitleitungen und Drainzonen, als Gatekontakte, und auch Kontaktlöcher (schwarz) zwischen den Sourcezonen und den Steuerleitungen 2. Gemäß Fig. 2 sind Sourcekontaktabschnitte 3 jeweils mit die Bitleitungen überkreuzenden Steuerleitungen, z. B. Al, verbunden. Drainkontaktabschnitte 4 dienen zur Verbindung der Drainzonen mit Bitleitungen, deren Gatekontakte 5 für die Verbindung der Gateelektroden mit den Bitleitungen dienen. Wie aus der Darstellung von Fig. 2 hervorgeht, ist eine Bitleitung zwischen dem Gatekontaktabschnitt und dem Sourcekontaktschnitt 3 jedes MOS-Transistors vorgesehen. Diese Bitleitung ist von der Transistoroperation unabhängig.

Die Auslegung der vier Meßverstärker SA 1 und SA 4 gemäß den Fig. 1 und 2 läßt sich (modellmäßig) auf die in Fig. 3 gezeigte Weise ausführen. Die so ausgelegten oder angeordneten Meßverstärker sind einander wiederholend in der Richtung senkrecht zu den Bitleitungen angeordnet, so daß sie eine Gruppe von in Reihe angeordneten Meßverstärkern bilden.

Bei der Auslegung der vier Meßverstärker SA 1 und SA 4 gemäß den Fig. 1 und 2 sind die Transistoren mit jeweils einem für vier Bitleitungen, in Richtung senkrecht zur Bitleitungsverlaufsrichtung gesehen, angeordnet.

Fig. 4 ist ein Äquivalentschaltbild von Meßverstärkern eines DRAMs gemäß einer zweiten Ausführungsform der Erfindung. Fig. 5 veranschaulicht einen Auslegungs- bzw. Anordnungsplan des Meßverstärkers nach Fig. 4. Bei dieser Ausführungsform ist die Auslegung der Meßverstärker SA 2 und SA 4 die gleiche wie bei den betreffenden Meßverstärkern bei der ersten Ausführungsform. Der Auslegungsplan (layout pattern) jedes Verstärkers SA 1 und SA 3 bei dieser Ausführungsform entspricht jedoch dem jedes Verstärkers SA 1 und SA 3 bei der ersten Ausführungsform, von denen rechte und linke Seite vertauscht sind.

Bei dieser Ausführungsform ist außerdem ein einziger Meßverstärker für vier Bitleitungen vorgesehen. Beim Entwurf der Meßverstärker kann somit eine große Chipfläche für die Ausbildung der Meßverstärker benutzt werden. Hierdurch wird der Entwurf bzw. die Konstruktion vereinfacht.

Die Fig. 6 und 7 veranschaulichen einen Meßverstärkerteil eines DRAMs gemäß einer dritten Ausführungsform, wobei - wie bei den vorher beschriebenen Ausführungsformen - vier Meßverstärker SA 1 bis SA 4 in Bitleitungsrichtung angeordnet sind. Weiterhin sind vier Stufen von MOS-Transistoren in Bitleitungsrichtung angeordnet. Dies entspricht ebenfalls den vorher beschriebenen Ausführungsformen. Bei der vorliegenden Ausführungsform bilden die ersten und zweiten Stufen (von der linken Seite in der Zeichnung her gesehen) von MOS-Transistoren Q 41 und Q 42 den Meßverstärker SA 4 für paarige Bitleitungen BL 4 und , die zweiten und dritten Stufen von MOS-Transistoren Q 31 und Q 32 den Meßverstärker SA 3, die dritten und vierten Stufen von MOS-Transistoren Q 21 und Q 22 den Meßverstärker SA 2 für paarige Bitleitungen BL 2 und sowie die vierten und ersten Stufen von MOS-Transistoren Q 11 und Q 12 den Meßverstärker SA 1 für paarige Bitleitungen BL 1 und . Bei einer solchen Kombination der MOS-Transistoren liegen zwei Bitleitungen zwischen einem Sourcekontaktabschnitt 3 und einem Gatekontaktabschnitt 5 jedes Transistors. Bei der Anordnung nach Fig. 7 entspricht der Transistor Q 12 als Gegenstück zum Transistor Q 11 dem Transistor Q 12′ in dem sich wiederholenden Muster oder Schema gemäß Fig. 6. Die Auslegung gemäß Fig. 7 ist eine grundsätzliche Anordnung des Meßverstärkerteils. Leitungen bzw. Reihen von Meßverstärkern werden durch wiederholte Anordnung einer Anzahl der grundsätzlichen Auslegungen bzw. Anordnungen gebildet.

Bei dieser Ausführungsform ist ebenfalls ein MOS- Transistor für vier Bitleitungen vorgesehen. Damit kann eine Milderung der Konstruktionsvorgaben erreicht werden.

Bei der dritten Ausführungsform können weiterhin, wie bei erster und zweiter Ausführungsform, rechte und linke Seite des Musters oder Schemas jedes Transistors vertauscht sein. Diese vertauschten Muster oder Schemata sind aber nicht dargestellt.

Fig. 8 ist ein Äquivalentschaltbild eines Meßverstärkerteils eines DRAMs gemäß einer vierten Ausführungsform der Erfindung. Fig. 9 veranschaulicht die Auslegung des Meßverstärkerteils. Diese Ausführungsform verwendet eine spezielle Bitleitungsauslegung, in welcher paarige Bitleitungen BL 2 und um einen halben Teilungsabstand gegenüber paarigen Bitleitungen BL 1 und versetzt sind. Die paarigen Bitleitungen bzw. Bitleitungspaare BL 1 und überkreuzen einander in ihrem Mittelbereich. Auf ähnliche Weise überkreuzen die Bitleitungspaare BL 2 und einander. Zum Überkreuzen oder Überschneiden der Bitleitungen ist eine Kreuzungsleitung 6 gemäß Fig. 9 nötig. Insgesamt vier Stufen von MOS-Transistoren sind dabei in der Weise angeordnet, daß (je) zwei Stufen von Transistoren auf beiden (gegenüberliegenden) Seiten der Mittelbereiche oder -punkte angeordnet sind. Erste und vierte Stufe (von der linken Seite her gesehen) der Transistoren Q 12 und Q 11 bilden einen Meßverstärker SA 1, während zweite und dritte Stufe der Transistoren Q 21 und Q 22 gemeinsam einen weiteren Meßverstärker SA 2 bilden. Während bei den beschriebenen Ausführungsformen eine oder zwei zusätzliche Bitleitungen zwischen dem Sourcekontaktabschnitt 3 und dem Gatekontaktabschnitt 5 vorgesehen sind, ist bei der vorliegenden Ausführungsform eine einzige Bitleitung zwischen einem Drainkontaktabschnitt 4 und einem Gatekontaktabschnitt 5 angeordnet. Aus diesem Grund sind die Bitleitungspaare, wie dargestellt, überkreuzend bzw. überschneidend ausgebildet.

Bei dieser Ausführungsform ist ebenfalls ein Transistor für vier Bitleitungen vorgesehen. Demzufolge werden ähnliche Vorteile wie bei den vorher beschriebenen Ausführungsformen erzielt. Obgleich bei der vorliegenden Ausführungsform die Überkreuzungsdrähte nötig sind, ist die Grundauslegung insgesamt sehr einfach.

Ein Meßverstärkerteil eines DRAMs gemäß einer fünften Ausführungsform ist in den Fig. 10 und 11 dargestellt. Bei dieser Ausführungsform sind ebenfalls - wie bei der Ausführungsform nach den Fig. 8 und 9 - zwei Bitleitungen BL 1 und sowie zwei weitere Bitleitungen BL 2 und um einen halben Teilungsabstand gegeneinander versetzt, wobei diese Bitleitungspaare jedoch einander nicht überkreuzen oder überschneiden. MOS-Transistoren Q 22, Q 21, Q 11 und Q 12 sind in Bitleitungsrichtung angeordnet, wobei eine einzelne oder einzige Bitleitung zwischen einem Drainkontaktabschnitt 4 und einem Gatekontaktabschnitt 5 jedes Transistors verläuft. Insbesondere verläuft dabei eine Bitleitung BL 1 zwischen dem Drainkontaktabschnitt 4 und dem Gatekontaktabschnitt 5 jedes Transistors Q 22 und Q 21. Eine weitere einzelne Bitleitung BL 2 verläuft zwischen dem Drainkontaktabschnitt 4 und dem Gatekontaktabschnitt 5 jedes Transistors Q 11 und Q 22. Erste und zweite Stufe der Transistoren Q 22 und Q 21 bilden einen Meßverstärker SA 2 für Bitleitungspaare BL 2 und . Dritte und vierte Stufe der Transistoren Q 11 und Q 12 bilden einen Meßverstärker SA 1 für die paarigen Bitleitungen BL 1 und .

Mit dieser Ausführungsform können ebenfalls die oben angegebenen vorteilhaften Wirkungen erzielt werden. Die Grundauslegung des Meßverstärkerteils gemäß dieser Ausführungsform ist einfacher als bei der Ausführungsform nach den Fig. 8 und 9, weil die paarigen Bitleitungen einander nicht überkreuzen.

Ein Meßverstärkerteil eines DRAMs gemäß einer sechsten Ausführungsform ist in den Fig. 12 und 13 dargestellt. Die Auslegung oder Anordnung der Bitleitungspaare bei dieser Ausführungsform ist dieselbe wie bei der vorher beschriebenen Ausführungsform, wobei vier MOS-Transistoren Q 11 bis Q 22 zwei Meßverstärker SA 1 und SA 2 bilden. Bei dieser Ausführungsform ist außerdem ein Speicherschema oder -muster so ausgebildet, daß vier Stufen von MOS-Transistoren in Bitleitungsrichtung angeordnet sind, und zwar jeweils ein Transistor für vier Bitleitungen. Diese Ausführungsform bietet somit wiederum die obengenannten vorteilhaften Wirkungen.

Die vorstehende Beschreibung bezieht sich auf den Meßverstärkerteil des DRAMs. Im folgenden ist nunmehr eine Anordnung einer Kernschaltung eines DRAMs gemäß der Erfindung beschrieben.

Bei einem Großbereichs-DRAM (bzw. einem DRAM großen Maßstabs) ist das Speicherzellenarray normalerweise in eine Anzahl von Blöcken unterteilt. Bei dem in Fig. 14 gezeigten Beispiel ist das Zellenarray in vier Unterzellenarrays 11₁ bis 11₄ unterteilt. Zwischen den einander benachbarten Unterzellenarrays 11₁ bis 11₄ sind dabei abwechselnd NMOS-Meßverstärker 12₁ bis 12₈ und PMOS-Meßverstärker 13₁ bis 13₂ angeordnet. Der an der linken Seite des ersten Unterzellenarrays 11₁ angeordnete NMOS-Meßverstärker 12 ist ausschließlich bzw. exklusiv dem Unterzellenarray 11₁ zugeordnet. Der PMOS-Meßverstärker 13₁ ist zwischen dem ersten Unterzellenarray 11₁ und dem zweiten Unterzellenarray 11₂ angeordnet, wobei er über die betreffenden Transfer-Gates von Paaren von p-Kanal-MOS-Transistoren QP 11 und QP 12 sowie QP 21 und QP 22 mit diesen Unterzellenarrays verbunden ist. Der NMOS-Meßverstärker 12₂ ist zwischen zweitem und drittem Unterzellenarray 11₂ bzw. 11₃ angeordnet und mit diesen Unterzellenarrays über jeweilige Transfer-Gates von Paaren von n-Kanal-MOS-Transistoren QN 21 und QN 22 sowie QN 31 und QN 32 verbunden. Der PMOS-Meßverstärker 13₂ ist zwischen drittem und viertem Unterzellenarray 11₃ bzw. 11₄ angeordnet und mit letzteren über betreffende Transfer-Gates von Paaren von p-Kanal-MOS-Transistoren QP 31 und QP 32 bzw. QP 41 und QP 42 verbunden. Der an der rechten Seite des vierten Unterzellenarrays 11₄ befindliche NMOS-Meßverstärker 12₄ ist ausschließlich für dieses Unterzellenarray vorgesehen.

Bei der Kernschaltung des s gemäß Fig. 14 sind die PMOS-Meßverstärker und die NMOS-Meßverstärker getrennt mit den Unterzellenarrays verbunden. Die zwischen den Unterzellenarrays angeordneten NMOS- und PMOS-Meßverstärker sind jeweils durch die Unterzellenarrays an ihren beiden Seiten belegt. Wie dargestellt, sind die p-Kanal-MOS-Transistoren für die den PMOS-Meßverstärker mit dem Unterzellenarray verbindenden Transfer-Gates vorgesehen, und die n-Kanal-MOS-Transistoren werden für die den NMOS-Meßverstärker mit dem Unterzellenarray verbindenden Transfer-Gates benutzt. Diese Verbindungen bzw. Schaltungen der Transistoren werden benutzt, damit eine Signalspannung, die über einen Potentialabfall des Schwellenwerts am Transfer-Gate ausgelesen wird, mit der maximalen Amplitude zwischen dem Stromquellenpotential und dem Massepotential verstärkt wird.

Die Arbeitsweise des DRAMs mit der beschriebenen Kernschaltung ist nachstehend anhand eines Zeitsteuerdiagramms gemäß Fig. 15 erläutert.

Es sei zunächst ein Fall betrachtet, in welchem ein von außen angelegtes Abtastsignal (strobe signal) niedrig (L) wird, ein Zeilenadreßsignal an dem DRAM angelegt wird und ein Unterzellenarray, z. B. 11₂, durch das Adreßsignal gewählt bzw. angesteuert wird. In diesem Fall geht von den Steuerleitungen SP 1 bis SP 4, die mit den Gateelektroden der p-Kanal-Transistoren gekoppelt sind, deren logischer Zustand in einem Vorauflademodus dem niedrigen Pegel (L) entspricht, die Steuerleitung SP 1 auf einen hohen Pegel (H) über, so daß demzufolge die Transistoren QP 11 und QP 12 sperren. Als Ergebnis wird der PMOS-Meßverstärker 13₁ vom Unterzellenarray 11₁ abgeschaltet. Von den Steuerschaltungen SN 1 bis SN 4, die mit den Gateelektroden der n-Kanal-Transistoren gekoppelt sind, deren logischer Zustand in einem Vorauflademodus (precharge mode) einem hohen Pegel entspricht, geht die Steuerschaltung SN 3 auf einen niedrigen Pegel über. Dadurch werden die Transistoren QN 31 und QN 32 gesperrt. Infolgedessen ist oder wird der NMOS-Meßverstärker 12₂ vom Unterzellenarray 11₈ getrennt. Anschließend wird eine Wortleitung WL im gewählten Unterzellenarray 11₂ gewählt, wobei die Daten der an dieser gewählten Wortleitung WL angeordneten Speicherzellen auf der Bitleitung BL erscheinen. Ein Aktiviersignal zum NMOS-Meßverstärker geht auf einen niedrigen Pegel, während ein Aktiviersignal SAP zum PMOS-Meßverstärker auf einen hohen Pegel geht. Die auf der Bitleitung BL erscheinenden Daten werden durch einen dynamischen Meßverstärker als Kombination aus den PMOS- und NMOS-Meßverstärkern 13₁ bzw. 12₂ verstärkt, die auf beiden Seiten des Unterzellenarrays 11₂ angeordnet sind.

Wenn die beschriebene Auslegung oder Anordnung des Meßverstärkerteils bei einem DRAM mit der Kernschaltung des unterteilten oder geteilten Meßverstärkersystems angewandt wird, können DRAMs ohne weiteres mit hoher Integrationsdichte von z. B. 16 Megabit oder mehr hergestellt werden.

Die Erfindung ist auf einen DRAM mit einer Kernschaltung eines an sich bekannten unterteilten Meßverstärkersystems anwendbar (vgl. Fig. 16). Bei diesem System wird der zwischen benachbarten Unterzellenarrays angeordnete NMOS-Meßverstärker durch diese Unterzellenarrays benutzt. Die auf beiden Seiten des NMOS-Meßverstärkers angeordneten PMOS-Meßverstärker sind mit den NMOS- Meßverstärkern über Transfer-Gates aus (bzw. von) n- Kanal-MOS-Transistoren Q 1 bis Q 4 verbunden.

Fig. 17 veranschaulicht ein Zeitsteuerdiagramm zur Erläuterung der Arbeitsweise des DRAMs mit der Kernschaltung der beschriebenen Anordnung. Ein Aktiviersignal geht auf einen hohen Pegel über, wobei ein niedriges Adreßsignal an den DRAM angelegt wird. Durch das Adreßsignal wird z. B. das an der linken Seite liegende Unterzellenarray (I) gewählt, und die Steuerleitung SL geht auf einen hohen Pegel über, während die Steuerleitung SR auf einen niedrigen Pegel geht. Als Ergebnis wird der NMOS-Meßverstärker mit dem Unterzellenarray (I) verbunden. Wenn das an der rechten Seite befindliche Unterzellenarray (II) gewählt wird, geht die Steuerleitung SR auf einen hohen Pegel, die Steuerleitung SL auf einen niedrigen Pegel über. Der NMOS-Meßverstärker ist mit dem Unterzellenarray (II) verbunden.

Wenn bei dem beschriebenen unterteilten Meßverstärkersystem, bei dem nur der NMOS-Meßverstärker durch die benachbarten Unterzellenarrays benutzt wird bzw. belegt ist, die oben beschriebene Anordnung des Meßverstärkerteils angewandt wird, lassen sich ebenfalls ohne weiteres DRAMs einer hohen Integrationsdichte herstellen.

Wie aus der vorstehenden Beschreibung hervorgeht, sind vier Stufen von NMOS-Transistoren, welche die Meßverstärker bilden, in Bitleitungsrichtung angeordnet, und zwar ein Transistor für vier Bitleitungen. Die Konstruktions- oder Entwurfsanforderungen für die Konstruktion des DRAMs, bei dem Bitleitungsbreite und Bitleitungsabstand äußerst klein sind, sind daher gemildert. Infolgedessen kann ohne weiteres eine Herstellung von DRAMs einer hohen Integrationsdichte realisiert werden.

Eine weitere Ausführungsform der Erfindung ist nachstehend anhand von Fig. 18 beschrieben.

Gemäß Fig. 18 ist ein Speicherzellenarray 21 in zwei Speicherzellenarrays 21₁ und 21₂ unterteilt. Speicherzellen 2 sind an Überkreuzungs- bzw. Schnittstellen angeordnet, an denen paarige Bitleitungen BL 0 und , . . ., BLn-2 und sowie Wortleitungen WL 0, . . ., WLn einander überkreuzen. Jede Speicherzelle besteht aus einem MOS-Transistor und einem Kondensator. Die Bitleitungen BL sind für jeweils jede andere bzw. zweite Leitung paarig angeordnet. Die ungeradzahligen Bitleitungen BL 1, , BL 3, , . . . gehen von der rechten Seite des Speicherzellenarrays 21 ab, während die geradzahligen paarigen Bitleitungen BL 2, , BL 4, , . . . von der linken Seite des Speicherzellenarrays 21 abgehen. Eine Gruppe von in Reihe geschalteten NMOS- Meßverstärkern 24₁ ist an der linken Seite des Speicherzellenarrays 21 angeordnet. Eine andere Gruppe von ebenfalls in Reihe geschalteten NMOS-Meßverstärkern 24₂ ist an der rechten Seite des Zellenarrays 21 angeordnet.

PMOS-Meßverstärker PSA 1 bis PSAn-2 sind zusammengefaßt und in einer n-Typ-Wanne (n-Wanne) 23 enthalten, die zwischen den Unterzellenarrays 21₁ und 21₂ angeordnet ist. In der Wanne 23 sind diese Meßverstärker in zwei Gruppen von Meßverstärkern unterteilt, d. h. eine Meßverstärkergruppe 25₁ mit einer Reihe von PMOS-Meßverstärkern PSA 1, PSA 3, . . . für die ungeradzahligen Bitleitungspaare und eine Meßverstärkergruppe 25₁ mit einer Reihe von PMOS-Meßverstärkern PSA 0, PSA 2, . . . für die geradzahligen Bitleitungspaare.

Fig. 19 ist ein Äquivalentschaltbild des Meßverstärkers gemäß Fig. 18. Die Anordnung oder Auslegung des Meßverstärkerteils ist in Fig. 19 dargestellt. Fig. 20B veranschaulicht einen Querschnitt durch den Meßverstärkerteil gemäß Fig. 20A.

PMOS-Meßverstärker PSA 0 bis PSA 3 sind jeweils mit Paaren von p-Kanal-MOS-Transistoren Tr 1 und Tr 2, Tr 3 und Tr 4, Tr 5 und Tr 6 bzw. Tr 7 und Tr 8 ausgelegt. Diese Transistoren, die gemäß Fig. 20A jeweils mit schmalen Gateelektroden 31₁, 31₂, . . . versehen sind, sind in der Richtung der Bitleitung und der Wortleitungen angeordnet. Zwei Reihen von PMOS-Meßverstärkern 25₁ und 25₂ sind in der Richtung der Bitleitungserstreckung angeordnet. Die in der Richtung der Bitleitungserstreckung angeordneten Meßverstärker, z. B. PSA 0 und PSA 1, sind jeweils mit zwei Stufen von MOS-Transistoren, d. h. insgesamt vier Stufen von MOS-Transistoren, ausgebildet. Beim PMOS-Meßverstärker PAS 0 sind beispielsweise die Gateelektroden 31₁ und 31₂ der MOS- Transistoren Tr 1 bzw. Tr 2 jeweils mit den paarigen Bitleitungen BL 0 und an Kontaktabschnitten 32₁ bzw. 32₂ verbunden. Die Drainelektroden dieser Transistoren sind an Kontaktabschnitten 33₁ und 33₂ mit den paarigen Bitleitungen BL 0 und verbunden. Die Sourceelektroden dieser Transistoren sind an Kontaktabschnitten 34₁ und 34₂ an eine gemeinsame Source- oder Quellenleitung Φ P angeschlossen, die fortlaufend in Richtung der Wortleitungserstreckung verlegt ist. Es ist darauf hinzuweisen, daß diese Transistoren Tr 1 bis Tr 8 in der Wortleitungsrichtung, jeweils ein Transistor für vier Bitleitungen, angeordnet sind.

Die Meßverstärkergruppe 24₁ mit einer Reihe von NMOS- Meßverstärkern NSA 1, NSA 3, . . ., NSAn-2 und die Meßverstärkergruppe 24₂ mit einer Reihe von NMOS-Meßverstärkern NSA 0, NSA 2, . . . sind auf beiden Seiten des Speicherzellenarrays 21 angeordnet. Mit anderen Worten: die Meßverstärkergruppen 24₁ und 24₂ sind außerhalb der Unterzellenarrays 21₁ bzw. 21₂ angeordnet.

Da bei dieser Ausführungsform ein Transistor für vier Bitleitungen vorgesehen ist, ist die Konstruktion oder Auslegung der Meßverstärker auch dann einfach, wenn Bitleitungsbreite und Bitleitungsabstand jeweils außerordentlich klein sind. Weiterhin können alle PMOS-Meßverstärker in einem Bereich bzw. einer Zone zwischen den Untermeßverstärkern 21₁ und 21₂ ausgebildet werden. Diese Verstärker können somit gemäß Fig. 20B in einer n-Wanne zusammengefaßt werden. Dies läßt erkennen, daß die Zahl der Grenzflächen zwischen der n-Wanne und dem p-Typ-Substrat lediglich 2 beträgt und damit eine Breite (Strecke #), die für die Wannentrennung einer Speicherzelle erforderlich ist, ½ der Breite beim herkömmlichen DRAM beträgt. Die Verkleinerung der Wannentrennbreite führt zu einer erheblichen Verkleinerung der erforderlichen Chipfläche.

Insbesondere soll im folgenden ein Fall betrachtet werden, bei welchem im DRAM-Chip das Speicherzellenarray in 16 Unterarrays unterteilt ist und die Wannentrennbreite (Strecke #) 10 Mikrometer beträgt. In diesem Fall beträgt die Chipgrößenreduzierung:

16 × 10 µm × 2 = 320 µm = 0,32 mm.

Zur weiteren Vergrößerung der Speicherkapazität und Erhöhung der Arbeitsgeschwindigkeit des DRAMs kann die Zahl der Unterarrays auf 32 und 64 vergrößert werden. In diesem Fall belaufen sich die Werte der Chipgrößenreduzierung zu 0,64 mm bzw. 1,28 mm.

Nachstehend sind einige weitere Ausführungsformen der Erfindung erläutert.

Eine in den Fig. 21 bis 23 dargestellte Ausführungsform eines DRAMs kennzeichnet sich dadurch, daß von einer Anzahl von Bitleitungen die benachbarten Bitleitungen paarweise angeordnet und mit den betreffenden Bitleitungen gekoppelt sind. Die restlichen Abschnitte in der Anordnung des Verstärkerteils entsprechen denen bei der vorher beschriebenen Ausführungsform.

Bei einer weiteren Ausführungsform gemäß den Fig. 24 bis 26 überkreuzen oder überschneiden paarige Bitleitungen BL 1 und einander im Mittelpunkt bzw. -bereich des Speicherzellenarrays 21, d. h. speziell über der zweiten Meßverstärkergruppe. Zusätzliche oder weitere paarige Bitleitungen BL 3 und überkreuzen einander auf ähnliche Weise. Zu diesem Zweck verläuft jede Bitleitung über die Gateelektrode in der Transistorzone. Infolgedessen entfällt die Notwendigkeit für die spezielle Anordnung von Verdrahtungsschichten für die Bitleitungsüberkreuzungsstellen und die Fertigungsschritte für diese Verdrahtungsschichten.

Zusätzlich zu den Vorteilen bei den vorher beschriebenen Ausführungsformen bietet diese Ausführungsform die folgenden Nutzeffekte.

Mit der Vergrößerung der Speicherkapazität des DRAMs werden die im DRAM gehandhabten oder behandelten Signale klein, und der Bitleitungsabstand wird ebenfalls klein. Infolgedessen ist die Interferenz oder Störung zwischen Bitleitungen aufgrund der zwischen den Bitleitungen vorliegenden Streukapazitäten erheblich, was zu großen Störsignalen führt. Da bei dieser Ausführungsform die Bitleitungen in ihrem Mittelbereich einander überkreuzen, wird eine derartige Interferenz oder Störung effektiv gelöscht, nachdem ein mit Störsignal behaftetes Datensignal die Überkreuzungsstelle passiert.

In Fig. 27 ist noch eine andere Ausführungsform der Erfindung dargestellt, bei welcher PMOS-Meßverstärkergruppen 5₁ und 5₂ in einer n-Wanne 3 geformt sind, die sich an der rechten Seite des Speicherzellenarrays befindet, während sie bei der Ausführungsform nach Fig. 18 innerhalb des Speicherzellenarrays 21 liegen. Diese Ausführungsform bietet somit ähnliche Vorteile und Nutzeffekte wie die vorher beschriebenen Ausführungsformen. Diese Meßverstärkergruppen können außerhalb des Zentrums im Speicherzellenarray oder außerhalb der NMOS-Meßverstärkergruppe liegen, die sich außerhalb des Speicherzellenarrays 21 befindet. Weiterhin können die Bitleitungen mit jeweils jeder anderen bzw. zweiten Leitung paarig angeordnet sein (vgl. Fig. 18).

Während bei den vorstehend beschriebenen Ausführungsformen nur ein Speicherzellenarray benutzt wird bzw. vorgesehen ist, können gemäß Fig. 28 mehrere bzw. zahlreiche Speicherzellenarrays in Bitleitungsrichtung angeordnet sein. Die grundsätzliche Anordnung eines DRAMs gemäß dieser Ausführungsform entspricht derjenigen bei den vorherigen Ausführungsformen. Bei der vorliegenden Ausführungsform werden die NMOS-Meßverstärkergruppen 24₁ und 24₂ von den ihnen benachbarten Speicherzellenarrays benutzt bzw. angelegt. Die Meßverstärkergruppen sind mit ihren benachbarten Zellenarrays jeweils über MOS-Transistoren als Transfer-Gates oder -Gatter gekoppelt. Durch dieses Merkmal wird die Zahl der NMOS- Meßverstärkergruppen im gesamten DRAM verkleinert.

Die Anordnung nach Fig. 28 ist auf die Ausführungsformen nach den Fig. 18, 24 und 27 anwendbar.

Mit dem beschriebenen System, bei dem die PMOS-Meßverstärkergruppen von ihren benachbarten Speicherzellenarrays benutzt bzw. durch diese belegt werden, kann zwar die Zahl der n-Wannen verkleinert sein, doch ergeben sich dabei die im folgenden geschilderten Probleme. Der PMOS-Meßverstärker wird benutzt zum Hochziehen des hohen (H) Pegels des auf den Bitleitungen ausgelesenen Signals auf die Stromquellenspannung Vcc. Um in diesem Fall den Spannungsabfall der Schwellenwertspannung am Transfergate-Transistor für das Wählen seines zugeordneten PMOS-Meßverstärkers zu kompensieren, ist es nötig, ein Taktsignal einer erhöhten Spannung an die Gateelektrode des Transistors anzulegen. Außerdem beeinträchtigt der Widerstand des Transfergate-Transistors die Hochgeschwindigkeitsoperation des Speichers.

Bei den beschriebenen Ausführungsformen ist die n-Wanne im p-Typ-Siliziumsubstrat ausgebildet, und die PMOS- Meßverstärkergruppen sind sämtlich in der n-Wanne geformt. Wahlweise können diese Meßverstärkergruppen auch in einer in einem n-Typ-Siliziumsubstrat ausgebildeten p-Wanne geformt sein. Die Erfindung ermöglicht die Herstellung einer Halbleiterspeicheranordnung, bei welcher eine p-Wanne in einem n-Siliziumsubstrat geformt ist, sowie einer Halbleiterspeicheranordnung, bei welcher ein n-Substrat eine p-Wannenzone aufweist, wobei die PMOS-Meßverstärkergruppe in der in der p-Wannenzone geformten n-Wannenzone ausgebildet ist. Da im Fall der Dreifachwannenstruktur die Trennbreite (Strecke #) zwischen den Wannenzonen einen größeren Wert besitzt, kann die Chipgröße erheblich verkleinert sein.

Ersichtlicherweise ist die Erfindung keineswegs auf die vorstehend dargestellten und beschriebenen Ausführungsformen beschränkt, sondern verschiedenen Änderungen und Abwandlungen zugänglich.

Bei dem auf dem geteilten bzw. unterteilten Meßverstärkersystem gemäß der Erfindung basierenden DRAM sind die konstruktiven Einschränkungen für die Auslegung der Kernschaltung erheblich gemildert. Außerdem ist die Zahl der Wannen für die Meßverstärker verkleinert, so daß die Chipfläche wirksam genutzt werden kann. Infolgedessen werden mit der Erfindung kostensparende DRAMs einer großen Speicherkapazität realisiert.

Claims

1. Dynamische Halbleiterspeicheranordnung, gekennzeichnet durch
eine Anzahl von in einer gegebenen Richtung verlaufenden Bitleitungspaaren (BL 1, ; BL 2, ; . . .),
eine Anzahl von längs der Bitleitungspaare angeordneten dynamischen Speicherzellen (8) und
eine Anzahl von für die Anzahl von Bitleitungspaaren vorgesehenen Lese- oder Meßverstärkern (SA 1 -SA 4), von denen jeder zwei MOS-Transistoren (Q 11, Q 12; Q 21, Q 22; . . .) aufweist, wobei jeder der MOS- Transistoren für eine Anzahl von Bitleitungspaaren angeordnet bzw. vorgesehen ist.

2. Dynamische Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß zwei der Meßverstärker (SA 1-SA 4), parallel in der gegebenen Richtung angeordnet sind.

3. Dynamische Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei jedem der Meßverstärker die beiden MOS-Transistoren (Q 11, Q 12; Q 21, Q 22; . . .) in der gegebenen Richtung angeordnet (arrayed) sind.

4. Dynamische Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der MOS-Transistoren (Q 11, Q 12; Q 21, Q 22; . . .) für zwei der Anzahl von Bitleitungspaaren (BL 1, ; BL 2, ; . . .) angeordnet bzw. vorgesehen ist.

5. Dynamische Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungspaare zwei Bitleitungen (BL 1, BL 2) aufweisen, die einander an einer Stelle zwischen den beiden MOS-Transistoren überkreuzen.

6. Dynamische Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die beiden MOS-Transistoren (Q 11, Q 12) in der gegebenen Richtung angeordnet sind und jeweils einen Drainkontakt und einen Gatekontakt aufweisen und die Bitleitungspaare eine Bitleitung aufweisen, die zwischen dem Drainkontakt und dem Gatekontakt jedes der MOS-Transistoren verläuft.

7. Dynamische Halbleiterspeicheranordnung, gekennzeichnet durch
eine Anzahl von in einer gegebenen Richtung verlaufenden Bitleitungspaaren (BL 1, ; BL 2, ; . . .),
eine Anzahl von längs der Bitleitungspaare angeordneten dynamischen Speicherzellen (18) und
eine Anzahl von für die Anzahl von Bitleitungspaaren vorgesehenen Lese- oder Meßverstärkern (SA 1- SA 4), die jeweils zwei MOS-Transistoren (Q 11, Q 12; Q 21, Q 22; . . .) aufweisen und die jeweils für eine Anzahl von Bitleitungspaaren angeordnet bzw. vorgesehen sind.

8. Dynamische Halbleiterspeicheranordnung, gekennzeichnet durch
eine Anzahl von in einer gegebenen Richtung verlaufenden Bitleitungspaaren (BL 1, ; BL 2, ; . . .),
ein Speicherzellenarray, das in einer Anzahl von mit den Bitleitungspaaren (BL 1, ; BL 2, ; . . .) gekoppelten Unterarrays (21₂, 21₂) unterteilt ist, und
Lese- oder Meßverstärkereinheiten (24₁, 24₂, 25₁, 25₂) mit einer ersten Gruppe aus einer Anzahl von Meßverstärkern (24₁, 24₂), die jeweils eine Anzahl von MOS-Transistoren eines ersten Kanal- Leitfähigkeitstyps aufweisen und mit der Anzahl von Bitleitungspaaren verbunden sind, sowie einer Anzahl zweiter Gruppen von Meßverstärkern (25₁, 25₂), die mit der ersten Meßverstärkergruppe in Reihe geschaltet sind, wobei jeder der Meßverstärker der zweiten Gruppe eine Anzahl von MOS-Transistoren eines zweiten Kanal-Leitfähigkeitstyps aufweist, die erste Meßverstärkergruppe in zwei erste Meßverstärkeruntergruppen unterteilt ist und die zweite Meßverstärkergruppe in zwei Meßverstärkeruntergruppen unterteilt ist, und die zweiten Meßverstärkeruntergruppen (25₁, 25₂) zwischen den Unterzellenarrays (21₁, 21₂) angeordnet sind.

9. Dynamische Halbleiterspeicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß jedes der Bitleitungspaare zwei abwechselnd angeordnete Bitleitungen (BL 1, ) aufweist und die benachbarten Bitleitungspaare getrennt von beiden Seiten des Speicherzellenarrays abgehen.

10. Dynamische Halbleiterspeicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß jedes der Bitleitungspaare zwei einander benachbarte Bitleitungen (BL 1, ) aufweist und die benachbarten Bitleitungspaare getrennt von beiden Seiten des Speicherzellenarrays abgehen.

11. Dynamische Halbleiterspeicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß jeder der MOS-Transistoren (Tr 1, Tr 2) für zwei der Bitleitungspaare angeordnet bzw. vorgesehen ist.

12. Dynamische Halbleiterspeicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß die erste Meßverstärkergruppe (24₁, 24₂) gemeinsam von zwei einander benachbarten Speicherzellenarrays benutzt wird bzw. durch diese belegt ist.

13. Dynamische Halbleiterspeicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß jedes Bitleitungspaar zwei Bitleitungen aufweist, die an der zweiten Meßverstärkergruppe (23) einander überkreuzen.

14. Dynamische Halbleiterspeicheranordnung, gekennzeichnet durch
eine Anzahl von in einer gegebenen Richtung verlaufenden Bitleitungspaaren (BL 1, ; BL 2, ; . . .),
ein mit den Bitleitungspaaren gekoppeltes Speicherzellenarray (21) und
Meßverstärkereinheiten mit einer ersten Gruppe (24₁, 24₂) aus einer Anzahl von Meßverstärkern, die jeweils eine Anzahl von einen ersten Kanal-Leitfähigkeitstyp aufweisenden und mit der Anzahl von Bitleitungspaaren verbundenen MOS-Transistoren umfassen, und einer zweiten Gruppe (25₁, 25₂) aus einer Anzahl von Meßverstärkern, die mit der ersten Meßverstärkergruppe in Reihe geschaltet sind, wobei jeder der Meßverstärker der zweiten Gruppe eine Anzahl von MOS-Transistoren eines zweiten Kanal-Leitfähigkeitstyps umfaßt, die erste Meßverstärkergruppe (24₁, 24₂) in zwei erste Meßverstärkeruntergruppen unterteilt ist und die zweite Meßverstärkergruppe (25₁, 25₂) an der einen Seite des Speicherzellenarrays angeordnet ist.

15. Dynamische Halbleiterspeicheranordnung nach Anspruch 14, dadurch gekennzeichnet, daß jeder der MOS-Transistoren (Tr 1 , Tr 2) für zwei der Bitleitungspaare angeordnet bzw. vorgesehen ist.

16. Dynamische Halbleiterspeicheranordnung nach Anspruch 14, dadurch gekennzeichnet, daß jedes Bitleitungspaar zwei einander benachbarte (nebeneinanderliegende Bitleitungen (BL 1, ) aufweist und die benachbarten Bitleitungspaare (BL 1, ; BL 2, ; . . .) getrennt von beiden Seiten des Speicherzellenarrays abgehen (led from).