DE60016061T2 - Abgeschirmte Bitleitungen für statischen Ramspeicher - Google Patents

Abgeschirmte Bitleitungen für statischen Ramspeicher Download PDF

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    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Description

  • Gebiet der Erfindung
  • Diese Erfindung bezieht sich auf Schreib-Lese-Speichervorrichtungen und insbesondere auf statische Mehrport-RAM-Vorrichtungen mit mehreren Zugriffsleitungspaaren.
  • Hintergrund der Erfindung
  • Zweiport-SRAM-Zellen unterscheiden sich von herkömmlichen SRAM-Vorrichtungen grundlegend dadurch, dass sie eine zweite Menge von Zugriffsvorrichtungen enthalten, die so beschaffen sind, dass sie einen zweiten Lese- oder Schreibpfad (oder beide) in die Zelle ermöglichen. Die Zellen sind typisch planar, wobei sich alle aktiven Vorrichtungen auf derselben Ebene des Siliciumsubstrats befinden. Dies erfordert, dass wenigstens ein Teil aller Verbindungen für jede Zelle eine gemeinsame Verbindungsebene belegt. Während die Vorrichtungsgrößen kleiner werden, wird der Abstand zwischen den Leitern bis zu einem Punkt verringert, an dem das Übersprechen zwischen den Schienen zu einem erheblichen Entwurfsproblem wird. Dieses Problem wird in Zweiportvorrichtungen, die wenigstens ein zweites Zugriffsschienenpaar in dem gleichen Zellenbereich haben, verschlimmert.
  • In dem üblichen Zweiport-SRAM sind die Zugriffsleitungen des zweiten Paars Bitleitungen. Mit im Wesentlichen vier Bitleitungen pro Zelle und zwei Leseleitungen ist der Verbindungsentwurf für diese Zelle asymmetrisch. Um bei einer gegebenen Entwurfsregel die minimale Zellengröße aufrechtzuerhalten, sind die vier Bitleitungen im Allgemeinen am engsten beabstandet. Die Wortleitungen sind weiter beabstandet, was üblicherweise ausreicht, um eine übermäßige kapazitive Wechselwirkung zu vermeiden. Da die Wortleitungsspannungshübe beide groß sind, während die Lesebitleitungsspannungen verhältnismäßig klein sind, ist dieser Abstand von einem elektrischen Standpunkt aus aber entgegengesetzt zu dem, der gewünscht wird. Somit sind die Leitungen, die gegenüber einer unerwünschten kapazitiven Kopplung am anfälligsten sind, die Lesebitleitungen, die eng beabstandet zu einer weiteren Leitung, üblicherweise einer Schreibbitleitung, sind.
  • Ein Mittel zur Verringerung der Kopplung zwischen den eng gepackten Schie nen in einem Dualport-SRAM würde eine stärkere Optimierung der Zellenabmessungen ermöglichen und zur Entwurfsflexibilität beitragen.
  • In JP-A-6 302 881 wird eine Verringerung des Übersprechens zwischen benachbarten Bitleitungen dadurch erhalten, dass zwischen den Bitleitungen (6, 7) eine Abschirmschiene (8) vorgesehen ist, die wenigstens einen Kontakt (10) zu VSS besitzt.
  • JP-A-61 206 254 258 schafft eine Verringerung des Übersprechens dadurch, dass eine solche Abschirmschiene mit Vdd verbunden ist.
  • Darstellung der Erfindung
  • Gemäß der vorliegenden Erfindung wird eine Speicherzelle gemäß Anspruch 1 geschaffen.
  • Der Erfinder hat einen Dualport-SRAM mit verringerter kapazitiver Kopplung zwischen den Zugriffsleitungen geschaffen. Er wird am vorteilhaftesten für Bitleitungen implementiert.
  • Er umfasst die Abschirmung der Bitleitungen mit Schienen auf festen Spannungen. Die Schienen können durch eine Zwischenebenenverbindung auf die Masse oder auf die Versorgungsspannung bezogen sein und somit in der Zelle selbst eine "Sackgasse" sein. Die Wortleitungen können auf ähnliche Weise abgeschirmt sein.
  • Kurzbeschreibung der Zeichnung
  • 1 ist ein schematischer Stromlaufplan eines typischen Dualport-SRAM;
  • 2 ist ein typischer topologischer SRAM-Zellenentwurf, der eine Standardbitleitungsanordnung zeigt;
  • 3 ist ein topologischer SRAM-Zellenentwurf, der die Bitleitungsabschirmungen gemäß einer Ausführungsform der Erfindung zeigt;
  • 4 ist ein topologischer SRAM-Zellenentwurf, der eine Standardwortlei tungsanordnung zeigt; und
  • 5 ist ein topologischer SRAM-Zellenentwurf, der die Wortleitungsabschirmungen gemäß der Erfindung zeigt.
  • Ausführliche Beschreibung
  • In 1 ist ein schematischer Zellenentwurf mit einer Lesewortleitung (RW) 11 und mit einer Schreibwortleitung (WW) 12 gezeigt. VDD ist bei 14 und VSS bei 15 gezeigt. Auf das erste Bitleitungspaar wird von links in dem Stromlaufplan mit einem Schreibbitzugriff (WB-Zugriff) bei 18 und mit einem Lesebitzugriff (RB-Zugriff) bei 19 zugegriffen. Die zweiten Bitleitungen sind rechts in dem Stromlaufplan mit dem zweiten Schreibbitzugriff (WWB-Zugriff) 21 und mit dem zweiten Lesebitzugriff (RRB-Zugriff) bei 22 gezeigt. Die Bezugszeichen 31–39 bezeichnen die acht Transistoren der Dualport-SRAM-Zelle. In diesem Entwurf sind die Transistoren 31 und 32 p-Kanal-Vorrichtungen, während die verbleibenden Transistoren 33–39 n-Kanal-Vorrichtungen sind. Die Transistorstrukturen sind herkömmlich und der Zellenentwurf selbst ist herkömmlich. Da die Erfindung mit den Zellenverbindungen verknüpft ist, sind die Entwurfsmerkmale der Zelle der Einfachheit halber nicht ausführlich gezeigt oder beschrieben.
  • In 2 ist ein geeigneter Zellenentwurf für die Schaltung aus 1 gezeigt. Der Klarheit halber sind lediglich die Verbindungen für die Bit- und Wortleitungen und für die VDD- und VSS-Leitungen gezeigt. In diesem Entwurf treten diese in der Metallebene II und III auf. Die Metallebene 0 ist die Gate-Ebene und die Metallebene I die Source/Drain-Verbindungsebene. Das durch die Erfindung behandelte Problem erscheint in der gezeigten Ebene, der Metallebene II. Wie aus 2 zu sehen ist, tritt das schwerwiegendste Kopplungsproblem bei den Bitleitungen auf. Die Zugriffsleitungen besitzen die gleichen Bezugszeichen wie in 1. Die Kontaktanschlussflächen sind z. B. bei 25 in der Durchsicht gezeigt. Für den Fachmann auf dem Gebiet ist klar, dass die Leitungen 22 und 18 sowie die Leitungen 19 und 21 für eine übermäßige kapazitive Kopplung besonders anfällig sind.
  • Gemäß der Erfindung wird dieses Problem dadurch gelöst, dass zwischen den anfälligen Bitleitungen Abschirmschienen hinzugefügt werden, die auf ein fes tes Potential, z. B. VDD oder VSS, gezogen werden. Ein geeigneter Entwurf hierfür ist in 3 gezeigt. Hier sind die gleichen Bezugszeichen wie in 2 verwendet. Die hinzugefügten Bitleitungsabschirmungen, die eine Abschirmung zwischen der RBB-Leitung 22 und der WB-Leitung 18 schaffen, sind bei 31 gezeigt, und die hinzugefügten Bitleitungsabschirmungen, die eine Abschirmung zwischen der RB-Leitung 19 und der WBB-Leitung 21 schaffen, sind bei 33 gezeigt. Diese Abschirmschienen können die gleiche Struktur wie die Bitleitungen selbst haben und unter Verwendung der gleichen Prozessschritte in der gleichen Metallebene hergestellt sein. Somit ist zur Herstellung der Abschirmschienen keine zusätzliche Verarbeitung erforderlich. Es sind die Kontaktanschlussflächen 35 gezeigt, die eine Zwischenebenenverbindung der Abschirmschienen mit VDD oder VSS ermöglichen. In der gezeigten Zellenstruktur sind VDD oder VSS zweckmäßige feste Potentiale, auf die die Abschirmschienen gezogen werden. Allerdings können andere Knoten mit verhältnismäßig festem Potential ebenfalls verwendet werden.
  • Aus einem Vergleich der 2 und 3 ist klar, dass die Zellenabmessungen und der gesamte Zellenentwurf verhältnismäßig ungeändert sind. In vielen Zellenentwürfen kann der Raum für die Abschirmschienen in den Zellenentwurf eingebaut sein, d. h. können die Bitleitungen weiter beabstandet sein, als es die Entwurfsregeln zulassen, um eine übermäßige kapazitive Kopplung zwischen den Leitungen zu vermeiden. In diesen Fällen kann der Bitleitungsabstand mit Hilfe der Abschirmleitungen der Erfindung tatsächlich verkleinert werden.
  • Außerdem ist aus den Figuren offensichtich, dass die Kontaktanschlussflächen umgestellt wurden, so dass sie die "Sackgassen"-Abschirmschienen nutzen. In der gezeigten Anordnung, die nicht notwendig maßstabsgerecht ist, sind mehr als 50 % der benachbarten Bitleitungen abgeschirmt. Alternativ können die Schienen über die volle Länge der Bitleitungen verlaufen und im Wesentlichen die gesamte Bitleitung abschirmen.
  • Ein ähnlicher Zugang kann verwendet werden, um die Wortleitungen elektrisch abzuschirmen. Obgleich das Kopplungsproblem beim Wortleitungsübersprechen weniger schwerwiegend sein kann, können aus der Implementierung der Erfindung bei den Wortleitungen in einigen Schaltungsentwürfen Vorteile entstehen. Zum Vergleich ist in 4 ein Standardwortleitungsentwurf gezeigt. In der bevorzugten Vorrichtungskonfiguration ist dieser Entwurf für das Metall III.
  • Auf Wunsch kann die Zugriffsleitungsstruktur aber umgekehrt werden, wobei die Wortleitungen im Metall II und die Bitleitungen im Metall III strukturiert sind. In 4 sind wieder gemeinsame Bezugszeichen verwendet, die ähnlichen Elementen in den 1–3 entsprechen. Die Lesewortleitung 11 ist benachbart zur Schreibwortleitung 12 gezeigt, wobei sich der VDD-Bus bei 14 und der VSS-Bus bei 15 befinden. Die Implementierung der Wortleitungsabschirmung gemäß der Erfindung ist in 5 gezeigt, wo die Wortleitungen nun durch die auf VDD gezogene Abschirmschiene 41 abgeschirmt sind. Die Wortleitungskontaktanschlussflächen 42 sind geändert worden, um einen effizienten Entwurf zu schaffen und die Abschirmschienen unterzubringen. Die Gesamtgröße der Zelle aus 5 ist völlig gleich der in 4 gezeigten.
  • Durch Messung der Gegenkapazität zwischen den Bitleitungselektroden und der Gesamtkapazität der Bitleitung gegenüber den Massestrukturen kann sowohl die Kopplungs- als auch die Lastkapazität der nicht abgeschirmten und der abgeschirmten Zellenstrukturen verglichen werden.
  • An einer Modellvorrichtung der Erfindung mit einer Größe von etwa 13 mm _ 14 mm (etwa 2200 X skaliert) wurden unter Verwendung eines Fluids mit hohem K als das dielektrische Medium Messungen vorgenommen. Dieses Verfahren liefert eine mehr als ausreichende Kapazitätsskalierung für genaue Vergleichsmessungen unter Verwendung einer Brückenvorrichtung. Es wurden Referenzmessungen sowohl mit Ethylenglycol als auch mit Glycerin ausgeführt. Diese erzeugten relative Dielektrizitätskonstanten von etwa 44 (in der Nähe der Lehrbuchwerte).
  • In einem Bemühen, die Wirkung aller Schichten und der Struktur unter den Metallschichten I und II, aber über dem Massesubstrat zu berücksichtigen, wurden zwei Bedingungen charakterisiert. Dies erfolgte durch Einfügen einer Platte, die die Masseebene wirksam anhob. Die tatsächliche Masseebene sollte irgendwo dazwischenliegen. Diese zwei Bedingungen werden als Nah- und Fern-Bedingungen bezeichnet.
  • Die folgenden Tabellen zeigen die absoluten Messungen und die relativen Wirkungen.
  • TABELLE I
    Figure 00060001
  • TABELLE II
    Figure 00060002
  • TABELLE III
    Figure 00060003
  • Aus Tabelle III ist klar, dass es durch Hinzufügen der Abschirmschienen eine viel stärkere Verringerung der Gegenkapazität als Zunahme der Gesamtkapazität gegen Masse gibt. Die Verbesserung der Isolation liegt in der Größenordnung von 30–50 %. Die Auswirkung auf die Gesamtkapazität wird recht leicht durch eine erhöhte Treiberstärke in den Schreibbitleitungstreibern berücksichtigt. Die 5–8 % Erhöhung der Lesebitleistungsbelastung kann mit einer leicht erhöhten Verzögerung in dem Auslesepfad oder durch Erhöhen der Verstärkung der Leseverstärker berücksichtigt werden.
  • Die Erfindung ist ausführlich in Anwendung auf eine Dualport-Speichervorrichtung beschrieben worden, ist aber ebenso auf Mehrportvorrichtungen, d. h. wo es wenigstens zwei Ports gibt oder wo wenigstens zwei Zyklusleitungspaare jede Zelle bedienen, anwendbar.
  • Die Erfindung wird am vorteilhaftesten auf Paare benachbarter Leiter angewendet, wobei einer der Leiter ein Zellenansteuersignal, typisch mit in die Zelle zu schreibenden Daten, und der andere Leiter Signale von der Zelle, die eine gegebene Bedingung in der Zelle widerspiegeln, führt. Diese Signale haben typisch erheblich verschiedene Signalstärken und neigen am stärksten dazu, gegen schädliches Übersprechen anfällig zu sein.
  • Für den Fachmann auf dem Gebiet sind verschiedene zusätzliche Änderungen dieser Erfindung offensichtlich. Alle Abweichungen von den spezifischen Lehren dieser Patentschrift, die grundsätzlich auf den Prinzipien und ihren Entsprechungen beruhen, durch die das Gebiet vorangebracht wird, werden als im Umfang der Erfindung wie beschrieben und beansprucht liegend angesehen.

Claims (1)

  1. Speicherzelle mit Zellenzugriffsleitungen in einer x-y-Ebene, die umfasst: (a) eine VDD-Leitung (14), die in einer y-Richtung verläuft, (b) eine VSS-Leitung (15), die in einer y-Richtung verläuft, (c) eine Lesewortleitung (11), die in einer x-Richtung verläuft, (d) eine Schreibwortleitung (12), die in einer x-Richtung verläuft, (e) eine erste Schreibbitleitung (18), die in der y-Richtung verläuft, (f) eine erste Lesebitleitung (19), die in der y-Richtung verläuft, (g) eine zweite Schreibbitleitung (21), die in der y-Richtung verläuft und zu der ersten Lesebitleitung (19) benachbart ist, (h) eine zweite Lesebitleitung (22), die in der y-Richtung verläuft und zu der ersten Schreibbitleitung (18) benachbart ist, (i) eine erste Abschirmschiene (33), die zwischen der zweiten Schreibbitleitung (21) und der benachbarten ersten Lesebitleitung (19) verläuft, (j) eine zweite Abschirmschiene (31), die zwischen der zweiten Lesebitleitung (22) und der benachbarten ersten Schreibbitleitung (18) verläuft, wobei die erste und die zweite Abschirmschiene (33, 31) jeweils mit VDD oder VSS elektrisch verbunden sind und wobei jede Schiene eine elektrische Verbindung mit VDD oder mit VSS besitzt.
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