以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
〔第1の実施形態〕
図1に、本発明の第1の実施形態における半導体記憶装置の構成例を示す。図1は、半導体記憶装置が、入出力ポート及び出力ポートを有する例を示すが、本発明はこれに限定されるものではない。
半導体記憶装置(広義には、記憶装置)100は、メモリーセルアレイ10と、入出力ポート(第1のポート)20と、出力ポート(第2のポート)30と、制御回路40とを含む。
メモリーセルアレイ10は、Y方向(第1の方向)に配列されると共にX方向(第2の方向)に配列されることによりマトリックス状に配置された複数のメモリーセルを有する。X方向は、Y方向と直交する方向(広義には、Y方向と交差する方向)である。メモリーセルアレイを構成する各メモリーセルは、それぞれ同様の構成を有し、1ビットのデータを記憶する。
半導体記憶装置100において、Y方向に並ぶ複数のメモリーセル毎に第1のワードライン(1WL)が配置され、X方向に並ぶ複数のメモリーセル毎に一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)が配置される。第1のワードライン(1WL)は、Y方向に並ぶメモリーセルを選択するためのラインである。なお、図1では、第1のワードライン(1WL)及び第1のビットライン(1BL)についてはそれぞれ1本のみ図示している。第1の相補ビットライン(/1BL)には、対応する第1のビットライン(1BL)によって伝送される書き込みデータの相補データ、又は該第1のビットライン(1BL)によって伝送される読み出しデータの相補データが伝送される。
また、半導体記憶装置100では、X方向に並ぶ複数のメモリーセル毎に、第2のワードライン(2WL)が配置され、Y方向に並ぶ複数のメモリーセル毎に、第2のビットライン(2BL)が配置される。第2のワードライン(2WL)は、X方向に並ぶメモリーセルを選択するためのラインである。なお、図1では、第2のワードライン(2WL)及び第2のビットライン(2BL)についてはそれぞれ1本のみ図示している。
入出力ポート20では、Y方向にパラレルのデータが外部から書き込まれたり、読み出されたりする。より具体的には、第1のワードライン(1WL)により選択されたY方向に並ぶ複数のメモリーセルに接続される第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)を介してデータの書き込み又は読み出しが行われる。データ書き込み時には、対応するメモリーセルに接続される第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の電位を制御し、当該メモリーセルに書き込む。一方、データ読み出し時には、第1のワードライン(1WL)で選択して、対応するメモリーセルに接続される第1のビットライン(1BL)及び対応する第1の相補ビットライン(/1BL)の電位差をセンスアンプで増幅して、データを読み出す。
出力ポート30では、Y方向にシリアルのデータが読み出される。より具体的には、第2のワードライン(2WL)により選択されたX方向に並ぶ複数のメモリーセルに接続される第2のビットライン(2BL)を介してデータが読み出される。
制御回路40は、第1のビットライン制御回路42、第2のビットライン制御回路44、第1のワードライン制御回路46、第2のワードライン制御回路48を含む。第1のビットライン制御回路42は、X方向に並ぶ複数のメモリーセル毎に設けられた一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)それぞれについて、各対毎に電位制御を行う。より具体的には、第1のビットライン制御回路42は、各一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)が相補的な関係を有するように各ビットラインの電位を制御する。第2のビットライン制御回路44は、Y方向に並ぶ複数のメモリーセル毎に設けられた第2のビットライン(2BL)について、各ビットライン毎に電位制御を行う。第1のワードライン制御回路46は、複数の第1のワードライン(1WL)のうち1本の第1のワードライン(1WL)を選択し、選択した第1のワードライン(1WL)に選択状態に対応した電位を供給する。第2のワードライン制御回路48は、複数の第2のワードライン(2WL)のうち1本の第2のワードライン(2WL)を選択し、選択した第2のワードライン(2WL)に選択状態に対応した電位を供給する。
図2に、図1のメモリーセルアレイ10を構成するメモリーセルの構成例の回路図を示す。なお、図2では、第1のビットライン(1BL)、第1の相補ビットライン(/1BL)、第2のビットライン(2BL)、第1のワードライン(1WL)、及び第2のワードライン(2WL)の配置方向を模式的に表している。
メモリーセルアレイ10を構成するメモリーセルMCは、金属酸化膜半導体(Metal Oxide Semiconductor:以下、MOS)トランジスターTr1〜Tr8を含む。MOSトランジスターTr1、Tr2、Tr5、Tr6は、N型(広義には、第1導電型)のMOSトランジスターである。MOSトランジスターTr3、Tr4、Tr7、Tr8は、P型(広義には、第2導電型)のMOSトランジスターである。MOSトランジスターTr1、Tr2は、ソース同士が接続され、接地電源電圧VSSが供給される。MOSトランジスターTr1は、ゲートがMOSトランジスターTr3のゲート及びMOSトランジスターTr2のドレインに接続される。MOSトランジスターTr1は、ドレインがMOSトランジスターTr3のドレイン、MOSトランジスターTr2のゲート及びMOSトランジスターTr4のゲートに接続される。MOSトランジスターTr2は、ドレインがMOSトランジスターTr1のゲート、MOSトランジスターTr3のゲート、及びMOSトランジスターTr4のドレインに接続される。MOSトランジスターTr3、Tr4は、ソース同士が接続され、電源電圧AVDDが供給される。
MOSトランジスターTr5のソース及びドレインは、それぞれ対応する第1のビットライン(1BL)及びMOSトランジスターTr1のドレインに接続される。MOSトランジスターTr5のゲートは、対応する第1のワードライン(1WL)に接続される。
MOSトランジスターTr6のソース及びドレインは、それぞれ対応する第1の相補ビットライン(/1BL)及びMOSトランジスターTr2のドレインに接続される。MOSトランジスターTr6のゲートは、対応する第1のワードライン(1WL)に接続される。
MOSトランジスターTr7は、ソースがMOSトランジスターTr3、Tr4のソースに接続され、ドレインがMOSトランジスターTr8のソースに接続される。MOSトランジスターTr7は、ゲートがMOSトランジスターTr3のゲートに接続される。MOSトランジスターTr8のドレインは、対応する第2のビットライン(2BL)に接続され、ゲートは、対応する第2のワードライン(2WL)に接続される。
第1のビットライン(1BL)及び対応する第1の相補ビットライン(/1BL)は、X方向に延びる。一対の第1のビットライン(1BL)及び対応する第1の相補ビットライン(/1BL)は、中間地点で互いに交差するようにビットライン交差方式により配置される。第1のワードライン(1WL)は、Y方向に延びる。
第2のビットライン(2BL)は、Y方向に延びる。第2のワードライン(2WL)は、X方向に延びる。
このように、メモリーセルMCは、MOSトランジスターTr1〜Tr4により、データを記憶する。より具体的には、メモリーセルMCでは、MOSトランジスターTr1のドレイン電位とMOSトランジスターTr2のドレイン電位とが相補的な状態で安定し、それぞれの電位が保持される。このように保持された電位は、MOSトランジスターTr5、Tr6を介して第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)に供給され、各ビットラインの電位に対応した1ビットのデータの読み出しが行われる。また、メモリーセルMCでは、MOSトランジスターTr1のドレイン電位とMOSトランジスターTr2のドレイン電位とが相補的な状態となるように第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の電位が設定される。そして、MOSトランジスターTr5、Tr6を介して、MOSトランジスターTr1のドレイン電位とMOSトランジスターTr2のドレイン電位が設定され、記憶すべき1ビットのデータの書き込みが行われる。また、メモリーセルMCでは、第2のビットライン(2BL)についても同様に、MOSトランジスターTr3、Tr4を介してデータの読み出しが行われる。
このような構成のメモリーセルMCを有する半導体記憶装置100では、入出力ポート20又は出力ポート30を介してデータの書き込み動作又は読み出し動作は、次のように行われる。
図3に、第1の実施形態における半導体記憶装置100の入出力ポート20を介した書き込み動作例のフロー図を示す。
まず、第1のビットライン制御回路42が、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)をプリチャージする(ステップS10)。これにより、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)は、Hレベルの電位に設定される。
次に、メモリーセルMCにHレベルを書き込むとき(ステップS12:Y)、第1のビットライン制御回路42は、第1のビットライン(1BL)をHレベル電位、第1の相補ビットライン(/1BL)をLレベル電位に設定する(ステップS14)。一方、メモリーセルMCにLレベルを書き込むとき(ステップS12:N)、第1のビットライン制御回路42は、第1のビットライン(1BL)をLレベル電位、第1の相補ビットライン(/1BL)をHレベル電位に設定する(ステップS16)。
ステップS14又はステップS16に続いて、第1のワードライン制御回路46は、対応する第1のワードライン(1WL)を選択する(ステップS18)。これにより、MOSトランジスターTr5、Tr6がオンになる。その結果、Hレベル書き込みのとき、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の電位が、それぞれMOSトランジスターTr1、Tr2のドレイン電位に設定され、メモリーセルMCの書き込みが行われる(ステップS20)。
図4に、第1の実施形態における半導体記憶装置100の入出力ポート20を介した読み出し動作例のフロー図を示す。
まず、第1のビットライン制御回路42が、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)をプリチャージする(ステップS30)。これにより、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)は、Hレベルの電位に設定される。
次に、第1のワードライン制御回路46は、対応する第1のワードライン(1WL)を選択する(ステップS32)。これにより、MOSトランジスターTr5、Tr6がオンになる。
MOSトランジスターTr1のドレイン電位がHレベルに対応した電位のとき(ステップS34:Y)、第1のビットライン(1BL)がHレベルに対応した電位、第1の相補ビットライン(/1BL)がLレベルに対応した電位に設定される(ステップS36)。
MOSトランジスターTr1のドレイン電位がLレベルに対応した電位のとき(ステップS34:N)、第1のビットライン(1BL)がLレベルに対応した電位、第1の相補ビットライン(/1BL)がHレベルに対応した電位に設定される(ステップS38)。
ステップS36又はステップS38に続いて、第1のビットライン制御回路42は、第1のビットライン(1BL)の電位と第1の相補ビットライン(/1BL)の電位との電位差を差動増幅する(ステップS40)。この結果、メモリーセルMCから、MOSトランジスターTr1のドレイン電位に対応したHレベルのデータ又はLレベルのデータの読み出しが行われる(ステップS42)。
図5に、第1の実施形態における半導体記憶装置100の出力ポート30を介した読み出し動作例のフロー図を示す。
まず、第2のビットライン制御回路44が、第2のビットライン(2BL)をディスチャージする(ステップS50)。これにより、第2のビットライン(1BL)は、Lレベルの電位に設定される。なお、ステップS50は、第2のビットライン(2BL)をLレベルにプリチャージすることを意味する。
次に、第2のワードライン制御回路48は、対応する第2のワードライン(2WL)を選択する(ステップS52)。これにより、MOSトランジスターTr8がオンになる。
MOSトランジスターTr1のドレイン電位がHレベルに対応した電位のとき、MOSトランジスターTr7がオンとなり(ステップS54:Y)、第2のビットライン(2BL)がHレベルに対応した電位に設定される(ステップS56)。従って、メモリーセルMCからは、第2のビットライン(2BL)を介してHレベルのデータの読み出しが行われる。
一方、MOSトランジスターTr1のドレイン電位がLレベルに対応した電位のとき、MOSトランジスターTr7がオフとなり(ステップS54:N)、第2のビットライン(2BL)がLレベルに対応した電位のままとなる(ステップS58)。従って、メモリーセルMCからは、第2のビットライン(2BL)を介してLレベルのデータの読み出しが行われる。
このように、第1の実施形態では、入出力ポート20に対して、一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)によりデータの書き込み及び読み出しが可能に構成される。一方、第1の実施形態では、出力ポート30に対して、第2のビットライン(2BL)のみによりデータの読み出しが可能に構成される。こうすることで、半導体記憶装置100に対して入出力ポート20を介して高速にデータの書き込み及び読み出しを行う一方、出力ポート30を介して低速にデータの読み出しを行うことができる。出力ポート30を介して高速にデータの読み出しが必要とされない用途の場合、少なくとも第2のビットライン(2BL)に対応する第2の相補ビットライン(/2BL)の配置本数を削減できるため、半導体記憶装置100の面積を小さくすることができる。
ところで、第1の実施形態では、微少な振幅で高速な書き込み動作及び読み出し動作を行うための第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)が、第2のワードライン(2WL)と同じ方向に並走して配置される。即ち、第2のワードライン(2WL)は、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)が延びるX方向に延びるように形成される。第2のワードライン(2WL)は、振幅の大きい信号に対応した電位に設定されるため、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)と第2のワードライン(2WL)との間のクロストークノイズの影響が大きくなる。そこで、第1の実施形態では、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)をビット交差方式により配置している。また、第1の実施形態では、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の配線層と、第2のワードライン(2WL)の配線層とを異ならせている。
図6(A)、図6(B)に、第1の実施形態における第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)の説明図を示す。図6(A)は、第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)を上面から見た模式図を表す。図6(B)は、図6(A)のA−A´線に沿った断面構造の模式図を表す。
X方向に並ぶ複数のメモリーセルで共用される一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)は、その中間位置において互いに交差するように配置される。更に、一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)に対し、上面から見てY方向又はY方向の反対方向に隣接して、対応する第2のワードライン(2WL)が配置される。
また、一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)は、それぞれ第N(Nは1以上の整数)の金属配線層を用いて配置される。第2のワードライン(2WL)は、第Nの金属配線層よりも上層の第(N+M)(Mは1以上の整数)の金属配線層を用いて配置される。
図7に、第1の実施形態における第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)の並びの説明図を示す。図7は、第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)を上面から見た模式図を表す。なお、図7では、一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)に対し、上面から見てY方向に、第2のワードライン(2WL)が配置される。
X方向に並ぶ第(n−1)(nは2以上の整数)行の複数のメモリーセルで共用される一対の第1のビットライン(1BL)及び対応する第1の相補ビットライン(/1BL)に対し、対応する第2のワードライン(2WL)がY方向に隣接して配置される。この第2のワードライン(2WL)は、X方向に並ぶ第(n−1)行の複数のメモリーセルで共用されるものである。
また、第(n−1)行に隣接する第n行の複数のメモリーセルで共用される一対の第1のビットライン(1BL)及び対応する第1の相補ビットライン(/1BL)に対しても、対応する第2のワードライン(2WL)がY方向に隣接して配置される。この第2のワードライン(2WL)は、X方向に並ぶ第n行の複数のメモリーセルで共用されるものである。このとき、第n行の第1の相補ビットライン(/1BL)が、第(n−1)行の第2のワードライン(2WL)とY方向に隣接して配置される部分を有する。
同様に、第n行に隣接する第(n+1)行の複数のメモリーセルで共用される一対の第1のビットライン(1BL)及び対応する第1の相補ビットライン(/1BL)に対しても、対応する第2のワードライン(2WL)がY方向に隣接して配置される。この第2のワードライン(2WL)は、X方向に並ぶ第(n+1)行の複数のメモリーセルで共用されるものである。このとき、第(n+1)行の第1のビットライン(1BL)が、第n行の第2のワードライン(2WL)とY方向に隣接して配置される部分を有する。
即ち、第(n−1)行の複数のメモリーセル、第n行の複数のメモリーセル及び第(n+1)行の複数のメモリーセルがY方向に並んで配置されるとき、各ビットライン及び対応する第2のワードライン(2WL)は、次のように配置される。第(n−1)行について第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)が上面から見てY方向に順番に並んで配置される。更に第(n−1)行の第2のワードライン(2WL)に対して上面から見てY方向に、第n行について第1の相補ビットライン(/1BL)、第1のビットライン(1BL)及び第2のワードライン(2WL)が順番に並んで配置される。更に第n行の第2のワードライン(2WL)に対して上面から見てY方向に、第(n+1)行について第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)が順番に並んで配置される。
このとき、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の各ビットラインと、第2のワードライン(2WL)との間で、配線間容量C1、C2(図示せず)が形成される。しかしながら、配線間容量C1、C2は、以下に示す比較例と比較して大幅に低減することができるため、クロストークノイズを大幅に軽減して低電圧動作時に、誤動作することなく、回路動作の安定化を図ることができるようになる。
(第1の比較例)
図8(A)、図8(B)に、第1の実施形態の第1の比較例における第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)の説明図を示す。図8(A)は、第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)を上面から見た模式図を表す。図8(B)は、図8(A)のB−B´線に沿った断面構造の模式図を表す。
第1の比較例では、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)は、図8(A)に示すようにビットライン交差方式を採用せずに、図8(B)に示すように各ビットラインを同一配線層(第Nの金属配線層)で並走させている。また、第2のワードライン(2WL)は、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)と同一の配線層で、両ビットラインの間に配置している。
この場合、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)のそれぞれは、第2のワードライン(2WL)との間で、同一の配線間容量C10、C20(図示せず)が形成される。これにより、相補関係を有する第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)が同じ配線間容量が負荷されるため、ビットラインの制御が簡素化される。
ところが、各ビットラインと第2のワードライン(2WL)は、図6(A)と比較して、ほぼ2倍の距離を並走することになり、配線間容量C10は配線間容量C1の2倍、配線間容量C20は配線間容量C2の2倍となる。従って、第1の比較例では、第1の実施形態と比較して、クロストークノイズが大きくなる。
図9に、第1の比較例における制御タイミング例を示す。図9は、第1のワードライン(1WL)、第2のワードライン(2WL)、センスアンプ制御信号、第1のビットライン(1BL)、及びセンスアンプ出力のタイミングの一例を表す。センスアンプは、第1のビットライン制御回路42が有し、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の電位差を差動増幅する。このセンスアンプは、センスアンプ制御信号がHレベルになったとき、上記の差増増幅動作を行う。なお、図9では、センスアンプがHレベル又はLレベルを出力するスレッショルドレベルもあわせて図示している。
第1のワードライン(1WL)が選択されると、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の一方の電位が下がる。このとき、第2のワードライン(2WL)が選択されると、第2のワードライン(2WL)の電位変動に伴い、配線間容量を介して、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の電位も変動する。本来Hレベルに維持されるべき一方のビットラインの電位が変動して、スレッショルドレベルを下回ると、両方のビットラインの電位がLレベルとなり、センスアンプの出力は、プリチャージ後の電位であるHレベルがそのまま出力される。即ち、第1の比較例では、Lレベルの読み出しできず、回路の誤動作が発生する場合があるという問題がある。
(第2の比較例)
上記の第1の比較例に対して、第2のワードライン(2WL)を、対応する一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)に隣接して配置することが考えられる。
図10(A)、図10(B)に、第1の実施形態の第2の比較例における第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)の説明図を示す。図10(A)は、第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)を上面から見た模式図を表す。図10(B)は、図10(A)のC−C´線に沿った断面構造の模式図を表す。
第2の比較例では、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)は、図10(A)に示すようにビットライン交差方式を採用せずに、図10(B)に示すように各ビットラインを同一配線層(第Nの金属配線層)で並走させている。また、第2のワードライン(2WL)は、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)と同一の配線層で配置される。しかしながら、第2のワードライン(2WL)は、例えば第1のビットライン(1BL)に隣接して配置し、対応する第1の相補ビットライン(/1BL)とは距離を隔てて配置している。
この場合、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)のそれぞれは、第2のワードライン(2WL)との間で、それぞれ異なる配線間容量C11、C21(図示せず)が形成される。これにより、第2のワードライン(2WL)と第1の相補ビットライン(/1BL)との間の配線間容量C21は大幅に低減できるが、第2のワードライン(2WL)と第1のビットライン(1BL)との間の配線間容量C11と異なる容量が付加される。そのため、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の制御が非常に複雑になる。
図11に、第2の比較例における制御タイミング例を示す。図11は、第1のワードライン(1WL)、第2のワードライン(2WL)、センスアンプ制御信号、第1のビットライン(1BL)、及びセンスアンプ出力のタイミングの一例を表す。なお、図11において、図9と同様の部分には同一符号を付し、適宜説明を省略する。
第1のワードライン(1WL)が選択されると、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の一方の電位が下がる。このとき、第2のワードライン(2WL)が選択されると、第2のワードライン(2WL)の電位変動に伴い、配線間容量を介して、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の電位も変動する。ところが、第1のビットライン(1BL)の方に大きな配線間容量が付加されるため、本来Hレベルに維持されるべき一方のビットラインの電位が変動して他方のビットラインの電位を下回る可能性がある。従って、センスアンプの出力は、本来出力すべき論理レベルとは逆の論理レベルとなり、逆データが読み出される。即ち、第2の比較例では、逆データが読み出される可能性があり、回路の誤動作が発生する場合があるという問題がある。
(第1の実施形態の効果)
これに対して、第1の実施形態では、図6(A)、図6(B)のように配置するため、第2のワードライン(2WL)と各ビットライン間との間の配線間容量を、それぞれ第1の比較例のほぼ2分の1にすることができる。また、第2のワードライン(2WL)と、対応する一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)とを異層間配線としたので、配線間容量自体を大幅に低減することができる。
図12に、第1の実施形態における制御タイミング例を示す。図12は、第1のワードライン(1WL)、第2のワードライン(2WL)、センスアンプ制御信号、第1のビットライン(1BL)、及びセンスアンプ出力のタイミングの一例を表す。なお、図12において、図9と同様の部分には同一符号を付し、適宜説明を省略する。
第1のワードライン(1WL)が選択されると、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の一方の電位が下がる。このとき、第2のワードライン(2WL)が選択されると、第2のワードライン(2WL)の電位変動に伴い、配線間容量を介して、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の電位も変動する。ところが、各ビットラインと第2のワードライン(2WL)との間の配線間容量も非常に小さいため、本来Hレベルに維持されるべき一方のビットラインの電位が変動して他方のビットラインの電位を下回ることがない。そのため、センスアンプの出力は、本来出力すべき論理レベルとなる。即ち、第1の実施形態では、クロストークノイズの影響を受けることなく、回路の誤動作を防止し、低電圧動作が可能となる。
更に、第1の実施形態では、低速な読み出し動作を行う出力ポート30側へのデータ読み出し用に第2のビットライン(2BL)を設け、第2の相補ビットライン(/2BL)を省略した構成を採用している。これにより、第1の実施形態におけるメモリーセルMCの構成を例えば8個のMOSトランジスターで構成でき、メモリーセルMCの高集積化が可能となる。
図13に、第1の実施形態におけるメモリーセルMCのレイアウトの一例を示す。図13は、理解を容易にするために金属配線層等の図示を省略し、ポリシリコン層、N型拡散層、P型拡散層のみを図示している。なお、図13は、第1の実施形態におけるメモリーセルMCを上面から見たレイアウトの一例であり、10個のMOSトランジスターでメモリーセルを構成した場合のレイアウトの一例もあわせて図示している。
第1の実施形態におけるメモリーセルMCには、メモリーセルMCを構成するMOSトランジスターのトランジスター形成領域内にポリシリコン層PL、N型拡散層NT、P型拡散層PTが形成される。一方、メモリーセルMC10は、メモリーセルMC10を構成するMOSトランジスターのトランジスター形成領域内にポリシリコン層PL、N型拡散層NT、P型拡散層PTが形成される。このメモリーセルMC10は、10個のMOSトランジスターで構成され、第2のビットライン(2BL)とこれに対応した第2の相補ビットライン(/2BL)を介してデータの読み出しが可能となる。しかしながら、第1の実施形態では、メモリーセルMCを8個のMOSトランジスターで構成するようにしたので、図13のX方向(図1と同じX方向)にΔWdだけメモリーセルの領域が小さくなり、高集積化が可能となる。
また、第1の実施形態では、8個のMOSトランジスターで構成することで、図13のメモリーセルMCの空き領域SPCが得られる。そこで、この空き領域SPCにタップ領域TAPを設け、タップ領域TAPに電位固定手段としてN型拡散層を設け、N型拡散層を介して電源電圧AVDDを基板に与える。こうすることで、基板電位が揺れることなく、より一層安定した回路動作が可能となる。なお、電位固定手段は、基板電位を所定の電位(接地電源電圧VSS又は電源電圧AVDDの電位。広義には、第1の電位)に固定するものであればよい。
また、第1の実施形態において、上面から見て、Y方向に延びる第2のビットライン(2BL)と第1のワードライン(1WL)との間に第2の電位に固定されたシールド配線が配置される。こうすることで、第2のビットライン(2BL)と第1のワードライン(1WL)とのクロストークノイズを低減できる。
図14(A)、図14(B)に、第1の実施形態におけるシールド配線の説明図を示す。図14(A)は、第2のビットライン(2BL)、第1のワードライン(1WL)及びシールド配線を上面から見た図を模式的に表す。図14(B)は、図14(A)に第2の相補ビットライン(/2BL)を追加した場合のシールド配線を上面から見た図を模式的に表す。
図14(A)に示すように、第1の実施形態では、第2のビットライン(2BL)と第1のワードライン(1WL)との間にシールド配線SLDが配置される。この場合、第2のビットライン(2BL)及び対応する第1のワードライン(1WL)の配線領域の幅はWd1で済む。これに対して、第2の相補ビットライン(/2BL)を追加すると、図14(B)に示すシールド配線SLD1の他に、第1のワードライン(1WL)と第2の相補ビットライン(/2BL)との間にもシールド配線SLD2を設ける必要がある。そのため、X方向の幅はWd2だけ必要となり、1本の相補ビットラインの追加は新たなシールド配線の追加を招き、図14(A)と比較して半導体記憶装置100の高集積化が難しくなる。
また、シールド配線SLDが固定される第2の電位は、図13(A)における電位固定手段で固定される第1の電位と同電位であることが望ましい。即ち、シールド配線SLDは、上記の電位固定手段と電気的に接続されることが望ましい。こうすることで、半導体記憶装置100の高集積化と回路のより一層の安定動作とを両立させることができるようになる。
以上説明したように、第1の実施形態では、マルチポートメモリーとして機能する半導体記憶装置100において、一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)をビットライン交差方式により配置している。そして、これらに隣接して第2のワードライン(2WL)を並走するように配置している。これにより、各ビットラインと第2のワードライン(2WL)との間の配線間容量を、単純に並走させる場合と比較してほぼ2分の1にすることができる。また、第1の実施形態では、第2のワードライン(2WL)と、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)とを異層間配線としている。こうすることで、従来と比較して、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図ることができるようになる。
〔第2の実施形態〕
第1の実施形態では、一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)をビットライン交差方式により配置する例を説明したが、本発明はこれに限定されるものではない。
図15(A)、図15(B)に、第2の実施形態における第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)の説明図を示す。図15(A)は、第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)を上面から見た模式図を表す。図15(B)は、図15(A)のD−D´線に沿った断面構造の模式図を表す。
X方向に並ぶ複数のメモリーセルで共用される一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)に隣接して、上面から見てY方向又はY方向の反対方向に隣接して、対応する第2のワードライン(2WL)が配置される。
また、一対の第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)は、それぞれ第Nの金属配線層を用いて配置され、第2のワードライン(2WL)は、第Nの金属配線層よりも上層の第(N+M)の金属配線層を用いて配置される。
図16に、第2の実施形態における第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)の並びの説明図を示す。図16は、第1のビットライン(1BL)、第1の相補ビットライン(/1BL)及び第2のワードライン(2WL)を上面から見た模式図を表す。
X方向に並ぶ第(n−1)行の複数のメモリーセルで共用される一対の第1のビットライン(1BL)及び対応する第1の相補ビットライン(/1BL)に対し、対応する第2のワードライン(2WL)がY方向に隣接して配置される。この第2のワードライン(2WL)は、X方向に並ぶ第(n−1)行の複数のメモリーセルで共用されるものである。
また、第(n−1)行に隣接する第n行の複数のメモリーセルで共用される一対の第1のビットライン(1BL)及び対応する第1の相補ビットライン(/1BL)に対しても、対応する第2のワードライン(2WL)がY方向に隣接して配置される。この第2のワードライン(2WL)は、X方向に並ぶ第n行の複数のメモリーセルで共用されるものである。このとき、第n行の第1の相補ビットライン(/1BL)が、第(n−1)行の第2のワードライン(2WL)とY方向に隣接して配置される。また、第n行の第1のビットライン(1BL)が、第(n−1)行の第2のワードライン(2WL)とY方向に隣接して配置されない。
同様に、第n行に隣接する第(n+1)行の複数のメモリーセルで共用される一対の第1のビットライン(1BL)及び対応する第1の相補ビットライン(/1BL)に対しても、対応する第2のワードライン(2WL)がY方向に隣接して配置される。この第2のワードライン(2WL)は、X方向に並ぶ第(n+1)行の複数のメモリーセルで共用されるものである。このとき、第(n+1)行の第1のビットライン(1BL)が、第n行の第2のワードライン(2WL)とY方向に隣接して配置される。また、第(n+1)行の第1の相補ビットライン(/1BL)が、第n行の第2のワードライン(2WL)とY方向に隣接して配置されない。
第2の実施形態は、その他の点は、第1の実施形態と同様であるため、詳細な説明を省略する。このような第2の実施形態では、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)の各ビットラインと、第2のワードライン(2WL)との間で、配線間容量C3、C4(図示せず)が形成される。しかしながら、配線間容量C3、C4は、異層配線により非常に小さい。そのため、第1の実施形態よりはクロストークノイズが大きくなるものの、上記の第1の比較例及び第2の比較例と比較して大幅に低減することができる。そのため、第2の実施形態によれば、従来と比較して、クロストークノイズを大幅に軽減して低電圧動作時に、誤動作することなく、回路動作の安定化を図ることができるようになる。
〔第3の実施形態〕
第1の実施形態又は第2の実施形態では、メモリーセルMCが8個のMOSトランジスターで構成され、半導体記憶装置100が、第2の相補ビットライン(/2BL)が省略された構成を例に説明したが、本発明はこれに限定されるものではない。
図17に、第3の実施形態におけるメモリーセルの構成例の回路図を示す。なお、図17では、第1のビットライン(1BL)、第1の相補ビットライン(/1BL)、第2のビットライン(2BL)、第2の相補ビットライン(/2BL)の配置方向を模式的に表している。同様に、図17では、第1のワードライン(1WL)、及び第2のワードライン(2WL)の配置方向を模式的に表している。図17において、図2と同様の部分には同一符号を付し、適宜説明を省略する。
第3の実施形態におけるメモリーセルMC1が図2に示すメモリーセルMCと異なる点は、MOSトランジスターTr9、Tr10、第2の相補ビットライン(/2BL)が追加された点である。MOSトランジスターTr9、Tr10は、P型のMOSトランジスターである。
MOSトランジスターTr9は、ソースがMOSトランジスターTr3、Tr4のソースに接続され、ドレインがMOSトランジスターTr10のソースに接続される。MOSトランジスターTr9は、ゲートがMOSトランジスターTr4のゲートに接続される。MOSトランジスターTr10のドレインは、対応する第2の相補ビットライン(/2BL)に接続され、ゲートは、対応する第2のワードライン(2WL)に接続される。
一対の第2のビットライン(2BL)及び対応する第2の相補ビットライン(/2BL)は、Y方向に延びる。一対の第2のビットライン(2BL)及び対応する第2の相補ビットライン(/2BL)は、Y方向に並ぶ複数のメモリーセル毎に配置される。その他の点は、第1の実施形態又は第2の実施形態と同様であり、説明を省略する。
このような第3の実施形態によれば、第1の実施形態又は第2の実施形態と比較すると高集積化は阻害されるものの、出力ポート30に対しても高速なデータ読み出しが可能となる。従って、第1の実施形態又は第2の実施形態と同様に、従来と比較して、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図ることができるようになる。
なお、第3の実施形態においても、第2の実施形態と同様に、第1のビットライン(1BL)及び第1の相補ビットライン(/1BL)をビットライン交差方式により配置しなくてもよい。この場合でも、クロストークノイズがより大きくなるものの、従来と比較して大幅にクロストークノイズを低減することができる。
また、第3の実施形態において、出力ポート30に代えて入出力ポート20と同様のポートを設けてもよい。こうすることで、第2のビットライン(2BL)及び対応する第2の相補ビットライン(/2BL)に、メモリーセルMCへの読み出しデータのみならず書き込みデータを伝送させることができる。その結果、各ポートを介して、高速なデータの書き込み及び読み出しが可能な半導体記憶装置において、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図ることができるようになる。
〔集積回路装置への適用〕
上記のいずれかの実施形態における半導体記憶装置は、集積回路装置に内蔵させることができる。以下では、本発明に係る集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置はマイクロコンピューターに限定されるものではない。
図18に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。
マイクロコンピューター200は、中央演算処理装置(Central Processing Unit:CPU)210と、読み出し専用メモリー(Read Only Memory:ROM)212と、ランダムアクセスメモリー(Random Access Memory:RAM)214とを含む。更に、マイクロコンピューター200は、表示ドライバー216と、タイマー回路218と、I/O回路220と、電源回路222とを含む。CPU210、ROM212、RAM214、表示ドライバー216、タイマー回路218、I/O回路220及び電源回路222は、バス224を介して接続される。
CPU210は、バス224を介して、ROM212又はRAM214に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、CPU210は、表示ドライバー216、タイマー回路218、I/O回路220及び電源回路222を制御する。ROM212には、予めプログラムが記憶される。RAM214は、マルチポートメモリーとして上記のいずれかの実施形態における半導体記憶装置が適用され、プログラムの記憶領域又は作業領域として用いられる。RAM214にアクセスするCPU210等は、複数のポートを介してアクセスすることで、ビット幅変換されたデータにアクセスすることができる。表示ドライバー216は、CPU210等によって生成されRAM214に格納される画像データに基づいて、マイクロコンピューター200の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路218は、時間を計時し、CPU210へのタイマー割り込み等を行う。I/O回路220は、マイクロコンピューター200の外部に接続される機器からのI/Oアクセスを実現する。電源回路222は、マイクロコンピューター200を構成する各部に供給する電源を生成する。
上記のいずれかの実施形態における半導体記憶装置が適用されたマイクロコンピューター200によれば、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図るマルチポートメモリーを備えることができる。
〔電子機器〕
上記のいずれかの実施形態における半導体記憶装置、又は図18のマイクロコンピューター200は、次のような電子機器に適用することができる。
図19に、本発明に係る電子機器の構成例のブロック図を示す。
電子機器500は、処理部510と、記憶部512と、操作部514と、表示部516とを含んで構成される。例えば、処理部510の機能は、公知のマイクロコンピューターにより実現され、記憶部512の機能は、ハードディスクドライブ装置や、上記のいずれかの実施形態における半導体記憶装置により実現される。或いは、例えば処理部510の機能は、図18のマイクロコンピューター200により実現され、記憶部512の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部514は、電子機器500を制御するための入力データを受け付ける。処理部510は、操作部514により受け付けられた入力データに応じて、処理を変更することができる。表示部516の機能は、液晶表示パネルや有機ELディスプレイ装置等の公知の表示装置により実現される。このような表示部516は、処理部510によって生成された画像を表示する。
図20(A)、図20(B)に、図19の電子機器500の構成例の斜視図を示す。図20(A)は、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図20(B)は、携帯電話機の構成例の斜視図を表す。
図19の電子機器500の構成例の1つである図20(A)に示すパーソナルコンピューター800は、本体部810と、表示部820と、操作部830とを含む。本体部810は、図19の処理部510、記憶部512等を有する。表示部820は、図19の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部830は、図19の操作部514に対応し、キーボード等によりその機能が実現される。このような操作部830を介した操作情報が本体部810の処理部510によって解析され、その操作情報に応じて表示部820に画像が表示される。これにより、クロストークノイズの影響を受けることなく低電圧で動作し、低消費電力のパーソナルコンピューター800を提供することができるようになる。
図19の電子機器500の構成例の1つである図20(B)に示す携帯電話機900は、本体部910と、表示部920と、操作部930とを含む。本体部910は、図19の処理部510、記憶部512等を有する。表示部920は、図19の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部930は、図19の操作部514に対応し、ボタン等によりその機能が実現される。このような操作部930を介した操作情報が本体部910の処理部510によって解析され、その操作情報に応じて表示部920に画像が表示される。これにより、クロストークノイズの影響を受けることなく低電圧で動作し、低消費電力の携帯電話機900を提供することができるようになる。
なお、図19の電子機器500として、図20(A)、図20(B)に示すものに限定されるものではない。例えば、情報携帯端末(PDA:Personal Digital Assistants)、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、POS(Point of sale system)端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。
以上、本発明に係る記憶装置、集積回路装置及び電子機器等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
(1)上記の実施形態において、「ゲート」という語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、「ドレイン」という語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、「ソース」という語句は、ソース端子、ソース領域、又はソース電極を意味する。
(2)上記の実施形態において、トランジスターとしてMOSトランジスターを例に説明したが、本発明はこれに限定されるものではない。
(3)上記の実施形態において、8個又は10個のMOSトランジスターによりメモリーセルが構成される例を説明したが、本発明はメモリーセルの構成に限定されるものではない。
(4)上記の実施形態では、説明の便宜上、X方向及びY方向は、図1に示す方向として説明したが、本発明はこれに限定されるものではない。
(5)上記の実施形態において、本発明を、記憶装置、集積回路装置及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記のいずれかの実施形態における半導体記憶装置を構成する第1のビットライン、第1の相補ビットライン、第2のビットライン、第2の相補ビットライン、第1のワードライン及び第2のワードラインの少なくとも1つの配置方法等であってもよい。