DE3538053A1

DE3538053A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE3538053A1
Application number: DE19853538053
Authority: DE
Inventors: Toshifumi Koyabashi; Koichiro Mashiko; Hiroshi Miyamoto; Michihiro Itami Hyogo Yamada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-10-26
Filing date: 1985-10-25
Publication date: 1986-05-07
Also published as: US4689770A; DE3538053C2; JPS61105797A; JPH0760858B2

Description

I &;partner

PATENTANWÄLTE WERNER EITLE, DIPL.-ING. · KLAUS HOFFMANN, DR., DIPL.-ING. · WERNER LEHN, DIPL.-ING.

KLAUS FDCHSLE₁ DIPL.-ING. · BERNO HANSEN, DR., DIPL.-CHEM, . HANS-A. BRAUNS, DR., DIPL.-CHEM. · KLAUS 6DRG, DIPL.-ΙΝβ. KARL KOHLMANN, DIPL.-INQ. · HELGA KOLB, DR., DIPL.-CHEM. · BERNHARD VON FISCHERN, DIPL.-ING.

RECHTSANWALT ALEXANDER NETTE

- 3 - 42 847 q/gt

MITSUBISHI DENKI KABUSHIKI KAISHA
Tokyo / JAPAN

Halbleiterspeichervorrichtung

Die vorliegende Erfindung betrifft eine LSI Halbleiterspeichervorrichtung und insbesondere eine sogenannte dynamische Speichervorrichtung mit wahlfreiem oder direk-■ tem Zugriff, .der auch als Schreib- und Lesespeicher bezeichnet wird (im folgenden als dynamischer RAM bezeichnet) .

Fig. 1 zeigt eine typische Anordnung eines dynamischen RAM, in dem MCA Speicherzellenfelder oder Arrays, WL Wortleitungen, BL Bitleitungen und SA Abtastverstärker bedeuten. Die Zahl der Wortleitungen WL und der Bitleitungen BL in der Speicherzellenanordnung MCA hängt von ihrer Speicherkapazität ab. Zur Verdeutlichung der Darstellung sind nur eine einzige Wortleitung und eine einzige Bitleitung in Fig. 1 gezeigt.

Fig. 2 zeigt eine der Speicherzellen in der Speicherzellenanordnung MCA von Fig. 1. Eine solche Speicherzelle ist z.B. aus der japanischen offengelegten Patentanmeldung No. 58295/1982 bekannt. In Fig. 2 bezeichnet das

POSTFACH 8104 ao ■ ARÄBELLASTRASSE 4/Vlll · aOOO MÜNCHEN al TELEFON: CO893 911086-SS · TELEX: 529S19 CPATHE} · TELEFAX: 0S9/91835B CGR Il + 110 · TELETEX: 89 72 41 CPATHE3

Bezugszeichen 1 eine Diffusionsschicht, 2 eine Zellenplatte oder Belegung gebildet durch eine erste polykristalline Siliziumschicht, 3 ein Übertragungsgate gebildet durch eine zweite polykristalline Siliziumschicht, BL eine Bitleitung aus Aluminium und C einen Kontakt, der die Diffusionsschicht und die Bitleitung verbindet. Die Diffusionsschicht 1 und die Zellenplatte 2 bilden einen Kondensator für die Speicherzelle. Das übertrat gungsgate arbeitet in Fig. 1 als Wortleitung. 10

Fig. 3 zeigt die Bitleitung BL und die Kontakte C in einem Eckenbereich der Speicherzellenanordnung MCA, welche durch die Punkte a, b, c und d definiert ist sowie eine Aluminiumverdrahtung außerhalb des Speicherzellenfeldes. In Fig. 3 sind BL1, BL1 und BL2 Bitleitungen, während C11a, C11b, ..., C2ib Kontakte sind, welche die Diffusionsschicht und die Bitleitungen verbinden. Das Bezugszeichen 4 bezeichnet eine Aluminiumverdrahtung, welche die Zellenplatten 2 in Fig. 2 im Kantenbereich des Speicherzellenfeldes MCA in Fig. 1 kurzschließt. C4a bis C4c sind Kontakte, welche die Zellenplatte 2 und die Aluminiumverdrahtung 4 verbinden.

Im konventionellen dynamischen RAM nach Fig. 3 sind der Abstand d2 zwischen benachbarten Bitleitungen und der Abstand d1 zwischen der Bitleitung und der Bitleitung des Kontaktbereiches gemeinsam für jede Bitleitung eingestellt. Der Abstand d4 zwischen der äußersten Bitleitung BL1 und der Aluminxumverdrahtung 4, welche außerhalb der äußersten Bitleitung BL1 vorgesehen ist und der Abstand d3 zwischen der Aluminiumverdrahtung 4 und der äußersten Bitleitung BL1 des Kontaktbereiches werden gegenüber den Abständen d1 und d2 unterschiedlich gebildet

If- '

bzw. gesetzt. Im dargestellten Falle sind d3 und d4 jeweils kleiner als d1 und d2.

Der Abtastverstärker SA ist außerhalb der Speicherzellenanordnung MCA, wie in Fig. 1 gezeigt, angeordnet. Fig. 4 zeigt die Verbindungen zwischen den Bitleitungen BL1 und

BL1 und einen. Abtastverstärker, der aus isolierten Gatetyp η Kanalfeldeffekttransistoren (FETs) QS1 und QS2 besteht .
10

Die Bitleitungen BL1 und BL1 sind mit den Senken der FETs QS1 und QS2 jeweils verbunden., wobei an die Gates dieser Transistoren die Bitleitungen BLi und BL1 jeweils angeschlossen sind. Die Quellen der FETs sind gemeinsam angeschlossen, um ein Abtastverstärker, Aktivierungssignal S zu empfangen. WL1 und WL2 sind Wortleitungen, während DWL1 und DWL2 Attrappen- bzw. Blindwortleitungen sind. QC1 , QC2,und CC1 , CC2 sind jeweils FETs und Kondensatoren, welche die Speicherzelle bilden. QR1 und QR2, welche FETs sind, die zum Entladen der Blindzellen verwendet werden, weisen Gates auf, die angeschlossen sind, um ein Blindzellenrücksetzsignal RST zu empfangen.

Mit den Bitleitungen BL1 und BL1 sind Streukondensatoren CS10 und CS20 in bezug auf Massepotential und ein Zwischenleitungskondensator CS12 zwischen der Bitleitung BL1 und BL1 verbunden. Ein Zwischenleitungskondensator CS14 ist zwischen der Außen-Aluminiumverdrahtung 4 und der Bitleitung BL1 angeschlossen, während ein Zwischenleitungskondensator CS23 zwischen der Bitleitung BL1 und der benachbarten Bitleitung BL2 angeordnet ist. Da die Konfigurationen der Bitleitungen BL1 und BL1 ähnlich sind, haben die Kondensatoren CS10 und.CS20 im wesentlichen die

gleiche Kapazität. Da außerdem die Abstände d1 und d2 zwischen den benachbarten Bitleitungen unterschiedlich sind, von den Abständen d3 und d4 zwischen der äußersten Bitleitung BL1 der Speicherzelle und der Aluminiumverdrahtung 4, weisen die Kondensatoren CS23 und CSI4 unterschiedliche Werte auf, insbesondere gilt CS23 < CS14. Daher ist die Gesamtkapazität, die mit der Bitleitung BL1 verbunden ist, größer als die, welche mit der Bitleitung BL1 verbunden ist.

Die Wirkungsweise und der Betrieb dieses dynamischen RAM wird mit Bezug auf einen Anwendungsfall beschrieben, in dem der Inhalt des Kondensators CC1 der Speicherzelle in Fig. 4 ausgelesen wird unter der Annahme, daß der Inhalt "1" ist. Die Betriebswellenformen der Bitleitungen sind in den Fig. 5A und 5B dargestellt.

Unter den festgesetzten Bedingungen wird das Bitzellenrücksetzsignal RST auf "H" (Hochpegel) gesetzt mit der Wirkung, daß die FETs QR1 und QR2 einzuschalten sind und daß die Kondensatoren CD1 und CD2 zu entladen sind. Außerdem werden die Bitleitungen BL1 und BL1 auf "H"-Pegel voraufgeladen durch eine geeignete Voraufladungs-Schaltung (nicht dargestellt) . Dann werden,, nachdem das Blindzellenrücksetzsignal RST "L" wird, die Wortleitung WL1 und die Blindwortleitung DWL2 auf "H"-Pegel in einem Zeitpunkt tO gesetzt mit der Wirkung, daß die FETs QC1 und £}D2 eingeschaltet werden und somit die Kondensatoren CC1 und CC2 mit den Bitleitungen BL1 und BL1 jeweils verbunden werden. Es ist zu bemerken, daß Ladungen im Streukondensator CS10 auf den Zwischenleitungskondensatoren CS14 und CS12 und auf dem Kondensator CC1 auf der Bitleitung BL1 gemittelt werden und daß Ladungen auf dem

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Streukondensator CS20, auf den Zwischenleitungskondensatoren CS23 und CS12 und auf dem Kondensator CD2 auf der Bitleitung BL1 gemittelt werden.

Da die Kapazität des Kondensators CC1 der Speicherzelle größer ist als die des Blindzellenkondensators CD2, steigt unter der oben genannten Annahme, daß der Speicherinhalt des Kondensators CC1 "1" ist, wenn der Blindzellenkondensator CD2 entladen wird (in den "0" Zustand plaziert), das Potential der Bitleitung BL1 über das der Bitleitung BL1. Da in diesem Zeitpunkt die gesamte Kapazität der Kondensatoren mit der Bitleitung BL1 verbunden ist" und größer ist als die Gesamtkapazität der Kondensatoren, die mit der Bitleitung BL1 verbunden sind, wird das Potential der Bitleitung BL1 (voraufgeladen auf "H" Pegel) kaum verändert.

Wenn das Abtastverstärkerantriebssignal S "L" im Zeitaugenblick ti wird und der Abtastverstärker aktiviert wird, werden jeweils die FETs QS2 und QS1 eingeschaltet und ausgeschaltet, da das Potential der Bitleitung BL1, d.h. das Gatepotential des EET QS2,"höher ist als das Potential der Bitleitung BL1, d.h. das Gatepotential des FET QS1 wie in Fig. 5A gezeigt mit der Folgewirkung, daß das Potential der Bitleitung BL1 weiter abgesenkt wird. Somit wird der Speicherinhalt "1" des Speicherzellenkondensators CC1 auf der Bitleitung BL1 ausgelesen.

Eine Ausleseoperation des Speicherinhalts "0" des Kondensators CC1 wird nun beschrieben. In diesem Fall sind die Entladung des Blindzellenkondensators, das Voraufladen der Bitleitung und die Operationen zum Setzen der Wortleitung und der Blindwortleitung auf "H" Pegel die

gleichen wie zuvor beschrieben.

Wenn die Kondensatoren CC1 und CC2 jeweils mit den Bitleitungen BL1 und BLl verbunden werden, werden die Potentiale der Bitleitungen BL1 und BL1 abgesenkt, da der Speicherinhalt des Kondensators CC1 i\0" ist. Der Kondensator CD2 wird dann entladen (auf "0" Zustand gesetzt).

Wie zuvor erwähnt, ist die Kapazität des Kondensators CC1 größer als die des Kondensators CD2. Die Kondensatoren CS14 und CS23, welche mit den entsprechenden Bitleitungen BL1 und BL1 verbunden sind, erfüllen die Beziehung CS14>CS23. Wenn die Differenz zwischen den Kapazitäten von CS14 und CS23 groß ist, wird das Potential der Bitleitung BL1 höher als das der Bitleitung BL1 wie in Fig.

5B gezeigt. Somit werden die FETs QS2 und QS1 jeweils ein- und ausgeschaltet. Daher folgt das Potential der Bitleitung BL1 nicht der gestrichelten bzw. gepünktelten Linie von Fig. 5B. Das Potential der Bitleitung BL1 wird weiter abgesenkt. Als Ergebnis wird der Speicherinhalt auf der Bitleitung BL1 als "1" ausgelesen und bewirkt ein fehlerhaftes Lesen.

Somit ist in der konventionellen Halble'iterspeichervorrichtung ein fehlerhaftes Auslesen für die äußerste Bitleitung unvermeidbar, da der Abstand zwischen den benachbarten Bitleitungen unterschiedlich ist gegenüber dem Abstand zwischen der äußersten Bitleitung und der Aluminiumverdrahtung außerhalb der letztgenannten Bitleitung. Das bedeutet, daß die Kapazität zwischen benachbarten Bitleitungen unterschiedlich ist gegenüber der Kapazität zwischen der äußersten Bitleitung der Verdrahtung sogar dann, wenn die Anordnung der Bitleitungen in der Speicherzellen-

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anordnung symmetrisch ist.

In dem Fäll, wo der Abstand zwischen der äußersten Bitleitung und der Aluminiumverdrahtung kleiner ist als der zwischen benachbarten Bitleitungen, tendiert insbesondere der Auslesefehler aufzutreten, wenn der Kondensator, welcher mit der äußersten Bitleitung verbunden ist, eine "0" speichert. Andererseits tendiert der Auslesefehler in dem Falle, in dem der Abstand zwischen der äußersten Bit-. leitung und der Verdrahtung größer ist als der zwischen den benachbarten Bitleitungen dazu aufzutreten, wenn der Kondensator, der mit der äußersten Bitleitung verbunden ist, eine "1" speichert, da der Kondensator, der:.mit der äußersten Bitleitung verbunden ist, geringer ist als der, der mit den anderen Bitleitungen verbunden ist.

Dieser Fehler oder Defekt wird stärker deutlich und wirksam, wenn die Integrationsdichte aufgrund des verringerten Abstandes zwischen benachbarten Bitleitungen zunimmt.

Das bedeutet, daß mit einer Abnahme des Zwischenbitleitungsabstandes die Zwischenbitleitungskapazität zunimmt in bezug auf die gesamte Bitleitungskapazität. Wenn es ein Ungleichgewicht in der Zwischenbitleitungskapazität gibt, wie zuvor erwähnt, sind normale Ausleseoperationen des dynamischen RAM unmöglich.

Es ist daher Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, in der der oben erwähnte Typ des Äuslesefehler beseitigt wird, sogar in dem Falle, in dem der Inhalt einer Speicherzelle, welche mit der äußersten Bitleitung einer Speicherzellenanordnung verbunden ist, ausgelesen wird.

Gemäß der Erfindung werden zur Lösung der Aufgabe die· Kondensatoren, die mit den entsprechenden Bitleitungen der Speicherzellenanordnung (verbunden sind₇ im wesentlichen in bezug aufeinander gleichgemacht.

Im folgenden werden die Figuren beschrieben. Es zeigen

Eig. 1

Fig. 2

eine allgemeine Anordnung und Ausbildung dynamischen RAM,

eine Draufsicht einer Speicherzelle des dynamischen RAM,

Fig. 3

eine konventionelle Anordnung von Bitleitungen und der Verdrahtung eines Bereichs des dynamischen RAM,

Fig. 4

eine schematische Schaltung mit Verbindungen zwischen den Speicherzellen und Abtastverstärkern,

Fig. 5a und 5B Wellenverläufe der Operationen des konventionellen dynamischen RAM₇

Fig. 6

eine Anordnung von Bitleitungen und der Verdrahtung eines Bereichs oder Teils eines dynamischen RAM.gemäß einer bevorzugten Ausführungsform nach der Erfindung, und

Fig. 7A und 7B WellenverXäufe der Operationen der vorliegenden Erfindung.

Fig. 6 zeigt ein bevorzugtes Ausführungsbexspxel einer

Halbleiterspeichervorrichtung nach der vorliegenden Erfindung. In Fig. 6, welche Fig. 3 entspricht und die Anordnung von Bitleitungen und der Verdrahtung in einem Eckenbereich einer Halbleiteranordnung MCA eines dynamischen RAM zeigt, welcher im wesentlichen ausgebildet ist wie in Fig. 1, wobei der Kantenbereich durch Punkte a, b, c und d umgeben ist, bezeichnet BL1 und BL1 sowie BL2 Bitleitungen, während C11a, C11b, ..., C21b Kontakte bezeichnen, die die Bitleitungen mit Difussionsschichten verbinden. Das Bezugszeichen 4 bezeichnet ..eine Aluminiumverdrahtung, welche Zellenplatten 2 (Fig. 2) kurzschließt, die in einem äußeren Bereich der Speicherzellenanordnung MCA angeordnet sind.

C4a, , C4c sind Kontakte, die die Zellenplatte 2 mit

der Aluminiumverdrahtung 4 verbinden. Der Abstand d1 (oder d2) zwischen benachbarten Bitleitungen ist konstant. Der Abstand zwischen der äußersten Bitleitung BL1 und der Aluminiumverdrahtung 4 außerhalb der letzteren ist gleichgemacht dem Zwischenbitleitungsabstand.

Daher sind in der äquivalenten Schaltung von Fig. 4 die Zwischenbitleitungskapazitäten CS14 und CS23, .die jeweils mit den Bitleitungen BL1 und BL1 verbunden sind, im wesentlichen einander gleich. Somit ist die Gesamtkapazität, die mit der Bitleitung BL1 verbunden ist, im wesentlichen gleich der, die mit der Bitleitung BL1 verbunden ist.

Die Arbeitsweise des dynamischen RAM nach der vorliegenden Erfindung wird nun mit Bezug auf Fig. 7 beschrieben, welche die Betriebswellenverläufe des erfindungsgemäßen dynamischen RAM für den Fall zeigt, in .dem der Speicherinhalt des Kondensators CC1 der Speicherzelle von 4 aus-

gelesen werden soll. Es wird zuerst angenommen, daß der Speicherinhalt des Kondensators CCt "1" ist.

Unter dieser Bedingung wird das Blindzellenrücksetzsignal RST auf '.¹H" gesetzt. Die FETs QR1 und QR2 werden, eingeschaltet, um die Kondensatoren CD1 und CD2 zu ent-' laden. In diesem Zeitpunkt werden die Bitleitungen BL1 und BL1 auf den "H" Pegel voraufgeladen, wie zuvor erwähnt. Sodann wird,xxnachdem das Blindzellenrücksetzsignal RST auf "L" zurückkehrt, die Wortleitung WL1 und die Blindwortleitung DWL2 im Zeitpunkt tO "H". Die FETs QC1 und QD2 werden eingeschaltet, um die Bitleitung BL1 mit dem Kondensator CC1 und die Bitleitung BL1 mit dem Kondensator CD2 zu verbinden. Die Ladung auf dem Streukondensator CS10, welcher mit der Bitleitung BL1 verbunden ist, und die der Zwischenbitleitungskondensatoren CS14 und CS12 ' sowie die Ladung auf dem Kondensator CCl werden gemittelt, während die Ladung auf dem Streukondensator CS20, welcher mit der Bitleitung BL1 verbunden i-st, und die. Ladung auf den- Bitleitungskondensatoren CS23. und CS12 sowie die Ladung auf dem Kondensator CD2 ebenfalls :. . .gemittelt werden. Somit wird das Potential der Bitleitung BL1 höher als die der Bitleitung BL1, da der Kondensator CC1 der Speicherzelle größer ist als der Kondensator CD2 der Blind- oder Attrappenzelie und somit der Speicherinhalt des Kondensators CC1 "1" ist. Somit wird der Blindzellenkondensator CD2 auf einen "0" Pegel entladen.

In einem Zeitaugenblick ti wird das Abtastverstärkeraktivierungssignal S "L" und der Verstärker wird aktiviert. Da in diesem Zeitpunkt das Potential der Bitleitung BL1, d.h. das Gatepotential des FET QS2, größer ist als das Potential der Bitleitung BL1, d.h. das Gatepoten-

tial'des FET QS1 , werden die FETs QS2 und QSI jeweils ein- und ausgeschaltet. Somit wird das Potential der Bitleitung BL1 weiter reduziert, wie in Fig. 7A zu sehen ist. Der Speicherinhalt "1" des Kondensators CC1 wird auf der Bitleitung BL1 ausgelesen.

Zum Auslesen eines Inhaltes "0" des Speicherzellenkondensators CC1 werden die Entladung des Blindzellenkondensators, das Voraufladen der Bitleitungen und das tO Schaffen von "H" Pegeln auf den Wortleitungen und Blindwortleitungen in der gleichen Weise wie zuvor beschrieben ausgeführt.

Wenn die Kondensatoren CC1 und CD2 mit den Bitleitungen BL1 und BlT jeweils verbunden werden, werden die Potentiale dieser Bitleitungen abgesenkt, da der Speicherin^- halt des Kondensators CC1 "0" ist. Somit wird der Kondensator CD2 auf einen Zustand oder Stand entladen, welcher einer'¹¹O". entspricht.
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Da die Kapazität des Kondensators CC1 größer ist als die des Kondensators CD2 und die Summen der Streukapazitäten und die Zwischenbitleitungskapazitäten, welche mit den Bitleitungen BL1 und BL1 verknüpft sind, im wesentlichen einander gleich sind, ist das Potential der Bitleitung BLl zuverlässig geringer gemacht als das der Bitleitung BL1. Daher wird das Potential der Bitleitung BLl geringer als das der Bitleitung BL1, wie aus Fig. 7B zu sehen ist. Somit wird der Speicherinhalt "0" des Kondensators CCT auf der Bitleitung BL1 ausgelesen.

Obwohl die Bitleitungen und die andere Verdrahtung gemäß der Beschreibung aus Aluminium hergestellt sind, können

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andere Materialien mit der gleichen Wirkung verwendet werden. Außerdem ist es nicht immer notwendig, die Bitleitungen und die andere Verdrahtung aus dem gleichen Material herzustellen. Die Verdrahtung kann aus Materialien bestehen, welche anders sind als die der Bitleitungen, wenn die Position und Kantenkonfiguration in geeigneter Weise ausgewählt sind.

Obwohl die verwendeten FETs in dem oben genannten Ausführungsbeispiel vom η Kanaltyp sind, ist es möglich, ρ Kanaltyp FETs, komplementäre MOS FETs oder bipolare Transistoren mit der gleichen Wirkung zu verwenden. Die vorliegende Erfindung ist nicht auf die Anwendung in einem dynamischen-RAM beschränkt und kann auch bei anderen Speichertypen, wie z.B. einem statischen RAM, ."verwendet werden.

Wie zuvor erwähnt, sind die Kondensatoren, welche mit den entsprechenden Bitleitungen verknüpft sind, nach der Erfindung im wesentlichen gemittelt. Daher ist der Fehler beim Auslesen der Inhalte der Speicherzellen, welche mit den äußersten Bitleitungen der Speicherzellenanordnung verbunden sind, vermieden.

Claims

Patentansprüche :

1. Halbleiterspeichervorrichtung mit einer Speicherzel- ."? lenanordnung, mit einer Vielzahl von Speicherzellen \ und einer Vielzahl von parallelen Bitleitungen und einer Verdrahtung, welche außerhalb der Speicherzellenanordnung vorgesehen ist,

dadurch g e...k ennzeichnet , daß die Kapazitäten, welche mit entsprechenden Bitleitungen der Speicherzellenanordnung und. untereinander im wesentlichen, gleich sind.
10

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Bitleitungen und die Verdrahtung aus gleichem Material gebildet sind, daß die Konfiguration eines Innenbereiches der Verdrahtung die gleiche ist wie die von irgendeiner der Bitleitungen, und daß der Abstand zwischen der äußersten der Bitleitungen und der Verdrahtung gleich ist dem Abstand zwischen benachbarten ten Bitleitungen.

POSTFACH Sl 04 2O ■ ARABELLASTRASSE 4/VIII ■ ΘΟΟΟ MÜNCHEN 81 *,

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet , daß das Material Aluminium ist.