DE3410794A1 - Halbleiterspeicher - Google Patents

Description

BESCHREIBUNG

Die Erfindung bezieht sich auf einen Halbleiterspeicher und betrifft insbesondere die Blindzellen eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM).

In einem DRAM wird Information im Kondensator CS einer Speicherzelle als eine der Binärsignale "O" und "1" entsprechende Ladungsmenge gespeichert. Als Bezugsgröße zur Abfrage, ob die gespeicherte Information eine "0" oder eine "1" ist, dient ein Kondensator CDS, der in Verbindung mit zwei n-Kanal-MISFETs eine Blindzelle bildet. Die durch den Unterschied zwischen den Ladungsmengen in den Kondensatoren CS und CDS gebildete Potentialdifferenz ist sehr klein und beträgt nur mehrere zehn mV.

Erwünscht ist, daß die Ladungsmengen C„ und C_D„ der jeweiligen Kondensatoren die folgende Gleichung erfüllen:

^CDS⁼1T· ⁽¹⁾

Bei Erfüllung der Gleichung (1) wird die Differenz zwischen der Ladungsmenge C „ der Blindzelle und der der Speicherzelle für das Signal "0" gleich der Differenz zwischen der Ladungsmenge C_D„ der Blindzelle und derjenigen der Speicherzelle für das Signal "1". Für beide Signale "0" und "1" werden bei Signal-Auslesevorgängen maximale Toleranzspielräume erzielt.

Sind die genannten Differenzen zwischen den Ladungsmengen ungleich, so wird der Spielraum für eines der beiden Signale eng. Da in diesem Fall der Absolutwert der gespeicherten Ladungsmenge gering ist, treten beim Auslesen des Signals leicht Fehlfunktionen auf, wodurch die Zuverlässigkeit der Halbleitervorrichtung abnimmt.

Die Form des Kondensatorteils einer herkömmlichen Blindzelle 1 ist in Figur 1 gezeigt. Mit 5 ist dabei eine Kondensatorelektrode bezeichnet, die den Konensator CDS

der Blindzelle 1 bildet. Der Kondensator CDS ist in einem Bereich ausgebildet, wo ein dünner Isolierfilm, der innerhalb des durch einen Isolierfilm 3 abgegrenzten Bereichs der Hauptfläche eines Halbleitersubstrats 2 vorliegt, und die Kondensatorelektrode 5 einander überlappen. Die Kapazität des Kondensators CDS ist zu der überlappungsfläche proportional. Da der Kondensator CDS aus einer Kombination von Quadraten aufgebaut ist, treten selbst bei fehlerhafter Maskenausrichtung in x- und y-Richtung keine Schwankungen in seiner Kapazität auf.

Wie in Figur 2 gezeigt, ist der Kondensatorteil der Speicherzelle 6 durch einen Isolierfilm 3A, der gleichzeitig mit dem Isolierfilm 3 auf dem Halbleitersubstrat 2 ausgebildet wird, im wesentlichen in Form eines Fünfecks abgegrenzt.

Mit 5A ist eine Kondensatorelektrode bezeichnet, die den Kondensator CS der Speicherzelle 6 bildet und gleichzeitig mit der Kondensatorelektrode 5 erzeuat wird. Ähnlich wie der Kondensator CDS ist auch der Kondensator CS in einem Bereich ausgebildet, wo ein dünner Isolierfilm, der innerhalb des von dem Isolierfilm 3A abgegrenzten Bereichs 7 vorhanden ist, und die Kondensatorelektrode 5A einander überlappen. Die Kapazität des Kondensators CS ist wiederum zur Fläche der Überlappung proportional. Sie wird durch fehlerhafte Maskenausrichtung in y-Richtung leicht beeinflußt, während sie bei fehlerhafter Maskenausrichtung in x-Richtung stark schwankt.

Der DRAM nach dem Stand der Technik enthält also auf demselben Chip den Kondensator CDS, dessen Kapazität aufgrund von fehlerhafter Maskenausrichtung beim Herstellverfahren nicht schwankt, sowie den Kondensator CS, dessen Kapazität infolge dieser Ursachen schwankt. Daher ist die Gleichung (1) nicht erfüllt. Somit werden in den Signal-Auslesevorgängen die Differenzen zwischen den Ladungsmengen für die beiden Signale "0" und "1" ungleich, und der Spielraum für eines der beiden Signale wird eng. Daher treten bei

Signal-Auslesevorgängen leicht Fehler auf, woraus sich der Nachteil ergibt, daß die Zuverlässigkeit sinkt.

Der Erfindung liegt die generelle Aufgabe zugrunde, Nachteile, wie sie bei vergleichbaren Halbleiterspeichern nach dem Stand der Technik auftreten, mindestens teilweise zu beseitigen. Eine speziellere Aufgabe der Erfindung kann darin gesehen werden, eine Halbleitervorrichtung zu schaffen, die hohe Zuverlässigkeit aufweist und durch Streuungen in den Herstellbedingungen nicht beeinflußt wird.

Insbesondere geht es darum, einen DRAM zu schaffen, bei dem die Beziehung zwischen dem Kondensator einer Speicherzelle und dem Kondensator einer Blindzelle aufgrund fehlerhafter Maskenausrichtung beim Herstellverfahren kaum schwankt. Der Kondensator der Blindzelle soll dabei so gestaltet sein, daß der Kondensator der Speicherzelle und der der Blindzelle immer in fester Beziehung zueinander stehen.

Ferner soll ein DRAM angegeben werden, der so geformt ist, daß der Widerstand einer ersten Wortleitung zur Ansteuerung des Schalt-MISFETs einer Speicherzelle und der Widerstand einer zweiten Wortleitung zur Ansteuerung des Schalt-MISFETs einer Blindzelle im wesentlichen gleich sind. Dabei soll die Blindzelle so gestaltet sein, daß die Kondensatoren der Speicherzelle und der Blindzelle in fester Beziehung zueinander gehalten werden und die Widerstände der ersten und der zweiten Wortleitung im wesentlichen gleich sind.

Zur Aufgabe der Erfindung gehört es ferner, einen DRAM zu schaffen, bei dem sich die obigen Eigenschaften ohne Verringerung der Integrationsdichte erzielen lassen.

In einem besonders zweckmäßigen Ausführungsbeispiel der Erfindung sind für jeweils eine Bitleitung zwei Blindzellen vorgesehen und Wortleitungen zur Ansteuerung der Schalt-MISFETs der jeweiligen Blindzellen erstrecken sich über Bereiche, in denen die an eine benachbarte Bitleitung angeschlossenen Kondensatoren der Blindzellen angeordnet sind.

.-·.*:': L ": W 3 4 1 O 7 9 k

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigen

Figur 1 eine Draufsicht auf die wesentlichen Teile einer herkömmlichen Blindzelle;

Figur 2 eine Draufsicht auf die wesentlichen Teile einer herkömmlichen Speicherzelle;

Figur 3A und 3B grundsätzliche Diagramme zur Erläuterung eines ersten Prinzips der Erfindung;

Figur 4 ein grundsätzliches Diagramm zur Erläuterung des zweiten Prinzips der Erfindung;

Figur 5 einen Grundriß eines DRAM gemäß einem Ausführungsbeispiel der Erfindung;

Figur 6 ein Äquivalentschaltbild der wesentlichen Teile des DRAM nach Figur 5;

Figur 7 und 8 Draufsichten auf die wesentlichen Teile einer Blindzelle in verschiedenen Herstellschritten des DRAM nach Figur 5;

Figur 9 eine Draufsicht auf die wesentlichen Teil der Blindzelle in dem DRAM nach Figur 5;

Figur 10 eine Draufsicht auf die wesentlichen Teile einer Speicherzelle in dem DRAM nach Figur 5;

Figur 11, 13 und 15 Draufsichten auf die wesentlichen Teile von Blindzellen in unterschiedlichen Herstellstufen zur Erläuterung des Grundrisses für den DRMI nach Figur 5;

Figur 12, 14 und 16 Draufsichten auf die wesentlichen Teile von Speicherzellen in unterschiedlichen Herstellstufen zur Erläuterung des Grundrisses für den DRAM nach Figur 5; Figur 17 ein Diagramm zur Erklärung der Wirkungen dieses Ausführungsbeispiels der Erfindung;

Figur 18 eine Draufsicht auf die wesentlichen Teile einer Blindzelle in einem weiteren Ausführungsbeispiel der Erfindung; und

Figur 19 eine Draufsicht auf die wesentlichen Teile einer Speicherzelle in diesem weiteren Ausführungsbeispiel.

Im folgenden soll beschrieben werden, aus welchem Grund es erfindungsgemäß möglich ist, die Einflüsse fehlerhafter Maskenausrichtung beim Herstellverfahren gemäß einem der oben erwähnten Ziele auszuschließen.

Das anhand von Figur 3A und 3B erläuterte erste Prinzip der Erfindung besteht darin, daß das Verhältnis der Flächenänderung in Abhängigkeit von der gleichen Verschiebungsgröße in derselben Richtung zu 2 : 1 gemacht wird.

An vorgegebenen Grundlinien a - a und b - b sind Punkte c bzw. d gegeben, von denen unter einem Winkel Θ = 45 verlaufende schräge Linien c - e bzw. d - f ausgehen. Auf der Grundlinie a - a ist ferner ein Punkt g gegeben, in dem eine Linie h - h die Grundlinie a - a rechtwinklig schneidet. Der Schnittpunkt zwischen der Linie h - h und der schrägen Linie c - e sei mit i, seine Höhe von der Grundlinie a - a aus mit H bezeichnet. Auf der Grundlinie b - b ist ein Punkt j gegeben, in dem eine an einer vorgegebenen Stelle geknickte Linie k - k die Grundlinie b - b schneidet. Die geknickte Linie k - k und die schräge Linie d - f schneiden einander rechtwinklig in einem Punkt £, dessen Höhe von der Grundlinie b - b aus auf H/2 eingestellt ist.

Nun sei angenommen, daß sich die Linien h - h und k - k aus ihren jeweiligen Lagen um gleiche Versetzungsgrößen Δχ in gleicher Richtung bewegt haben. Dabei wird die durch die Bewegung der Linie h - h überstrichene Fläche ASa zu

ΔΧ² ASa = ASI + AS2 = Δχ-Η + =~ ■ (2)

und die durch die Verschiebung der Linie k - k überstrichene Fläche ASb zu

τι Λν

ASb = AS3 + AS4 = Δχ·| + ~- . (3)

Der erste Ausdruck auf der rechten Seite von Gleichung (2) und der erste Ausdruck auf der rechten Seite von Gleichung (3) einerseits und der zweite Ausdruck auf der rechten

Seite von Gleichung (2) und der zweite Ausdruck auf der rechten Seite von Gleichung (3) andererseits verhalten sich wie 2:1. Somit lassen sich die Flächen ASa und ASb für gleiche Verschiebungsgröße in gleiche Richtung auf ein Flächenverhältnis von 2 : 1 einstellen.

Die Figuren 3A und 3B zeigen im Modell die Gegebenheiten von Schwankungen der Kapazitätswerte des Kondensators CS einer Speicherzelle und des Kondensators CDS einer Blindzelle. Einzelheiten werden im folgenden anhand eines Ausführungsbeispiels erläutert.

Das anhand von Figur 4 erläuterte zweite Prinzip der Erfindung besteht darin, daß wie bei dem ersten Prinzip das Verhältnis der Flächen, die sich bei gleicher Versetzungsgröße in gleicher Richtung ändern, zu 2 : 1 gemacht wird.

Gemäß Figur 4 wird auf einer vorgegebenen Basislinie m - m ein Punkt η vorgegeben, von dem aus eine unter einem Winkel Θ = 45 verlaufende schräge Linie η - ο ausgeht. In einem Punkt ρ auf der Basislinie m - m schneidet eine an einer vorgegebenen Stelle geknickte Linie q - q die Linie m - m senkrecht. Die geknickte Linie q - q und die schräge Linie η - ο schneiden einander rechtwinklig in einem Punkt r, dessen Höhe gegenüber der Grundlinie m - m auf H eingestellt ist. Ferner verläuft zu der Grundlinie m - m in einem Abstand von H/2 eine Linie m1 - m1. Eine Linie q1 - q1 schneidet die Grundlinie m - m am Punkt p1 und die Linie m1 - m1 am Punkt r1 jeweils rechtwinklig.

Es sei nun angenommen, daß die Linien q - q und q1 - q1 aus ihren jeweiligen Lagen um gleiche Versetzungsgrößen Ax in derselben Richtung verschoben werden. Dabei wird die durch die Verschiebung der Linie q - q überstrichene Fläche ASm zu

ASm = AS5 + AS6 = Ax-H + ~- (4)

und die durch die Verschiebung der Linie q1 - q1 überstrichene Fläche ASm1 zu

ASm1 = Δχ-Η/2 . (5)

Setzt man die Fläche ASmI negativ, so wird der Gesamtausdruck ASt aus der Fläche ASm und der Fläche ASm1 zu:

2 ASt = ASm + (- ASmI) = Ax-H/2 + ~- · (6)

Gleichung (6) stimmt mit der für das erste Prinzip erläuterten Gleichuna (3) überein. Somit lassen sich die bei dem ersten Prinzip erläuterte Fläche ASa und die bei dem zweiten Prinzip erläuterte Fläche ASt für gleiche Versetzungsgrößen in identischer Richtung auf ein Flächenverhältnis von 2 : 1 einstellen.

Figur 4, anhand der die Flächenänderung ASt für dieses Prinzip erläutert worden ist, paßt zu der oben erläuterten Figur 3A. Figur 4 zeigt die Kapazitätswert-Schwankung des Kondensators CDS einer Blindzelle, während Figur 3A diejenige des Kondensators CS der Speicherzelle darstellt. Die Einzelheiten werden anhand eines Ausführungsbeispiels erläutert.

Später soll erläutert werden, aus welchem Grund erfindungsgemäß eine Wortleitung zur Ansteuerung des Schalt-MISFETs einer Speicherzelle und eine Wortleitung zur Ansteuerung des Schalt-MISFETs der Blindzelle im wesentlichen gleiche Widerstände aufweisen.

Zunächst sollen Ausführungsbeispiele im einzelnen beschrieben werden.

In dem Diagramm nach Figur 5, das den Grundriß eines Acht-Feld-DRAM zeigt, sind auf einem IC-Chip isoliert voneinander acht Speichermatrizen M-ARY angeordnet, deren jede aus einer Vielzahl von Speicherzellen aufgebaut ist. Zwischen den Speichermatrizen M-ARY sind ein Spaltendecoder C-DCR zur Auswahl von Datenleitungen sowie den Speichermatrizen M-ARY entsprechende Blindmatrizen D-ARY angeordnet. Ferner ist zwischen den Speichermatrizen M-ARY ein Zeilendecoder R-DCR zur Auswahl von Wortleitungen vorgesehen. An einer von den Spaltendecodern und den Zeilendecodern umgebenen Stelle ist ein Spalten/Zeilen-Umschalter C/R-SW

angeordnet. Ein Leseverstärker SA befindet sich an dem von dem Spaltendecoder C-DCR entfernten Ende jeder Speichermatrize M-ARY.

Die Bitleitungen verlaufen in der Speichermatrize M-ARY in Richtung der Ankopplung des Spaltendecoders C-DCR und des Leseverstärkers SA, während die Wortleitungen in der Speichermatrize M-ARY und der Blindmatrize D-ARY senkrecht zu den Bitleitungen verlaufen. Die Bitleitungen sind an den Spaltendecoder C-DCR und den Leseverstärker SA₇ die Wortleitungen an den Zeilendecoder R-DCR angeschlossen.

Im oberen Teil des IC-Chips ist eine Peripherieschaltung PC angeordnet, die Dateneingangs- und -ausgangspuffer, verschiedene Signalgeneratorstufen, einen Hauptverstärker, eine Schaltung zur Erzeugung einer Substratvorspannung und dergleichen enthält. Im oberen und unteren Teil des IC-Chips sind ferner Bondbereiche P vorgesehen.

Figur 6 zeigt ein Ersatzschaltbild der wesentlichen Teile der Speichermatrize M-ARY und der Blindmatrize D-ARY eines DRAM mit dem in Figur 5 gezeigten Chip-Grundriß. Die vorliegende Erfindung arbeitet mit der Technik der gefalteten Bitleitungen, bei der von einem Ende jedes Leseverstärkers SA zwei Bitleitungen ausgehen. Wie in Figur 6 gezeigt, verlaufen zwei Bitleitungen (d.h. ein Paar von komplementären Datenleitungen) BL1 und BL2 von der Seite eines Leseverstärkers SA zur Blindzellenseite. Parallel zu den Bitleitungen BL1, BL2 und in Spaltenrichtung erstreckt sich eine Vielzahl weiterer Bitleitungen über das Halbleitersubstrat. Die Bitleitungen BL1 und BL2 dienen zum Auslesen und Einschreiben von Informationen aus den bzw. in die Blind- und die Speicherzellen. Der Leseverstärker SA dient dazu, den winzigen Potentialunterschied zwischen den Bitleitungen BL1 und BL2 zu verstärken.

Die Speicherzellen M11, M12, M21 und M22 sind jeweils aus Schalt-MISFETs (Metall-Isolator-Halbleiter-Feldeffekttransistoren) Q11, Q12, Q21 und Q22 sowie Kondensatoren

CS11, CS12, CS21 und CS22 aufgebaut. Eine Elektrode (Source oder Drain) des MISFETs QI1 oder Q12 ist an die vorgegebene Stelle der Bitleitung BL1 angeschlossen. Ferner ist eine Elektrode des Kondensators CS11 oder CS12 mit der anderen Elektrode (Drain oder Source) des MISFETs Q11 oder Q12 verbunden, während die andere Elektrode des Kondensators an eine Energieversorgungsguelle der Spannung VSS angeschlossen ist. Die Spannung VSS ist auf Erdpotential als Bezugsspannung eingestellt. Eine Elektrode (Source oder Drain) des MISFETs Q21 oder Q22 ist an die vorgegebene Stelle der Bitleitung BL2 angeschlossen. Eine Elektrode des Kondensators CS21 oder CS22 ist mit der anderen Elektrode (Drain oder Source) des MISFETs Q21 oder Q22 verbunden, während die andere Elektrode des Kondensators an der Energieversorgungsklenune der Spannung VSS liegt.

Mit WL11, WL12, WL21 und WL22 sind Wortleitungen zur Zuführung von Spannungen an die Gate-Elektroden G11, G12, G21 und G22 der MISFETs Q11, Q12, Q21 bzw. Q22 bezeichnet. Parallel zu den Wortleitungen WL11, WL12 usw. verläuft in Zeilenrichtung eine Vielzahl weiterer Wortleitungen über das Halbleitersubstrat. Entsprechend den Schnittpunkten zwischen den Wort- und den Bitleitungen sind die Speicherzellen zeilen- und spaltenweise angeordnet.

Die Blindzellen DU, D12, D21 und D22 sind jeweils aus Schalt-MISFETs QD11, QD12, QD21 und QD22, Kondensatoren CDS11_r CDS12, CDS21 und CDS22 mit einer Kapazität, die halb so groß ist wie die der Kondensatoren CS11 usw. der Speicherzellen, sowie aus Lösch-MISFETs QC11, QC12, QC21 und QC22 zum Löschen oder Fortschaffen von in den Kondensatoren CDS11, CDS12, CDS21 und CDS22 gespeicherten Ladungen aufgebaut. Eine Elektrode (Source oder Drain) des MISFETs QD11 oder QD12 ist an die vorgegebene Stelle der Bitleitung BL1 angeschlossen.Eine Elektrode des Kondensators CDS11 oder CDS12 ist mit der anderen Elektrode (Drain oder Source) des MISFETs QD11 oder QDI2 verbunden, während die andere Elektrode des

Kondensators an der Energieversorgungsklemme der Spannung VSS liegt. Eine Elektrode (Source oder Drain) des MISFETs QD21 oder QD22 ist an die vorgegebene Stelle der Bitleitung BL2 angeschlossen. Eine Elektrode des Kondensators CDS21 oder CDS22 ist mit der anderen Elektrode (Drain oder Source) des MISFETs QD21 oder QD22 verbunden, während die andere Elektrode des Kondensators an der Energieversorgungsklemme der Spannung VSS liegt.

Mit DWL11, DWL12, DWL21 und DWL22 sind Wortleitungen zur Zuführung von Spannungen an die Gate-Elektroden GD11, GD12, GD21 und GD22 der MISFETs QD11, QD12, QD21 bzw. QD22 bezeichnet. Diese Wortleitungen verlaufen über das Halbleitersubstrat parallel zu den oben genannten Wortleitungen WL11, WL12, usw. in Zeilenrichtung.

Eine Elektrode der Lösch-MISFETs QC11, QCI2, QC21 und QC22 ist jeweils an den Verbindungspunkt des betreffenden Schalt-MISFETs QD11, QD12, QD21, QD22 mit dem entsprechenden Kondensaotr CDS11, CDS12, CDS21, CDS22 angeschlossen, während die jeweils andere Elektrode bei G geerdet ist. Die Gate-Elektrode GC11, GC12, GC21 bzw. GC22 der Lösch-MISFETs QC11 usw. ist an eine jeweils entsprechende Leitung <£dC11 , $>dC12, <£dC21 bzw. S>dC22 zur Zuführung eines Löschsignals angeschlossen.

Erfindungsgemäß sind für jede Bitleitung BL zwei Blindzellen D vorgesehen. Dies dient dazu, den Einfluß einer fehlerhaften Maskenausrichtung in derjenigen Richtung, in der die Bitleitung BL verläuft/ auszuschließen. Ein DRAM mit gefalteten Bitleitungen enthält eine Speicherzelle M, deren Kapazität CS bei fehlerhafter Maskenausrichtung in Richtung der Bitleitung zunimmt, sowie eine Speicherzelle M, deren Kapazität CS aus diesem Grund abnimmt. Um die Verhältnisse der Kapazitäten bei den beiden Arten von Speicherzellen M und der Blindzelle D konstant zu halten, sind pro Bitleitung zwei Blindzellen D vorgesehen.
Erfindungsgemäß sind ferner die Wortleitungen WL und DWL

mit im wesentlichen gleichen Widerstandswerten versehen. Der Widerstand der Wortleitung WL bzw. DWL ist nicht nur durch den spezifischen Widerstand des verwendeten Materials sondern auch durch die Anzahl der Stufen gegeben, die von unter der Wortleitung WL bzw. DWL liegenden Schichten, etwa einer Feldisolierschicht und einer Kondensatorelektrode, herrühren. Der Widerstand in einem gestuften Bereich ist höher als in einem ebenen Bereich. Der Widerstand der Wortleitung DWL wird angehoben, so daß er im wesentlichen dem Widerstand der Wortleitung WL gleich ist. Zu diesem Zweck wird die Anzahl der Stufen unter der Wortleitung DWL auf im wesentlichen die Anzahl der Stufen unter der Wortleitung WL erhöht. Zum Anpassen der Anzahl an Stufen werden die erwähnten Blindzellen, von denen zwei pro Bitleitung vorliegen, ausgenutzt. Genauer gesagt werden die durch die Ausbildung der Kondensatoren CDS der benachbarten Blindzellen verursachten Stufen ausgenutzt. Wie weiter unten erläutert, sind dazu der Feldisolierfilm und die Kondensatorelektrode besonders gestaltet.

In den Draufsichten nach Figur 7 und 8 sind die wesentlichen Teile der Blindzelle bei verschiedenen Herstellschritten des DRAM nach Figur 5 gezeigt. Erläutert wird die Erzeugung der Blindzellen entsprechend den oben erwähnten beiden Prinzipien der Erfindung.

Gemäß Figur 7 wird auf einem Silizium-Halbleitersubstrat 2 durch selektive thermische Oxidation von dessen Oberfläche eine Feidisolierschicht (SiO₂-Schicht) 3 erzeugt. Der Kondensatorteil 4 der Blindzelle 1 ist bezüglich der Grundlinie m - m in senkrechter Richtung symmetrisch gestaltet. Der zwischen der Grundlinie m - m und der schrägen Linie η - ο gebildete Winkel Θ beträgt 45 . Die Grundlinie m - m und die Linie m1 - m1 verlaufen in einem Abstand von H/2 parallel zueinander. Die Form des Kondensatorteils 4 ist ähnlich derjenigen des Kondensatorsteils einer Speicherzelle.

Mit 9 ist ein Bereich bezeichnet, in dem die Gate-Elektrode

GD eines MISFETs ausgebildet ist, während die Bezugsziffer 10 einen Bereich angibt, in dem die Gate-Elektrode GC eines Lösch-MISFETs ausgebildet wird.

Nach dem in Figur 7 veranschaulichten Verfahrensschritt wird gemäß Figur 8 über dem Kondensatorteil 4 des Halbleitersubstrats mit einem dazwischenliegenden dünnen Isolierfilm eine Kondensatorelektrode 5 aufgebracht. Ein seitlicher Abschnitt der Kondensatorelektrode 5 nahe dem Bereich 9 zur Ausbildung der Gate-Elektrode des MISFETs ist gemäß dem Prinzip der Erfindung weg- oder ausgeschnitten. Dies dient zur Erzeugung einer Linie q - q, die an den Punkten u geknickt ist und die Grundlinie m - m im Punkt ρ sowie die schrägen Linien η - ο an den Punkten r senkrecht schneidet. Der Abstand zwischen der Grundlinie m - m und dem Punkt r ist auf H eingestellt. Die Lage des Punktes u kann entsprechend der Kapazität der Speicherzelle, dem Maß an fehlerhafter Maskenausrichtung usw. variieren.

Die andere Seitenkante (Linie q1 - q1) der Kondensatorelektrode 5 schneidet die Grundlinie m - m und die Linien m1 - m1 gemäß dem Prinzip der Erfindung senkrecht. Die Schnittpunkte zwischen der Linie q1 - q1 und den Linien m1 - m1 sind mit rl bezeichnet.

Gemäß Figur 9 und 10 definiert ein auf dem Halbleitersubstrat erzeugter Feldisolierfilm die Form der Köndensatorteile der Blind- und der Speicherzelle, d.h. die Formen der unteren Elektrodenschichten der Kondensatoren der beiden Zellen (die im folgenden als untenliegende Muster bezeichnet werden). Anhand dieser Figuren sollen die Kapazitätsschwankungen der Kondensatoren aufgrund fehlerhafter Ausrichtungen der untenliegenden Muster erläutert werden.

Figur 9 zeigt die auf der Grundlage von Figur 8 ausgebildete Blindzelle 1. Es sei angenommen, daß die Kondensatorelektrode 5 mit einer fehlerhaften Ausrichtung Δχ innerhalb eines zulässigen Fehlers längs der Grundlinie m - m bezüglich des untenliegenden Musters der Blindzelle 1 erzeugt

worden ist.

Unter Anwendung der Gleichungen (4), (5) und (6) werden die durch die fehlerhafte Maskenausrichtung Ax erzeugten Flächen ASm und ASmI zu

ASm =2 (AX'H + -^L-), (4-1)

ASm1 = 2 (Ax-H/2). (5-1)

Die Fläche ASm führt zu einer Verringerung der Kapazität, während die Fläche ASmI zu einer Vergrößerung der Kapazität führt. Die Gesamtfläche ASt wird dabei zu

ASt = - ASm + ASm1 = - (Ax-H + —-) . (6-1)

Die sich aus der fehlerhaften Maskenfluchtung ergebende Kapazitätsschwankung ist proportional zu dem Ausdruck ASt nach Gleichung (6 - 1).

Figur 10 zeigt den Kondensatorteil 7 der Speicherzelle 6, der in dem durch die Feldisolierschicht 3A abgegrenzten Bereich auf der Basis von Figur 3A erzeugt worden ist. Der Abstand zwischen den Punkten i, an denen sich die schrägen Linien c - e der Speicherzelle 6 und die Linie h - h der Kondensatorelektrode 5A schneiden, ist auf 2 H eingestellt.

Die Feldisolierfilme 3 und 3A sowie die Kondensatorelektroden 5 und 5A werden jeweils gleichzeitig erzeugt, so daß die Kondensatorelektrode 5A ähnlich der Kondensatorelektrode 5 mit einer fehlerhaften Maskenausrichtung Ax längs der Grundlinie a - a hergestellt worden ist.

Wird die durch die fehlerhafte Maskenausrichtung erzeugte Fläche ASa unter Anwendung von Gleichung (2) ausgewertet, so erhält man

Av

ASa = 2 (Ax-H + ~- ). (2-1)

Die Fläche ASa trägt zu einer Verringerung der Kapazität der Speicherzelle 6 bei. Dementsprechend wird die Fläche ASa

nach Gleichung (2 - 1) zu:

ASa = - (2·Δχ·Η + Δχ²). (2-2)

Die durch die fehlerhafte Maskenausrichtung verursachte Kapazitätsschwankung ist proportional zu der Größe ASa nach Gleichung (2-2).

Wie sich aus den Gleichungen (2 - 2) und (6-1) ergibt, können dank der Ausbildung der Blindzelle 1 und der Speicherzelle 6 nach den Prinzipien der vorliegenden Erfindung die Werte der Kapazitätsschwankungen der Blindzelle und der Speicherzelle 6 aufgrund fehlerhafter Maskenausrichtung immer zu 1 : 2 gemacht werden. Die jeweiligen Kapazitätswerte sind vorher im wesentlichen auf 1 : 2 eingestellt worden, und auch die Schwahkuncrsgrößen können zu 1 : 2 gemacht werden. Auf diese Weise ist Gleichung (1) erfüllt. Daher sind die Absolutwerte der Differenz zwischen der Ladungsmenge der Blindzelle 1 und der Ladungsmenge der Speicherzelle für das Signal "O" sowie der Differenz zwischen diesen Ladungsmengen für das Signal "1" immer gleich. Damit werden bei Auslesevorgängen für beide Signale ¹¹O" und "1" maximale Spielräume bzw. Toleranzen erzielt, so daß sich Fehlfunktionen bei Signal-Auslesevorgängen verhindern lassen und die Zuverlässigkeit des DRAM erhöht wird.

Anhand der Figuren 11, 13 und 15 einerseits sowie 12, 14 und 16 andererseits, die jeweils unterschiedliche Verfahrensschritte zeigen, soll die Anordnung der Blind- bzw. Speicherzellen des DRAM nach Figur 5 erläutert werden. Zur Vereinfachung der Darstellung sind Isolierschichten zwischen den Leitern, etwa Verdrahtungen, nicht gezeigt.

Die Figuren 11 und 12 zeigen den Zustand, in dem die Feldisolierschichten in den Bereichen der Blind- und der Speichermatrix ausgebildet worden sind.

Gemäß Figur 11 definiert die durch selektive thermische Oxidation einer Hauptfläche eines p-Silizium-Halbleitersubstrats 2 erzeugte Feldisolierschicht (SiO^-Schicht) 3

Bereiche zur Ausbildung von Blindzellen 1 sowie Verdrahtungsbereiche 11 zum Anschluß der MISFETs QC an Erdpotential. Die Blindzellen 1 sind paarweise mit vorgegebener gleichmäßiger Teilung in Zeilenrichtung (gemäß Figur 11 in senkrechter Richtung) angeordnet. Diese Blindzellen 1 weisen in der einen Zeile abwechselnde Ausrichtung auf, während sie in der nächsten Zeile umgekehrt zu der einen Zeile ausgerichtet sind. In dieser Weise ist die Blindmatrix regelmäßig aufgebaut. Die Gestalt des Halbleitersubstratbereichs, der als untere Elektrode des Kondensators CDS jeder Blindzelle 1 dient, ist durch die Feldisolierschicht 3 definiert.

Wie in Figur 12 gezeigt, sind Bereiche zur Ausbildung von Speicherzellen 6 durch eine Feldisolierschicht 3A definiert, die gleichzeitig mit der Feldisolierschicht 3 erzeugt worden ist. Die die Speichermatrix bildenden Speicherzellen 6 sind paarweise mit abwechsend entgegengesetzter Ausrichtung angeordnet. Um eine Erhöhung der Integrationsdichte zu erzielen, haben die Speicherzellen 6 in der benachbarten Zeile wiederum umgekehrte Ausrichtung. Die Form des Halbleitersubstratbereichs, der als untere Elektrode des Kondensators CS jeder Speicherzelle 6 dient, wird durch die Feldisolierschicht 3A definiert.

In Figur 13 und 14 ist der Zustand gezeigt, in dem nach dem in Figur 11 und 12 veranschaulichten Verfahrensschritt Kondensatorelektroden aus einer eine erste Leiterschicht bildenden polykristallinen Siliziumschicht hergestellt worden sind, die als obere Elektroden der Kondensatoren dienen. Gemäß Figur 13 verlaufen die Kondensatorelektroden 5 in Zeilenrichtung zusammenhängend über die Blindzellen 1. Bei jeder Kondensatorelektrode 5 ist eine Seite in einem Bereich 9 zur Ausbildung einer Gate-Elektrode mit einem Ausschnitt versehen, während die andere Seite in einem Bereich 10 zur Ausbildung einer Gate-Elektrode geradlinig ausgebildet ist, wie dies oben beschrieben wurde. Die Kondensatorelektrode 5 weist aufgrund fehlerhafter Maskenausrichtung eine Abweichung

Δχ in Richtung der Datenleitungen bezüglich dem untenliegenden Muster auf.

In demselben Herstellschritt wie in Figur 13 werden gemäß Figur 14 die Kondensatorelektroden 5A auf Teilen der Speicherzellen 6 ausgebildet, die von den Abschnitten für die Gate-Elektroden und den Abschnitten 8 zum Anschluß an die Bitleitungen verschieden sind. Ähnlich der oben erwähnten Kondensatorelektrode 5 weist die Kondensatorelektrode 5A die Abweichung Δχ bezüglich dem untenliegenden Muster auf. An den Kondensatorelektroden 5 und 5A liegt eine Spannung VSS.

In Figur 15 und 16 ist der Zustand dargestellt, in dem die Verdrahtungen, etwa die Wortleitungen, aus einer zweiten Leiterschicht hergestellt worden sind. Gemäß Figur 15 sind die Wortleitung 12 (DWL11) und die <i>dC-Leitung 13 entsprechend der Blindzelle 1 (D11) in Zeilenrichtung ausgebildet. In ähnlicher Weise sind die Wortleitungen DWL12, DWL21 und DWL22 sowie die Leitungen <JdC12, ΦαΟ21 und ΦαΟ22 in Zeilenrichtung gebilet. Die Wortleitungen DWL11, DWL12, DWL21 und DWL22 dienen als Gate-Elektroden GD11, GD12, GD21 bzw. GD22. Die Leitungen <l>dC11 usw. dienen als Gate-Elektroden GC11, GC12, GC21 bzw. GC22.

Als zweite Leiterschicht wird verwendet eine polykristalline Siliziumschicht, eine Schicht aus einem hochschmelzenden Metall wie Molybdän, Wolfram, Tantal oder Titan,eine Schicht aus dem Silizid eines solchen hoch-schmelzenden Metalls, oder ein doppel-lagiger Aufbau, der aus der polykristallinen Siliziumschicht und darüber der Schicht aus dem hoch-schmelzenden Metall oder dessen Silizid besteht.

In die Bereiche des Halbleitersubstrats 2, in denen die Kondensatorelektroden 5, die Wortleitungen 12, die fdC-Leitungen 13 und die Feldisolierschicht 3 nicht ausgebildet sind, wird ein Dotierstoff eingebracht, um n⁺-Halbleiterbereiche auszubilden. Auf diese Weise bestehen die Blindzellen 1 jeweils aus MISFETs QD und QC. Ferner werden aus den n⁺-Bereichen

Verdrahtungsleitungen 11A(G) zum Anschluß der MISFETs QC an Erdpotential erzeugt. Anschließend werden die Bitleitungen 14 aus Aluminium in Spaltenrichtung geformt und über Kontaktlöcher 16 mit den Blindzellen 1 verbunden. Die mit den Blindzellen D11 und D12 verbundene Bitleitung 14 ist mit BL1, die mit den Blindzellen D21 und D22 verbundene Bitleitung 14 ist mit BL2 bezeichnet. Bei diesen Bitleitungen handelt es sich um die in Figur 6 gezeigten.

Im gleichen Herstellschritt wie in Figur 15 wird gemäß Figur 16 die der Speicherzelle 6 (M11) entsprechende Wortleitung 15 (WL11) in Zeilenrichtung erzeugt. In ähnlicher Weise werden die Wortleitungen WL12, WL21 und WL22 in Zeilenrichtung ausgebildet. Die Wortleitungen WL11, WL12, WL21 und WL22 dienen als Gate-Elektroden G11 , G12, G21 bzw. G22. · Anschließend wird in die Bereiche des Halbleitersubstrats 2, in denen die Kondensatorelektroden 5A, die Wortleitungen und der Feldisolierfilm 3 nicht ausgebildet sind, ein Dotierstoff eingebracht, um N -Halbleiterbereiche zu erzeugen. Somit besteht die Speicherzelle 6 jeweils aus MISFETs

Q. Anschließend werden die Bitleitungen 14 in Zeilenrichtung gebildet und über Kontaktlöcher 17 mit den Speicherzellen 6 verbunden. Die mit den Speicherzellen M11 und M12 verbundene Bitleitung 14 ist mit BL1, die mit den Speicherzellen M21 und M22 verbundene Bitleitung 14 mit BL2 bezeichnet.

Die Bitleitungen sind die gleichen wie in Figur 15 und 6 gezeigt, und verlaufen geradlinig zwischen dem Leseverstärker und den Blindzellen nach Figur 6.

In dem vorliegenden Ausführungsbeispiel sind die Widerstände der Wortleitungen WL und DWL im wesentlichen gleich.

Der Grund dafür wird anhand von Figur 15 und 16 erläutert. Die vier Bitleitungen 14 in Fig. 15 sind die gleichen wie in Fig. 16. Dies wird bei Beachtung der Bitleitungen BL1 und BL2 offenkundig. Die Bitleitungen verlaufen in der Speicher- und der Blindmatrix geradlinig. Mit anderen Worten sind die Abstände zwischen den Bitleitungen in den Figuren

15 und 16 völlig gleich.

Im folgenden wird auf die Wortleitungen WL11 und DWLI1 Bezug genommen. Die Anzahl von Stufen unter den Wortleitungen WL11 und DWL11 zwischen den Bitleitungen BL1 und BL2 ist gleich. Diese Stufen werden durch die Feldisolierschichten 3, 3A und die Kondensatorelektroden 5/ 5A gebildet. Wie aus Fig. 15 und 16 hervorgeht, sind für jedwede Wortleitungen WL und DWL die Anzahl an auf den darunterliegenden Isolierschichten beruhenden Stufen und die Anzahl der auf den darunterliegenden Kondensatorelektroden beruhenden Stufen gleich.

Um die Anzahl der durch die Feldisolierschichten bedingten Stufen gleich zu machen, ist die Feldisolierschicht der Blindzellen gemäß Fig. 11 gestaltet. um die Anzahl an durch die Kondensatorelektroden bedingten Stufen gleich zu machen, sind die Kondensatorelektroden der Blindzellen gemäß Fig. 13 gestaltet, in dieser Hinsicht spielt es für die Stufen keine Rolle, ob derjenige Bereich, der in Richtung der Wortleitung DWL benachbart ist und in dem die Feldisolierschicht nicht ausgebildet ist, als Kondensator CDS wirkt oder nicht.

Das die Wortleitung bildende Material wird in der Stufe dünn aufgetragen. Daher ist im Vergleich zu einem ebenen Bereich die Querschnittsfläche der Wortleitung verringert und ihr Widerstand vergrößert. Aus diesem Grund ist es wichtig, die Anzahl an Stufen gleichmäßig zu machen.

Ferner kommt es auch darauf an, ob die Stufe hoch oder niedrig ist und ob sie steil oder flach ansteigt. Daher muß die Anzahl von Stufen für die jeweiligen FeId-Isolierschichten und Kondensatorelektroden gleich gemacht werden.

Die vorliegende Erfindung ist dann besonders effektiv, wenn als Material für die Wortleitung wenigstens teilweise ein hoch-schmelzendesMetall oder dessen Silizid verwendet

wird. In der Stufe wird die Schicht aus hoch-schmelzendem Material dünner als die polykristalline Siliziumschicht. Dies gilt unabhängig davon, welches Auftragverfahren angewendet wird. Die Verwendung von polykristallinem Silizium bewirkt eine Erhöhung der Zuverlässigkeit.

Die Erfindung führt dazu, daß gegenüber dem Stand der Technik der Widerstand der Wortleitung DWL erhöht wird, so daß er im wesentlichen gleich den Widerstand der Wortleitung WL wird. Dabei wird jedoch die Arbeitsgeschwindigkeit trotz des Anstiegs des Widerstands nicht beeinträchtigt, während andererseits die Zuverlässigkeit wesentlich erhöht wird.

Um den ToleranzSpielraum beim Auslesen von Information aus der Speicherzelle zu verbreitern, muß die Blindzelle später angesteuert werden als die Speicherzelle. Andererseits sind die Einschaltverhalten der Wortleitungen WL und DWL einander ähnlich. Ist der Widerstand der Wortleitung DWL geringer als der der Wortleitung WL, so wird die Blindzelle eher angesteuert als die Speicherzelle. Infolgedessen ist, wenn die Information auf dem niedrigen Pegel liegt (Signal "0"), die Zeitsteuerung der Auslesung nur schwierig vorzugeben, und der Toleranzspielraum für das Auslesen wird kleiner. Liegt die Information auf dem hohen Pegel (Signal "1"), so besteht kein Problem. Da die Widerstände der Wortleitungen WL und DWL im wesentlichen gleich sind, läßt sich der Toleranzspielraum beim Auslesen der Information verbreitern, und die Zeitsteuerung für das Auslesen kann ohne weiteres vorgegeben werden.

Im folgenden soll die Arbeitsweise des DRAM nach Fig. 5 anhand der Figuren 6, 15 und 16 beschrieben werden. Insbesondere soll dargelegt werden, wie die Signal-Auslesevorgänge beeinflußt werden, wenn bei den Kondensatorelektroden fehlerhafte Maskenausrichtung bezüglich der unten liegenden Muster der auf einem gemeinsamen Halbleitersubstrat

ausgebildeten Blind- und Speicherzellen vorliegen.

Zunächst werde das Signal "0" (niedriger Pegel) in die Speicherzelle 6 (M11) eingeschrieben. Dazu wird eine Spannung von 0 V an die Bitleitung 14 (BL1) und die Spannung VCC an eine Wortleitung 15 (WL11) angelegt. Der Transistor Q11 schaltet ein, und in den Kondensatorteil 7 (C11) der Speicherzelle 6 (M11) werden der Spannung an der Bitleitung 14 (BL1) entsprechende Ladungen eingespeichert. Gleichzeitig mit dem Anlegen der Spannung VCC an eine Blindwortleitung 12 (DWL22) schaltet der Transistor QD22 ein, und in den Kondensatorteil 4 (CD22) der Blindzelle 1 (D22) werden der Spannung an der Bitleitung 14 (BL2) entsprechende Ladungen eingespeichert. Der Bitleitung BL2 wird die Spannung VCC = 5 V zugeführt.

In der Blindzelle 1 und.in der Speicherzelle 6 weisen die jeweiligen Kondensatorelektroden 5 und 5A fehlerhafte Maskenausrichtungen gleicher Größe in derselben Richtung gegenüber den vorgeschriebenen Werten bezüglich der dünnen Isolierschicht auf, die in dem von der Feldisolierschicht 3 umgebenen Bereich vorgesehen ist. Die Kapazitätswerte der Blindzelle 1 (D22) und der Speicherzelle 6 (M11) verhalten sich jedoch stets wie 1:2.

Beim Auslesen des in die Speicherzelle 6 (M11) eingeschriebenen Signals "0" wird an die Bitleitungen 14 (BLI und. BL2) und ebenfalls an die Wortleitung 15 (WL11) die Spannung VCC angelegt. Die in dem Kondensatorteil 7 (C11) gespeicherten Ladungen werden an die Bitleitung 14 (BL1) abgegeben. Gleichzeitig wird der Wortleitung 12 (DWL22) die Spannung VCC zugeführt. Die in dem Kondensatorteil 4 (CD22) gespeicherten Ladungen werden an die Bitleitung 14 (BL2) abgegeben. Der sehr geringe Potentialunterschied zwischen den Bitleitungen 14 (BL1 und BL2) wird durch den Leseverstärker SA verstärkt, so daß das Signal "0" ausgelesen werden kann.
In ähnlicher Weise entspricht die Blindzelle D21 der

Speicherzelle M12, die Blindzelle D12 der Speicherzelle M21, und die Blindzelle D11 der Speicherzelle M22. Das Auslesen des Signals "1" (hoher Pegel) geschieht auf ähnliche Weise. Zu den Speicherzellen gehören solche, bei denen die Flächen der Kondensatoren CS bei fehlerhafter Maskenausrichtung in Spaltenrichtung (gemäß Fig. 7 und 12 der Zeichnungen in seitlicher Richtung) zunehmen, und solche, bei denen die Kondensatorflächen abnehmen. Um das Kapazitätsverhältnis immer auf einem vorgegebenen Wert zu halten, gehören dementsprechend zu den Blindzellen solche, deren Kapazitäten CDS aufgrund fehlerhafter Ausrichtung in Spaltenrichtung zunehmen, und solche, deren Kapazitäten abnehmen. Dabei werden eine Speicherzelle und eine Blindzelle ausgewählt, die bezüglich fehlerhafter Masenausrichtung die gleiche Tendenz aufweisen, und diese Zellen werden über ein Paar von komplementären Datenleitungen an den gleichen Leseverstärker angeschlossen. Pro Leseverstärker sind insgesamt vier Blindzellen vorgesehen. Wie in den Zeichnungen dargestellt, sind diese so angeordnet, daß eine hohe Integrationsdichte erzielt wird.

Die Kapazität der Blindzelle 1 schwankt aufgrund fehlerhafte Maskenausrichtung in einem festen Verhältnis bezüglich der Kapazitätsschwankung der Speicherzelle, so daß die Absolutwerte der genannten geringen Potentialunterschiede bei sämtlichen Signal-Auslesevorgängen gleich werden. Daher lassen sich beim Auslesen der Signale immer maximale ToleranzSpielräume erzielen, und es wird möglich, Fehlfunktionen in Signal-Auslesevorgängen zu verhindern und die Zuverlässigkeit des DRAM zu erhöhen.

Das Diagramm nach Fig. 17 zeigt, wie die Kapazitätsverhältnisse zwischen den Blindzellen und den Speicherzellen aufgrund fehlerhafte Maskenausrichtung innerhalb eines zulässigen Fehlers (+1,2 ym) in einem erfindungsgemäßen DRAM und einem solchen nach dem Stand der Technik

schwanken.

In Fig. 7 ist das Ausmaß der fehlerhaften Maskenausrichtung (ym) der Kondensatorelektroden in Spaltenrichtung (gemäß den Darstellungen in Fig. 7 bis 16 in horizontaler Richtung) relativ zu den unten liegenden Mustern der Blind- und Speicher-Zellen an der Abszisse aufgetragen. Die Ordinate gibt das Maß (%). an, in dem das Kapazitätsverhältnis (CDS/CS) zwischen den Blindzellen und den Speicherzellen aufgrund der fehlerhaften Maskenausrichtung schwankt. Die Kurve D-1 zeigt das Verhalten des erfindungsgemäßen DRAM und entspricht einem Fall, bei dem keine fehlerhafte Maskenausrichtung in Zeilenrichtung (gemäß Fig. 7 bis 16 in vertikaler Richtung) vorliegt. Die Kurve D-2 zeigt die Werte für den erfindungsgemäßen DRAM in dem Fall, daß in Zeilenrichtung eine fehlerhafte Maskenausrichtung um + 1,2 pm vorhanden ist. Die Kurve D-3 gibt die Werte für einen DRAM nach dem Stand der Technik an, sofern keine fehlerhafte Maskenausrichtung in Zeilenrichtung vorliegt, während die Kurve D-4 sich auf den Fall eines DRAM nach dem Stand der Technik bezieht, bei dem eine Fehlausrichtung in Zeilenrichtung um + 1,2 pm vorhanden ist.

Erfindungsgemäß wird selbst bei Vorliegen einer fehlerhaften Maskenausrichtung in Spaltenrichtung ein fester Wert für das Kapazitätsverhältnis zwischen der Blind- und der Speicherzelle erreicht. Außerdem wird für dieses Verhältnis selbst dann ein fester Wert erzielt, wenn eine fehlerhafte Maskenausrichtung in Spalten- und in Zeilenrichtung vorhanden ist. Demgegenüber ist das Kapazitätsverhältnis zwischen der Blind- und der Speicherzelle bei dem DRAM nach dem Stand der Technik in Folge von fehlerhafter Maskenausrichtung in Spaltenrichtung großen Schwankungen unterworfen. Insbesondere ist die Schwankung des Kapazitätswerts im Bereich des maximal zulässigen Fehlers

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deutlich.

Bei dem weiteren Ausführungsbeispiel der Erfindung nach Fig. 18 ist der Kondensator CDS einer Blindzelle 1 durch eine auf einem Halbleitersubstrat 2 ausgebildete Feldisolierschicht 3 abgegrenzt. Der Kondensatorteil 4 der Blindzelle 1 ist quadratisch. In Zeilenrichtung ist die Abmessung eines an einem Ende des Kondensatorteils herausrangenden Abschnitts zur Verbindung mit einer Bitleitung sowie eines Bereichs 9 zur Ausbildung der Gate-Elektrode eines MISFETs auf H eingestellt, während die Abmessung eines an der anderen Seite herausragenden Bereichs zum Anschluß an Erdpotential sowie eines Bereichs 10 zur Ausbildung der Gate-Elektrode des Lösch-MISFETs auf H/2 eingestellt ist. Mit 5 ist eine Kondensatorelektrode bezeichnet, die so angeordnet ist, daß sie den Kondensator der Blindzelle 1 bildet. Eine Seite der Kondensatorelektrode 5 ist auf dem Abschnitt des die Gate-Elektrode de's MISFETs bildenden Bereichs 9 angeordnet, während die andere Seite auf dem Abschnitt des die Gate-Elektrode des Lösch-MISFETs bildenden Bereichs 10 angeordnet ist. Die durch fehlerhafte Maskenausrichtung verursachte Flächenvergrößerung und -verkleinerung findet in den von dem Kondensatorteil 4 herausragenden Abschnitten statt.

Gemäß Fig. 19 ist der Kondensator CS einer Speicherzelle 6 durch eine auf dem Halbleitersubstrat 2 ausgebildete Feldisolierschicht 3A abgegrenzt. Der Kondensatorteil 7 der Speicherzelle 6 ist fünfeckig. In Zeilenrichtung ist die Abmessung eines Gate-Elektrodenabschnitts und eines an einem Teil des Kondensatorteils 7 herausragenden Ab-Schnitts 8 zum Anschluß an eine Bitleitung auf H eingestellt. Mit 5A ist eine Kondensatorelektrode bezeichnet, die zur Bildung des Kondensators CS der Speicherzelle 6 dient und über denjenigen Teil der Speichermatrix verläuft, der von der Gate-Elektrode und dem Abschnitt 8 zum Anschluß

an die Bitleitung verschieden ist. Die Kondensatorelektrode 5A ist auf einen Bereich angeordnet, der die gleiche Breitenrichtung aufweist/ wie derjenige Bereich, der die Gate-Elektrode und den Abschnitt 8 zum Anschluß an die Bitleitung bildet. Die aufgrund einer fehlerhaften Maskenausrichtung auftretende Flächenzunahme und -abnähme findet in einem Bereich statt, der von den parallelen Teilen des Isolierfilms 3A gebildet wird.

Da die Blindzelle 1 und die Speicherzelle 6 in denselben Herstellschritten ausgebildet werden, sind die Kondensatorelektroden 5 und 5A Abweichungen gleicher Größe und in gleicher Richtung ausgesetzt. Im Falle einer fehlerhaften Maskenausrichtung in Zeilenrichtung (x) wird das Kapazitätsverhältnis zwischen der Blindzelle 1 und der Speicherzelle 6 zu 1:2, wie dies aus Fig. 18 und 19 hervorgeht. Ähnlich dem obigen Ausführungsbeispiel werden dadurch die Toleranzspielräume bei Signal-Auslesevorgängen und die Zuverlässigkeit des DRAM erhöht.

Erfindungsgemäß kann bei Abweichung der Kondensatorelektroden gegenüber den darunterliegenden Mustern eines DRAM das Verhältnis der Kapazitäten der Blind- und der entsprechenden Speicherzelle konstant gehalten werden. Auf diese Weise lassen sich maximale Toleranzspielräume bei Signal-Auslesevorgängen erzielen. Daher wird es möglich, Fehlfunktionen bei der Signal-Auslesung zu verringern und die Zuverlässigkeit der Halbleitervorrichtung zu erhöhen.

In der Blindzelle ist die Form des unten liegenden Musters des Schwankungen im Kapazitätsverhältnis bewirkenden Teils ähnlich ausgebildet wie in der Speicherzelle, wodurch selbst dann, wenn bei den Kondensatorelektroden fehlerhafte Maskenausrichtungen gegenüber diesen unten liegenden Mustern auftreten, das Kapazitätsverhältnis zwischen der Blindzelle und der Speicherzelle immer konstant gehalten werden kann.

Der Winkel zwischen der Kante des unten liegenden Musters des zu Kapazitätsschwankungen führenden Teils der Blindzelle und der Kondensatorelektrode sowie der Winkel zwischen der Kante des unten liegenden Musters des zu Kapazitätsschwankungen führenden Teils der Speicherzelle und der Kondensatorelektrode beträgt 45°, 90°, 13 5°, 225°, 270° oder 315°. Daher kann selbst bei Vorliegen fehlerhafter Masenausrichtungen bezüglich der Kondensatorelektroden das Kapazitätsverhältnis zwischen der Blindzelle und der Speicherzelle immer konstant gehalten werden. Ferner kann in einem erfindungsgemäßen DRAM der Widerstand einer Wortleitung zur Ansteuerung des Schalt-MISFETs einer Speicherzelle im wesentlichen gleich dem einer Wortleitung zum Ansteuern des Schalt-MISFETs einer Blindzelle gemacht werden.

Die Erfindung beschränkt sich nicht auf die obigen Ausführungsbeispiele/ sondern läßt sich in verschiedener Weise abändern.

In den obigen Ausführungsbeispielen bestehen die Elektroden sämtlicher Kondensatoren aus von Feldisolierschichten definierten Teilen des Halbleitersubstrats und einer polykristallinen Siliziumschicht. Die Kondensatorelektroden können aber auch aus einer unteren und einer oberen polykristallinen Siliziumschicht aufgebaut sein.

In diesem Fall kann der einzelne Kondensator auf der Feldisolierschicht und/oder über der Gate-Elektrode eines Schalt-MISFETs angeordnet sein. Auch kann an Stelle von polykristallinem Silizium ein anderer Leiter verwendet werden.

Ferner ist es möglich, einen Kondensator in einem in dem Halbleitersubstrat ausgebildeten Graben anzuordnen. In diesem Fall bestehen die Kondensatorelektroden aus der Hauptfläche des Halbleitersubstrats sowie aus der Oberfläche des Substrats innerhalb des Grabens und einer darüber ange-

ordneten Leiterschicht, etwa aus polykristallinem Silizium.

Die Erfindung ist ferner auch bei einem DRAM mit offenen Bitleitungen anwendbar. Die Form des Kondensators der Blindzelle richtet sich dabei nach der Form des Kondensators der Speicherzelle und nach dem Ausmaß der Flächen-Schwankung in Abhängigkeit von fehlerhaften Maskenausrichtungen. An jeder Bitleitung sind dabei zwei Blindzellen vorgesehen. Die Wortleitungen bestehen aus Aluminium, und die Anzahl der unter ihnen vorliegenden Stufen ist gleich. Die Stufen unter der Wortleitung rühren von einer Feldisolier-Schicht_fvon Kondensatorelektroden und von den Gate-Elektroden von Schalt-MISFETs her. Unter den jeweiligen Wortleitungen sind jeweils gleich viele Stufen vorhanden.

PS/CG

Leerseite -

Claims (21)

1. PATENTANWÄLTE ; ·. " .". ..:.

   STREHL SCHÜBEL^:JK)J'l·' SCHULZ' 3410/94

   WIDENMAYERSTHASSE 17. I) HOOO MÜNCHEN 22

   HITACHI, LTD.
   DEA-26 416

   23. März 1984 Halbleiterspeicher

   PATENTANSPRÜCHE

   MI/ Halbleiterspeicher, enthaltend
   ein Halbleitersubstrat (2),

   auf dem Substrat in Zeilen und Spalten ausgebildete Speicherzellen (M11 ...), deren jede einen ersten MISFET (Q11 ...) und einen mit diesem in Serie liegenden ersten Kondensator (CS11 ...) mit einer ersten und einer zweiten Elektrode (7, 5A) aufweist,

   auf dem Substrat (2) ausgebildete Blindzellen (D11 ...), deren jede einen zweiten MISFET (QD11 ...) und einen mit diesem in Serie liegenden zweiten Kondensator (CDS11 ...) mit einer dritten und einer vierten Elektrode (4, 5) aufweist,

   in Spaltenrichtung über das Substrat (2) verlaufende Bitleitungen (BL1 . ..) , die an den ersten und den zweiten MISFET (Q11 ..., QD11 ...) angeschlossen sind, und in Zeilenrichtung und quer zu den Bitleitungen (BL1 ...)

   über das Substrat (2) verlaufende Wortleitungen (WL11 ..., DWL11 ...),

   dadurch gekennzeichnet ,

   daß die Kapazität des in den Blindzellen (D11 ...) enthaltenen zweiten Kondensators (CDS11 ...) im wesentlichen die Hälfte der Kapazität des in den Speicherzellen (M11 ...) enthaltenen ersten Kondensators (CSU ...) beträgt, und daß die Größe der Flächenänderung (ASt) des zweiten Kondensators (CDS11 ...) aufgrund einer Abweichung der vierten Elektrode (5) relativ zu der dritten Elektrode (4) in einem festen Verhältnis zur Größe der Flächenänderung (ASa) des ersten Kondensators (CS11 ...) aufgrund einer Abweichung der zweiten Elektrode (7) relativ zu der ersten Elektrode (5A) steht.
2. 2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Größe der Flachenanderung (ASt) des zweiten Kondensators (CDS11 ...) im wesentlichen die Hälfte der Größe der Flächenänderung (ASa) des ersten Kondensators (CS11 .. .) beträgt.
3. 3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Form der dritten Elektrode (4) derjenigen der ersten Elektrode (7) im wesentlichen ähnlich ist.
4. 4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß die erste Elektrode (7) aus dem Substrat (2) besteht und durch eine auf diesem vorgesehene Isolierschicht (3A) definiert ist, und daß die zweite Elektrode (5A) aus einer auf dem Substrat (2) ausgebildeten polykristallinen Siliziumschicht besteht.
5. 5. Halbleiterspeicher nach Anspruch 4, dadurch g e k e η η zeichnet , daß die dritte Elektrode (4) aus dem Substrat (2) besteht und von einer auf diesem ausgebildeten Isolierschicht (3) definiert ist, und daß die vierte Elektrode (5) aus der auf dem Substrat (2) aufgebrachten polykristallinen Siliziumschicht besteht.
6. 6. Halbleiterspeicher nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet , daß der Winkel, unter dem die dritte und die vierte Elektrode (4, 5) auf der Seite des zweiten MISFETs (QD11 ...) einander schneiden, in einem festen Verhältnis zu dem Winkel steht, unter dem die erste und die zweite Elektrode (7, 5A) auf der Seite des ersten MISFETs (Q11 ...) einander schneiden.
7. 7. Halbleiterspeicher nach Anspruch 6, dadurch g e k e η η zeichnet , daß der Schnittwinkel zwischen der dritten und der vierten Elektrode (4, 5) 90 und der zwischen

   der ersten und der zweiten Elektrode (7, 5A) 45 beträgt.
8. 8. Halbleiterspeicher nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet , daß jede Bitleitung (BL1 ...) mit zwei Blindzellen (D11 , D12 ...) verbunden ist.
9. 9. Halbleiterspeicher nach Anspruch 8, dadurch g e k e η η zeichnet , daß bei den beiden mit jeder Bitleitung (BLI ...) verbundenen Blindzellen (D11 , D12 -·.) bei einer Flächenänderung aufgrund gleicher Abweichung der vierten Elektrode (5) relativ zu der dritten Elektrode (4) die Kapazität des zweiten Kondensators (CDSH, CDS12 ...) in der einen Blindzelle (D11 ...) zunimmt und in der anderen Blindzelle (D12 ...) abnimmt.
10. 10. Halbleiterspeicher, enthaltend
    ein Halbleitersubstrat (2),

    auf dem Substrat in Zeilen und Spalten ausgebildete Speicherzellen (M11 ...), deren jede einen ersten MISFET (Q11 ...) und einen mit diesem in Serie liegenden ersten Kondensator (CS11 ..·) mit einer ersten und einer zweiten Elektrode (7, 5A) aufweist,

    auf dem Substrat (2) ausgebildete Blindzellen (D11 ...), deren jede einen zweiten MISFET (QDI1 ...) und einen mit

    diesem in Serie liegenden zweiten Kondensator (CDS11 ...) mit einer dritten und einer vierten Elektrode (4, 5) aufweist,

    in Spaltenrichtung über das Substrat (2) verlaufende Bitleitungen (BL1 .. .) , die an den ersten und den zweiten MISFET (Q11 ..., QD11 ...) angeschlossen sind, und

    in Zeilenrichtung und quer zu den Bitleitungen (BL1 ...) über das Substrat (2) verlaufende Wortleitungen (WL11 ..., DWL11 ...),
    dadurch gekennzeichnet ,

    daß die Wortleitungen mit den ersten MISFETs (Q11 ...) verbundene erste Wortleitungen (WL11 ...) und mit den zweiten MISFETs (QD11 ...) verbundene zweite Wortleitungen (DWL11 ...) umfassen, und die ersten und die zweiten Wortleitungen im wesentlichen gleiche Widerstände aufweisen.
11. 11. Halbleiterspeicher nach Anspruch 10, dadurch g e k e η η

    zeichnet , daß unter den ersten und den zweiten

    Wortleitungen (WL11 ..., DWL12 ...) gleich viele Stufen vorhanden sind.
12. 12. Halbleiterspeicher nach Anspruch 11, dadurch g e k e η η zeichnet, daß unter den ersten und den zweiten Wortleitungen (WL11 ..., DWL11 ...) im wesentlichen gleiche Stufen in gleicher Anzahl vorhanden sind.
13. 13. Halbleiterspeicher nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet , daß ein Teil jeder ersten Wortleitung (WL11 ...) über den ersten Kondensator (CS11 ...) verläuft.
14. 14. Halbleiterspeicher nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet , daß unter den zweiten Wortleitungen (DWL11 .. .) eine gleichzeitig mit den ersten Elektroden (7) erzeugte Schicht und eine gleichzeitig mit den zweiten Elektroden (5A) erzeugte Schicht vorhanden sind.
15. 15. Halbleiterspeicher nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet , daß ein Teil jeder zweiten Wortleitung (DWL11 ...) über den zweiten Kondensator (CDS11 ...) verläuft.
16. 16. Halbleiterspeicher nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet , daß die erste und die dritte Elektrode (7, 4) und ebenso die zweite und die vierte Elektrode (5, 5A) gleichzeitig erzeugte Schichten sind.
17. 17. Halbleiterspeicher nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, daß die erste und die dritte Elektrode (7, 4) aus dem Substrat (2) und

    die zweite und die vierte Elektrode (5, 5A) aus polykristallinen Siliziumschichten bestehen.
18. 18. Halbleiterspeicher nach einem der Ansprüche 10 bis 17, dadurch gekennzeichn et , daß die ersten und die zweiten Wortleitungen (WL11 ..., DWL11 ...) aus dem gleichen Material bestehen.
19. 19. Halbleiterspeicher nach Anspruch 18, dadurch g e k e η η zeichnet, daß als mindestens ein Teil des Materials der Wortleitungen (WL11 ..., DWL11 ...) ein hoch-schmelzendes Metall oder ein Silizid eines solchen Metalls dient.
20. 20. Halbleiterspeicher nach einem der Ansprüche 10 bis 19, dadurch gekennzeichnet , daß die erste Elektrode (7) aus dem Substrat (2) besteht und durch eine auf diesem angeordnete Isolierschicht (3A) definiert ist, während die zweite Elektrode (5A) aus einer auf dem Substrat aufgebrachten polykristallinen Siliziumschicht besteht, daß ein Teil der ersten Wortleitung (WL11 ...) über den ersten Kondensator (CS11 ...) verläuft, und daß unter der ersten Wortleitung (WL11 ...) von der ersten Isolierschicht (3A) und von der polykristallinen Siliziumschicht (5A) gebildete Stufen vorhanden sind.
21. 21. Halbleiterspeicher nach Anspruch 20, dadurch gekennzeichnet , daß die dritte Elektrode (4) aus dem Substrat (2) besteht und von der darauf angeordneten Isolierschicht (3) definiert ist, während die vierte Elektrode (5) aus der auf dem Substrat aufgebrachten polykristallinen Siliziumschicht besteht, daß ein Teil der zweiten Wortleitung (DWL11 ...) über den zweiten Kondensator (CDS11 ...) verläuft, und daß unter der zweiten Wortleitung (DWL11 ...) von der Isolierschicht (3) und von der polykristallinen Siliziumschicht (5) gebildete Stufen vorhanden sind.