DE3538053C2 - - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit einer Speicherzellenanordnung nach dem Oberbegriff des Anspruches 1.

Eine derartige Halbleiterspeichervorrichtung mit einer Speicherzellenanordnung ist aus der offengelegten japa­ nischen Patentanmeldung No. 58295/1982 bekannt.

Fig. 1 zeigt eine typische Anordnung dieser bekannten Halbleitervorrichtung (RAM), in der MCA Speicherzellen­ felder, WL Wortleitungen, BL Bitleitungen und SA Abtast­ verstärker schematisch angegeben sind. Die Zahl der Wort­ leitungen WL und der Bitleitungen BL in der Speicher­ zellenanordnung MCA hängt von ihrer Speicherkapazität ab. Zur Verdeutlichung der Darstellung sind nur eine einzige Wortleitung und eine einzige Bitleitung in Fig. 1 gezeigt.

Fig. 2 zeigt eine der Speicherzellen in der Speicher­ zellenanordnung MCA von Fig. 1. In Fig. 2 bezeichnet das Bezugszeichen 1 eine Diffusionsschicht, 2 eine Zellen­ platte gebildet durch eine erste polykristalline Sili­ ziumschicht, 3 ein Übertragungsgate gebildet durch eine zweite polykristalline Siliziumschicht, BL eine Bitlei­ tung aus Aluminium und C einen Kontakt, der die Diffu­ sionsschicht und die Bitleitung verbindet. Die Diffu­ sionsschicht 1 und die Zellenplatte 2 bilden einen Kon­ densator für die Speicherzelle. Das Übertragungsgate arbeitet in Fig. 1 als Wortleitung.

Fig. 3 zeigt die Bitleitung BL und die Kontakte C in einem Eckenbereich der Speicherzellenanordnung MCA, wel­ che durch die Punkte a, b, c und d definiert ist sowie eine Aluminiumverdrahtung außerhalb des Speicherzellen­ feldes. In Fig. 3 sind BL 1, und BL 2 Bitleitungen, während C 11 a, C 11 b, ..., C 21 b Kontakte sind, welche die Diffusionsschicht und die Bitleitungen verbinden. Das Bezugszeichen 4 bezeichnet eine Aluminiumverdrahtung, welche die Zellenplatten 2 in Fig. 2 im Kantenbereich des Speicherzellenfeldes MCA in Fig. 1 kurzschließt. C 4 a bis C 4 c sind Kontakte, welche die Zellenplatte 2 und die Alu­ miniumverdrahtung 4 verbinden.

Im konventionellen dynamischen RAM nach Fig. 3 sind der Abstand d 2 zwischen benachbarten Bitleitungen und der Ab­ stand d 1 zwischen der Bitleitung und der Bitleitung des Kontaktbereiches gemeinsam für jede Bitleitung einge­ stellt. Der Abstand d 4 zwischen der äußersten Bitleitung BL 1 und der Aluminiumverdrahtung 4, welche außerhalb der äußersten Bitleitung BL 1 vorgesehen ist und der Abstand d 3 zwischen der Aluminiumverdrahtung 4 und der äußersten Bitleitung BL 1 des Kontaktbereiches werden gegenüber den Abständen d 1 und d 2 unterschiedlich gebildet bzw. ge­ setzt. Im dargestellten Falle sind d 3 und d 4 jeweils kleiner als d 1 und d 2.

Der Abtastverstärker SA ist außerhalb der Speicherzellen­ anordnung MCA, wie in Fig. 1 gezeigt, angeordnet. Fig. 4 zeigt die Verbindungen zwischen den Bitleitungen BL 1 und und einen Abtastverstärker, der aus isolierten Gate­ typ n Kanalfeldeffekttransistoren (FETs) QS 1 und QS 2 be­ steht.

Die Bitleitungen BL 1 und sind mit den Senken der FETs QS 1 und QS 2 jeweils verbunden, wobei an die Gates dieser Transistoren die Bitleitungen und BL 1 jeweils ange­ schlossen sind. Die Quellen der FETs sind gemeinsam an­ geschlossen, um ein den Abtastverstärker aktivierendes Signal S zu empfangen. WL 1 und WL 2 sind Wortleitungen, während DWL 1 und DWL 2 Blindwortleitungen sind. QC 1, QC 2 und CC 1, CC 2 sind jeweils FETs und Kondensatoren, welche die Spei­ cherzelle bilden. QR 1 und QR 2, welche FETs sind, die zum Entladen der Blindzeilen verwendet werden, weisen, Gates auf, die angeschlossen sind, um ein Blindzellenrücksetz­ signal RST zu empfangen.

Mit den Bitleitungen BL 1 und sind Streukondensatoren CS 10 und CS 20 in Bezug auf Massepotential und eine Bit­ leitungs-Verdrahtungsschicht-Kapazität CS 12 zwischen der Bitleitung BL 1 und verbunden. Eine Bitleitungs-Ver­ drahtungsschicht-Kapazität CS 14 ist zwischen der Außen- Aluminiumverdrahtung 4 und der Bitleitung BL 1 angeschlos­ sen, während ein Zwischenleitungskondensator CS 23 zwi­ schen der Bitleitung und der benachbarten Bitleitung BL 2 angeordnet ist. Da die Konfigurationen der Bitleitun­ gen BL 1 und ähnlich sind, haben die Kondensatoren CS 10 und CS 20 im wesentlichen die gleiche Kapazität. Da außerdem die Abstände d 1 und d 2 zwischen den benachbarten Bitleitungen unterschiedlich sind von den Abständen d 3 und d 4 zwischen der äußersten Bitleitung BL 1 der Spei­ chertzelle und der Aluminiumverdrahtung 4, weisen die Kondensatoren CS 23 und CS 14 unterschiedliche Werte auf, insbesondere gilt CS 23 < CS 14. Daher ist die Gesamtkapazi­ tät, die mit der Bitleitung BL 1 verbunden ist, größer als die, welche mit der Bitleitung verbunden ist.

Die Wirkungsweise und der Betrieb des dynamischen RAM wird mit Bezug auf einen Anwendungsfall beschrieben, in dem der Inhalt des Kondensators CC 1 der Speicherzelle in Fig. 4 ausgelesen wird unter der Annahme, daß der Inhalt "1" ist. Die Betriebswellenformen der Bitleitungen sind in den Fig. 5A und 5B dargestellt.

Unter den festgesetzten Bedingungen wird das Blindzellen­ rücksetzsignal RST auf "H" (Hochpegel) gesetzt mit der Wirkung, daß die FETs QR 1 und QR 2 einzuschalten sind und daß die Kondensatoren CD 1 und CD 2 zu entladen sind. Außerdem werden die Bitleitungen BL 1 und auf "H" Pe­ gel voraufgeladen durch eine geeignete Voraufladungs- Schaltung (nicht dargestellt). Dann werden, nachdem das Blindzellenrücksetzsignal RST "L" wird, die Wortleitung WL 1 und die Blindwortleitung DWL 2 auf "H" Pegel in einem Zeitpunkt t 0 gesetzt mit der Wirkung, daß die FETs QC 1 und QD 2 eingeschaltet werden und somit die Kondensatoren CC 1 und CC 2 mit den Bitleitungen BL 1 und jeweils ver­ bunden werden. Es ist zu bemerken, daß Ladungen im Streu­ kondensator CS 10 auf den Kapazitäten CS 14 und CS 12 und auf dem Kondensator CC 1 auf der Bitleitung BL 1 gemittelt werden und daß Ladungen auf dem Streukondensator CS 20, auf den Zwischenleitungskondensatoren CS 23 und CS 12 und auf dem Kondensator CD 2 auf der Bitleitung gemittelt werden.

Da die Kapazität des Kondensators CC 1 der Speicherzelle größer ist als die des Blindzellenkondensators CD 2, steigt unter der oben genannten Annahme, daß der Spei­ cherinhalt des Kondensators CC 1 "1" ist, wenn der Blind­ zellenkondensator CD 2 entladen wird (in den "0" Zustand plaziert), das Potential der Bitleitung BL 1 über das der Bitleitung . Da in diesem Zeitpunkt die gesamte Kapa­ zität der Kondensatoren mit der Bitleitung BL 1 verbunden ist und größer ist als die Gesamtkapazität der Kondensa­ toren, die mit der Bitleitung verbunden sind, wird das Potential der Bitleitung BL 1 (voraufgeladen auf "H" Pegel) kaum verändert.

Wenn das Abtastverstärkerantriebssignal S "L" im Zeitau­ genblick t 1 wird und der Abtastverstärker aktiviert wird, werden jeweils die FETs QS 2 und QS 1 eingeschaltet und ausgeschaltet, da das Potential der Bitleitung BL 1, d. h. das Gatepotential des FET QS 2, höher ist als das Poten­ tial der Bitleitung , d. h. das Gatepotential des FET QS 1 wie in Fig. 5A gezeigt mit der Folgewirkung, daß das Potential der Bitleitung weiter abgesenkt wird. Somit wird der Speicherinhalt "1" des Speicherzellenkondensa­ tors CC 1 auf der Bitleitung BL 1 ausgelesen.

Eine Ausleseoperation des Speicherinhalts "0" des Konden­ sators CC 1 wird nun beschrieben. In diesem Fall sind die Entladung des Blindzellenkondensators, das Voraufladen der Bitleitung und die Operationen zum Setzen der Wort­ leitung und der Blindwortleitung auf "H" Pegel die glei­ chen wie die zuvor beschriebenen.

Wenn die Kondensatoren CC 1 und CC 2 jeweils mit den Bit­ leitungen BL 1 und verbunden werden, werden die Poten­ tiale der Bitleitungen BL 1 und abgesenkt, da der Speicherinhalt des Kondensators CC 1 "0" ist. Der Konden­ sator CD 2 wird dann entladen (auf "0" Zustand gesetzt).

Wie zuvor erwähnt, ist die Kapazität des Kondensators CC 1 größer als die des Kondensators CD 2. Die Kapazitäten CS 14 und CS 23, welche mit den entsprechenden Bitleitungen BL 1 und verbunden sind, erfüllen die Beziehung CS 14 < CS 23. Wenn die Differenz zwischen den Kapazitäten von CS 14 und CS 23 groß ist, wird das Potential der Bit­ leitung BL 1 höher als das der Bitleitung wie in Fig. 5B gezeigt. Somit werden die FETs QS 2 und QS 1 jeweils ein- und ausgeschaltet. Daher folgt das Potential der Bitleitung BL 1 nicht der gestrichelten bzw. gepünktelten Linie von Fig. 5B. Das Potential der Bitleitung wird weiter abgesenkt. Als Ergebnis wird der Speicherinhalt auf der Bitleitung BL 1 als "1" ausgelesen und bewirkt ein fehlerhaftes Lesen.

Somit ist in der konventionellen Halbleiterspeichervor­ richtung ein fehlerhaftes Auslesen für die äußerste Bit­ leitung unvermeidbar, da der Abstand zwischen den benach­ barten Bitleitungen unterschiedlich ist gegenüber dem Abstand zwischen der äußersten Bitleitung und der Alumi­ niumverdrahtung außerhalb der letztgenannten Bitleitung. Das bedeutet, daß die Kapazität zwischen benachbarten Bitleitungen unterschiedlich ist gegenüber der Kapazität zwischen der äußersten Bitleitung der Verdrahtung sogar dann, wenn die Anordnung der Bitleitungen in der Spei­ cherzellenanordnung symmetrisch ist.

In dem Fall, wo der Abstand zwischen der äußersten Bit­ leitung und der Aluminiumverdrahtung kleiner ist als der zwischen benachbarten Bitleitungen, tendiert insbesondere der Auslesefehler aufzutreten, wenn der Kondensator, wel­ cher mit der äußersten Bitleitung verbunden ist, eine "0" speichert. Andererseits tendiert der Auslesefehler in dem Falle, in dem der Abstand zwischen der äußersten Bitlei­ tung und der Verdrahtung größer ist als der zwischen den benachbarten Bitleitungen dazu aufzutreten, wenn der Kondensator, der mit der äußersten Bitleitung verbunden ist, eine "1" speichert, da die Kapazität des Kondensators, der mit der äußersten Bitleitung verbunden ist, geringer ist als die desjenigen, der mit den anderen Bitleitungen verbunden ist.

Dieser Fehler oder Defekt wird stärker deutlich und wirk­ sam, wenn die Integrationsdichte aufgrund des verringer­ ten Abstandes zwischen benachbarten Bitleitungen zunimmt. Das bedeutet, daß mit einer Abnahme des Zwischenbitlei­ tungsabstandes die Zwischenbitleitungskapazität zunimmt in Bezug auf die gesamte Bitleitungskapazität. Wenn es ein Ungleichgewicht in der Zwischenbitleitungskapazität gibt, wie zuvor erwähnt, sind normale Ausleseoperationen des dynamischen RAM unmöglich.

Aus der DE-OS 32 47 538 ist eine integrierte dynamische Speicherschaltungsvorrichtung mit direktem Zugriff be­ kannt, bei der zum Ausgleich der Streukapazitäten an den Randbereichen eines Speicherchips eine zusätzliche Bit­ leitung bzw. eine Attrappen-Bitleitung vorgesehen wird, wobei diese zusätzliche Bitleitung auch mit Speicherzel­ len verbunden wird.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Halbleiterspeichervorrichtung mit einer Speicher­ zellenanordnung der angegebenen Gattung derart zu ver­ bessern, daß ohne eine Vergrößerung der effektiven nutz­ baren Chipfläche der Halbleiterspeichervorrichtung die Wahrscheinlichkeit eines fehlerhaften Auslesens von Spei­ cherinhalten weitgehend reduziert ist.

Diese Aufgabe wird erfindungsgemäß durch die im Kenn­ zeichnungsteil des Anspruches 1 aufgeführten Merkmale gelöst.

Das wesentliche der vorliegenden Erfindung besteht somit darin, daß bei der unregelmäßigen Musterfolge der einzel­ nen Bitleitungen die äußere Verdrahtungsschicht in ihrer seitlichen Begrenzung in identischer Weise gestaltet wird wie die in Bezug auf die Verdrahtungsschicht vorletzte Bitleitung.

Besonders vorteilhafte Ausgestaltungen und Weiterbildun­ gen der Erfindung ergeben sich aus den Unteransprüchen 2 und 3.

Im folgenden wird die Erfindung anhand von Ausführungs­ beispielen unter Hinweis auf die Zeichnung näher erläu­ tert. Es zeigt

Fig. 1 eine allgemeine Anordnung und Ausbildung eines dynamischen RAM,

Fig. 2 eine Draufsicht einer Speicherzelle des dynamischen RAM,

Fig. 3 eine konventionelle Anordnung von Bitlei­ tungen und der Verdrahtung eines Bereichs des dynamischen RAM,

Fig. 4 eine schematische Schaltung mit Verbindun­ gen zwischen den Speicherzellen und Ab­ tastverstärkern,

Fig. 5A und 5B Wellenverläufe der Operationen des kon­ ventionellen dynamischen RAM,

Fig. 6 eine Anordnung von Bitleitungen und der Verdrahtung eines Bereichs eines dynamischen RAM gemäß einer bevorzug­ ten Ausführungsform mit Merkmalen nach der Erfindung; und

Fig. 7A und 7B Wellenverläufe der Operationen nach der vor­ liegenden Erfindung.

Fig. 6 zeigt ein bevorzugtes Ausführungsbeispiel einer Halbleiterspeichervorrichtung mit Merkmalen nach der vorliegenden Er­ findung. In Fig. 6, welche Fig. 3 entspricht und die An­ ordnung von Bitleitungen und der Verdrahtung in einem Eckenbereich einer Halbleiteranordnung MCA eines dynami­ schen RAM zeigt, welcher im wesentlichen ausgebildet ist wie in Fig. 1, wobei der Kantenbereich durch Punkte a, b, c und d umgeben ist, bezeichnet BL 1 und sowie BL 2 Bitleitungen, während C 11 a, C 11 b, ..., C 21 b Kontakte be­ zeichnen, die die Bitleitungen mit Difussionsschichten verbinden. Das Bezugszeichen 4 bezeichnet eine Aluminium­ verdrahtungsschicht, welche Zellenplatten 2 (Fig. 2) kurzschließt, die in einem äußeren Bereich der Speicherzellenanordnung MCA angeordnet sind.

C 4 a, ..., C 4 c sind Kontakte, die die Zellenplatte 2 mit der Aluminiumverdrahtungsschicht 4 verbinden. Der Abstand d 1 (oder d 2) zwischen benachbarten Bitleitungen ist konstant. Der Abstand zwischen der äußersten Bitleitung BL 1 und der Alu­ miniumverdrahtungsschicht 4 außerhalb der letzteren ist gleichge­ macht dem Zwischenbitleitungsabstand.

Daher sind in der äquivalenten Schaltung von Fig. 4 die Bitleitungs-Verdrahtungsschicht-Kapazitäten CS 14 und CS 23, die jeweils mit den Bitleitungen BL 1 und verbunden sind, im we­ sentlichen einander gleich. Somit ist die Gesamtkapazität, die mit der Bitleitung BL 1 verbunden ist, im wesentlichen gleich der, die mit der Bitleitung verbunden ist.

Die Arbeitsweise des dynamischen RAM mit den Merkmalen nach der vorliegen­ den Erfindung wird nun mit Bezug auf Fig. 7 beschrieben, welche die Betriebswellenverläufe des dynamischen RAM für den Fall zeigt, in dem der Speicher­ inhalt des Kondensators CC 1 der Speicherzelle von 4 aus­ gelesen werden soll. Es wird zuerst angenommen, daß der Speicherinhalt des Kondensators CC 1 "1" ist.

Unter dieser Bedingung wird das Blindzellenrücksetzsi­ gnal RST auf "H" gesetzt. Die FETs QR 1 und QR 2 werden eingeschaltet, um die Kondensatoren CD 1 und CD 2 zu ent­ laden. In diesem Zeitpunkt werden die Bitleitungen BL 1 und auf den "H" Pegel voraufgeladen, wie zuvor er­ wähnt. Sodann wird, nachdem das Blindzellenrücksetzsi­ gnal RST auf "L" zurückkehrt, die Wortleitung WL 1 und die Blindwortleitung DWL 2 im Zeitpunkt t 0 "H". Die FETs QC 1 und QD 2 werden eingeschaltet, um die Bitleitung BL 1 mit dem Kondensator CC 1 und die Bitleitung mit dem Kondensator CD 2 zu verbinden. Die Ladung auf dem Streu­ kondensator CS 10, welcher mit der Bitleitung BL 1 verbun­ den ist, und die der Kondensatoren CS 14 und CS 12 sowie die Ladung auf dem Kondensator CC 1 werden gemittelt, während die Ladung auf dem Streukondensator CS 20, welcher mit der Bitleitung verbunden ist, und die Ladung auf den Bitleitungskon­ densatoren CS 23 und CS 12 sowie die Ladung auf dem Konden­ sator CD 2 ebenfalls gemittelt werden. Somit wird das Potential der Bitleitung BL 1 höher als das der Bitleitung , da der Kondensator CC 1 der Spei­ cherzelle größer ist als der Kondensator CD 2 der Blind- oder Attrappenzelle und somit der Speicherinhalt des Kondensators CC 1 "1" ist. Somit wird der Blindzellenkon­ densator CD 2 auf einen "0" Pegel entladen.

In einem Zeitpunkt t l wird das Abtastverstärker­ aktivierungssignal S "L" und der Verstärker wird akti­ viert. Da in diesem Zeitpunkt das Potential der Bitlei­ tung BL 1, d. h. das Gatepotential des FET QS 2, größer ist als das Potential der Bitleitung , d. h. das Gatepoten­ tial des FET QS 1, werden die FETs QS 2 und QS 1 jeweils ein- und ausgeschaltet. Somit wird das Potential der Bitleitung weiter reduziert, wie in Fig. 7A zu se­ hen ist. Der Speicherinhalt "1" des Kondensators CC 1 wird auf der Bitleitung BL 1 ausgelesen.

Zum Auslesen eines Inhaltes "0" des Speicherzellenkon­ densators CC 1 werden die Entladung des Blindzellenkon­ densators, das Voraufladen der Bitleitungen und das Schaffen von "H" Pegeln auf den Wortleitungen und Blind­ wortleitungen in der gleichen Weise wie zuvor beschrie­ ben ausgeführt.

Wenn die Kondensatoren CC 1 und CD 2 mit den Bitleitungen BL 1 und jeweils verbunden werden, werden die Poten­ tiale dieser Bitleitungen abgesenkt, da der Speicherin­ halt des Kondensators CC 1 "0" ist. Somit wird der Konden­ sator CD 2 auf einen Zustand oder Stand entladen, welcher einer "0" entspricht.

Da die Kapazität des Kondensators CC 1 größer ist als die des Kondensators CD 2 und die Summen der Streukapazitäten und die Bitleitungs-Verdrahtungsschicht-Kapazitäten, welche mit den Bitleitungen BL 1 und verknüpft sind, im wesentlichen einander gleich sind, ist das Potential der Bitleitung BL 1 zuverlässig geringer gemacht als das der Bitleitung . Daher wird das Potential der Bitleitung BL 1 geringer als das der Bitleitung , wie aus Fig. 7B zu sehen ist. Somit wird der Speicherinhalt "0" des Kondensators CC 1 auf der Bitleitung BL 1 ausgelesen.

Obwohl die Bitleitungen und die andere Verdrahtung gemäß der Beschreibung aus Aluminium hergestellt sind, können andere Materialien mit der gleichen Wirkung verwendet werden. Außerdem ist es nicht immer notwendig, die Bit­ leitungen und die andere Verdrahtung aus dem gleichen Material herzustellen. Die Verdrahtung kann aus Materia­ lien bestehen, welche anders sind als die der Bitleitun­ gen, wenn die Position und Kantenkonfiguration in geeig­ neter Weise ausgewählt sind.

Obwohl die verwendeten FETs in dem oben genannten Ausfüh­ rungsbeispiel vom n Kanaltyp sind, ist es möglich, p Ka­ naltyp FETs, komplementäre MOS FETs oder bipolare Tran­ sistoren mit der gleichen Wirkung zu verwenden. Die vor­ liegende Erfindung ist nicht auf die Anwendung in einem dynamischen RAM beschränkt und kann auch bei anderen Speichertypen, wie z. B. einem statischen RAM, verwendet werden.

Wie zuvor erwähnt, sind die Kondensatoren, welche mit den entsprechenden Bitleitungen verknüpft sind, im wesentlichen gemittelt. Daher ist der Fehler beim Auslesen der Inhalte der Speicherzellen, welche mit den äußersten Bitleitungen der Speicherzellenanordnung verbunden sind, vermieden.

Claims (3)

1. Halbleiterspeichervorrichtung mit einer Speicher­ zellenanordnung, mit einer Vielzahl von Speicher­ zellen, einer Vielzahl von parallelen Bitleitungen (BL) und einer Verdrahtungsschicht (4), die parallel zu und nahe bei den Bitleitungen (BL) angeordnet ist, wobei zwischen den jeweils benachbarten Bitleitungen (BL 1, ; BL 1, BL 2) Bitleitungskapazitäten vorhanden sind, welche dadurch im wesentlichen gleichgemacht sind, indem jede Bitleitung in einem zu dem der über­ nächsten Bitleitung identischen Muster ausgeführt ist, wobei wenigstens eine Bitleitung (BL 1) benachbart zur Verdrahtungsschicht (4) angeordnet ist und mit dieser eine Bitleitungs-Verdrahtungsschicht-Kapazität (CS 14) bildet, dadurch gekennzeichnet, daß wenigstens die zu den Bitleitungen (BL) weisende Seite der Verdrahtungsschicht (4) in identischer Weise wie die in Bezug auf die Verdrahtungsschicht (4) vorletzte Bitleitung () gestaltet ist und daß der Abstand zwischen der letzten Bitleitung (BL 1) und der Verdrahtungsschicht (4) an jedem Punkt gleich ist einem Abstand zwischen der letzten Bitleitung (BL 1) und der in Bezug auf die Verdrahtungsschicht (4) vorletzten Bitleitung () an jeweils der gleichen Stelle.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (BL) und die Verdrahtungsschicht (4) aus dem gleichen Material bestehen.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Material Aluminium ist.