JPS603706B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS603706B2 JPS603706B2 JP56119062A JP11906281A JPS603706B2 JP S603706 B2 JPS603706 B2 JP S603706B2 JP 56119062 A JP56119062 A JP 56119062A JP 11906281 A JP11906281 A JP 11906281A JP S603706 B2 JPS603706 B2 JP S603706B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- data
- voltage
- memory cell
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリーこおけるメモリアレーの構成に
関するものである。
関するものである。
従来１ケのトランジスタで１ビットを構成するメモリ、
たとえばＭＯＳ（Ｍｅね１−Ｏｄｄｅ−Ｓｅｍｉｃｏｎ
ｄｕｃｂｒ）メモリでは第１図、第２図のような回路が
採用されていた。
たとえばＭＯＳ（Ｍｅね１−Ｏｄｄｅ−Ｓｅｍｉｃｏｎ
ｄｕｃｂｒ）メモリでは第１図、第２図のような回路が
採用されていた。
すなわち第１図において、たとえばメモリセルＭＣｏを
読み出す場合には、データ線Ｄｏ，Ｄｏをあらかじめ同
一電圧にプリチャージした後、ワード線Ｗｏと、他のデ
ータ線Ｄｏに属するダミーワード線ＤＷ，に同時にパル
スを印加し、メモリセルＭＣｏとダミーセルＤＭ，から
の読み出し信号として、２本のデータ線Ｄｏ、Ｄｏに現
われる微小な差動信号出力を、プリアンプＰＡｏのセッ
ト信号ＳｅｔをオンにすることによってプリァンプＰＡ
ｏを動作ごせて増幅し、データ線Ｄｏ、Ｄｏ のいずれ
か一方のデータ線に現われた電圧を検出して情報“１”
、“０”を弁別していた。ここで差敷信号出力が発生す
る理由は以下の通りである。ダミーセルＤＭ，の容量Ｃ
ｏに記憶されてる電圧は、メモリセルＣｏに記憶されて
いる情報“１”、“０”に対応した電圧のほぼ中間に設
定されるから、ダミーセルの読み出し‘こよりデータ線
に現われる電圧はメモリセルの“１”、“０”読み出し
‘こよるデータ線電圧のほぼ中間となる。従って、この
中間値と“１”、“０”出力との差が極性の異なる差動
信号出力となる。
読み出す場合には、データ線Ｄｏ，Ｄｏをあらかじめ同
一電圧にプリチャージした後、ワード線Ｗｏと、他のデ
ータ線Ｄｏに属するダミーワード線ＤＷ，に同時にパル
スを印加し、メモリセルＭＣｏとダミーセルＤＭ，から
の読み出し信号として、２本のデータ線Ｄｏ、Ｄｏに現
われる微小な差動信号出力を、プリアンプＰＡｏのセッ
ト信号ＳｅｔをオンにすることによってプリァンプＰＡ
ｏを動作ごせて増幅し、データ線Ｄｏ、Ｄｏ のいずれ
か一方のデータ線に現われた電圧を検出して情報“１”
、“０”を弁別していた。ここで差敷信号出力が発生す
る理由は以下の通りである。ダミーセルＤＭ，の容量Ｃ
ｏに記憶されてる電圧は、メモリセルＣｏに記憶されて
いる情報“１”、“０”に対応した電圧のほぼ中間に設
定されるから、ダミーセルの読み出し‘こよりデータ線
に現われる電圧はメモリセルの“１”、“０”読み出し
‘こよるデータ線電圧のほぼ中間となる。従って、この
中間値と“１”、“０”出力との差が極性の異なる差動
信号出力となる。
第２図は第１図に示す回路を複数個（例えばここでは舷
ケ）偽１（大規模集積回路）半導体チップ内に実装して
は１メモリを構成した場合の幾何学的配置を考慮した従
来の回路の概略を示す図である。
ケ）偽１（大規模集積回路）半導体チップ内に実装して
は１メモリを構成した場合の幾何学的配置を考慮した従
来の回路の概略を示す図である。
図中白丸印がメモリセル、黒丸印がダミーセルである。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号Ａｏによってト
ランジスタＱをオンにして、データ線Ｄｏの信号をメイ
ンアンプＭＡに入力して増幅し、データ出力Ｄｏｕｔと
して、チップ外にとり出す。また、外部からの書込みデ
ータＤｉｎをメモリセルＭＣｏに書込みには、上述の読
出し動作と同じ動作をさせた状態で、外部からのデータ
Ｄｉｎを書込み増幅器ＷＡ、トランジスタＱを介してデ
ータ線Ｄｏ に与え、すでにセット状態にあるプリアン
プの作用でデータ線Ｄｏの電圧をデータ線Ｄｉｎの電圧
と反対のレベルに変化させるようにし、メモリセルＭＣ
ｏにこのデータ線Ｄｏの電圧を記憶させていた。さてこ
のような構成での欠点は次の点に要約される。すすなわ
ち■データ線Ｄｏ、Ｄｏに現われた差動の信号の片方の
みをメインアップＭＡで増幅することになるので高速性
の点で劣る。■片方の信号をとり出すためにＤｏ、Ｄｏ
の電気的不平衡が生じやすく誤動作の原因となる。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号Ａｏによってト
ランジスタＱをオンにして、データ線Ｄｏの信号をメイ
ンアンプＭＡに入力して増幅し、データ出力Ｄｏｕｔと
して、チップ外にとり出す。また、外部からの書込みデ
ータＤｉｎをメモリセルＭＣｏに書込みには、上述の読
出し動作と同じ動作をさせた状態で、外部からのデータ
Ｄｉｎを書込み増幅器ＷＡ、トランジスタＱを介してデ
ータ線Ｄｏ に与え、すでにセット状態にあるプリアン
プの作用でデータ線Ｄｏの電圧をデータ線Ｄｉｎの電圧
と反対のレベルに変化させるようにし、メモリセルＭＣ
ｏにこのデータ線Ｄｏの電圧を記憶させていた。さてこ
のような構成での欠点は次の点に要約される。すすなわ
ち■データ線Ｄｏ、Ｄｏに現われた差動の信号の片方の
みをメインアップＭＡで増幅することになるので高速性
の点で劣る。■片方の信号をとり出すためにＤｏ、Ｄｏ
の電気的不平衡が生じやすく誤動作の原因となる。
■電気特性を平衛ごせるべきデータ線Ｄｏ、Ｄが、チッ
プでに不平衡雑音が結合しやすく、プリアンプをオンに
した場合に誤動作の原因となる。すなわちデータＤｏ、
Ｄｏ が場所的に近接していないために、製造時のバラ
ッキにより「 データ線Ｄｏ、Ｄｏの寸法バラツキある
いはし これらと、他の素子との間隔のバラッキが生じ
るため、データ線Ｄｏ、Ｄの容量にバラッキが生じる。
従って、同じ振幅の雑音がこれらのデータ線に入力され
ても、これらのデータ線上での雑音振幅が異なる。さら
に、データ線Ｄｏ「 Ｄと、半導体基板との間の容量結
合によって生じる雑音が異なる。すなわち、基板の電圧
は、メモリの動作、とくにメモリの周辺回路の動作時に
大きく過渡的に変化する。この変化は「基板自体が有限
の導電度を有するために、基板の場所により異なる。従
って、データ線Ｄｏ、０。が遠く離れていると、この基
板の電圧変動によって生じるデータ線Ｄｏ、０ｏの電圧
変動は等しくならない。これらの欠点により、高速にし
て、高安定なＬＳＩメモリの設計には従来限界があった
。本発明はこれらの欠点を解消するものである。このた
めに、本発明は、互いに差敷検出されるべきディジット
線を近接して配置するようにしたものである。
プでに不平衡雑音が結合しやすく、プリアンプをオンに
した場合に誤動作の原因となる。すなわちデータＤｏ、
Ｄｏ が場所的に近接していないために、製造時のバラ
ッキにより「 データ線Ｄｏ、Ｄｏの寸法バラツキある
いはし これらと、他の素子との間隔のバラッキが生じ
るため、データ線Ｄｏ、Ｄの容量にバラッキが生じる。
従って、同じ振幅の雑音がこれらのデータ線に入力され
ても、これらのデータ線上での雑音振幅が異なる。さら
に、データ線Ｄｏ「 Ｄと、半導体基板との間の容量結
合によって生じる雑音が異なる。すなわち、基板の電圧
は、メモリの動作、とくにメモリの周辺回路の動作時に
大きく過渡的に変化する。この変化は「基板自体が有限
の導電度を有するために、基板の場所により異なる。従
って、データ線Ｄｏ、０。が遠く離れていると、この基
板の電圧変動によって生じるデータ線Ｄｏ、０ｏの電圧
変動は等しくならない。これらの欠点により、高速にし
て、高安定なＬＳＩメモリの設計には従来限界があった
。本発明はこれらの欠点を解消するものである。このた
めに、本発明は、互いに差敷検出されるべきディジット
線を近接して配置するようにしたものである。
以下実施例で詳細に説明する。
第３図は「その回路例を示すものである。
すなわち差動読み出し信号が現われるデータ線対Ｄｏ、
Ｄｏを図中のように近接して平行に配置し、かつワード
線（Ｗｏ〜Ｗ６３、ＱＷ小ＤＷ，）の各々１本とＤ仇
Ｄｏ の交点の中で、一方の交点のみにメモリセルを接
続する。あるメモリセル（たとえばＭＣ６３）読み出す
場合にはもデータ緩め。、Ｂｏをあらかじめ同一電圧に
プリチャージしておき「ワード線Ｗ６３を選択してメモ
リセルＭＣ６３を謙出すとともに、ワード線ＯＷ。を選
択して、そのセルＭＣ６３が接続されていないデータ線
（ｏｏ）に接続されているダミーセル（Ｄ鳩）を同時に
読み出して、データ線Ｄｏ、Ｄｏ に現われた差敷電圧
を、プリアンプＰＡｏをセットして差動増幅する。また
プリアンプＰＡｏで増幅された差動信号は、デコーダ（
図示せず）の出力であるアドレス信号への印加によって
同時にオンとされる一対のトランジスタＱｏ、Ｑｏおよ
び共通の信号線ＣＤ、ＣＤを通り差動のアンプＭＡに入
力され、再び差動で増幅される。以上述べたごと〈、本
発明では筆勤検出されるべきデータ線対Ｄｏ、Ｄｏ が
互いに近接して配置されているので、製造時に寸法バラ
ッキが生じてもデータ線Ｄｏ、Ｄｏ の寸法差ま小さく
できる。
Ｄｏを図中のように近接して平行に配置し、かつワード
線（Ｗｏ〜Ｗ６３、ＱＷ小ＤＷ，）の各々１本とＤ仇
Ｄｏ の交点の中で、一方の交点のみにメモリセルを接
続する。あるメモリセル（たとえばＭＣ６３）読み出す
場合にはもデータ緩め。、Ｂｏをあらかじめ同一電圧に
プリチャージしておき「ワード線Ｗ６３を選択してメモ
リセルＭＣ６３を謙出すとともに、ワード線ＯＷ。を選
択して、そのセルＭＣ６３が接続されていないデータ線
（ｏｏ）に接続されているダミーセル（Ｄ鳩）を同時に
読み出して、データ線Ｄｏ、Ｄｏ に現われた差敷電圧
を、プリアンプＰＡｏをセットして差動増幅する。また
プリアンプＰＡｏで増幅された差動信号は、デコーダ（
図示せず）の出力であるアドレス信号への印加によって
同時にオンとされる一対のトランジスタＱｏ、Ｑｏおよ
び共通の信号線ＣＤ、ＣＤを通り差動のアンプＭＡに入
力され、再び差動で増幅される。以上述べたごと〈、本
発明では筆勤検出されるべきデータ線対Ｄｏ、Ｄｏ が
互いに近接して配置されているので、製造時に寸法バラ
ッキが生じてもデータ線Ｄｏ、Ｄｏ の寸法差ま小さく
できる。
また、データ線Ｄｏ、Ｄｏ に対する半導体基板からの
結合ノイズも両者に対してほぼ等しくすることができ「
差動検出により、このノイズの影響を４・さくすること
ができる。さらに他の利点はプリアンプＰＡｏのレイア
ウトが従釆に比べ容易となることである。
結合ノイズも両者に対してほぼ等しくすることができ「
差動検出により、このノイズの影響を４・さくすること
ができる。さらに他の利点はプリアンプＰＡｏのレイア
ウトが従釆に比べ容易となることである。
すなわち従来の第１図、第２図では「互いに一直線上に
レイアウトされているＤｏ、○ｏ の中間に、メモリセ
ルよりもはるかに占有面積大でしかも回路構成の複雑な
Ｐへをレイアウトしなければならず、データ線のピッチ
を考えることはきわめて困難であった。しかし第３図に
示したごとく、本発明では、データ線のピッチ方向に対
して、従来のほぼ２倍のレイアウト上の面積的余裕がで
てくるので、レイアウトがきわめて容易となる。なお、
プリアンプＰＡｏの配置は第３図のようにＭＡ側でもよ
いし「 あるいはＤｏ、Ｄ上の他端（Ｗ６３側）でもよ
い。
レイアウトされているＤｏ、○ｏ の中間に、メモリセ
ルよりもはるかに占有面積大でしかも回路構成の複雑な
Ｐへをレイアウトしなければならず、データ線のピッチ
を考えることはきわめて困難であった。しかし第３図に
示したごとく、本発明では、データ線のピッチ方向に対
して、従来のほぼ２倍のレイアウト上の面積的余裕がで
てくるので、レイアウトがきわめて容易となる。なお、
プリアンプＰＡｏの配置は第３図のようにＭＡ側でもよ
いし「 あるいはＤｏ、Ｄ上の他端（Ｗ６３側）でもよ
い。
Ｗ６３側にはＰへを配置すると第３図のごとき〜片端に
のみレイアウトの比較的困難な制御回路（Ｐん、Ｑｏな
ど）が集中することはなくなる。場合によってはプリア
ンプをデータ線上のＭＡ側とＷ６３側とで交互に配置す
ることもできる。このように本発明によればレイアウト
の自由度を大幅に増すことができる。なお〜本発明では
メモリセルＭＣは「データ線■ｏ、町。
のみレイアウトの比較的困難な制御回路（Ｐん、Ｑｏな
ど）が集中することはなくなる。場合によってはプリア
ンプをデータ線上のＭＡ側とＷ６３側とで交互に配置す
ることもできる。このように本発明によればレイアウト
の自由度を大幅に増すことができる。なお〜本発明では
メモリセルＭＣは「データ線■ｏ、町。
と各ワード線の交互の一方にのみしか設けられていない
ため〜各ワード線とデータ線Ｑｏ「町との間の結合容量
は、メモリセルルの有無によって異なりうる。従って、
あるメモリセルを選択するときにメモリセル選択用のワ
ード線によってデータ線Ｄｏ、Ｄｏ に誘起される電圧
は異なりうる。従って、このために電気的不平衡がデー
タ線Ｄｏ、Ｄｏ 間に生じうる。しかし、この場合でも
、本実施例のごと〈Ｌ メモリセル選択時に選択すべき
メモリセルの接続されていない方のダミーセルを同時に
よみ出す方法を併用すればこの問題は解決できる。すな
わち、このダミーセルのためのダミーワード線は、デー
タ線Ｄｏ、Ｄｏに、異なる電圧を誘起する。こ議起され
る電圧は、メＺモリセル選択用ワード線によって各デー
タ線に譲起された電圧差を補償する働きをする。従って
、結果として、データ線Ｄｏ、Ｄ間には、気気的不平衡
が生じない。なお、本実施例において、外部よりの書込
みデＺ‐夕をメモリセルたととえばＭＣ６３に書込む場
合は、従来と同じく、上述の議出し動作を行ったうえで
、書込むデータをデータ線に与える。
ため〜各ワード線とデータ線Ｑｏ「町との間の結合容量
は、メモリセルルの有無によって異なりうる。従って、
あるメモリセルを選択するときにメモリセル選択用のワ
ード線によってデータ線Ｄｏ、Ｄｏ に誘起される電圧
は異なりうる。従って、このために電気的不平衡がデー
タ線Ｄｏ、Ｄｏ 間に生じうる。しかし、この場合でも
、本実施例のごと〈Ｌ メモリセル選択時に選択すべき
メモリセルの接続されていない方のダミーセルを同時に
よみ出す方法を併用すればこの問題は解決できる。すな
わち、このダミーセルのためのダミーワード線は、デー
タ線Ｄｏ、Ｄｏに、異なる電圧を誘起する。こ議起され
る電圧は、メＺモリセル選択用ワード線によって各デー
タ線に譲起された電圧差を補償する働きをする。従って
、結果として、データ線Ｄｏ、Ｄ間には、気気的不平衡
が生じない。なお、本実施例において、外部よりの書込
みデＺ‐夕をメモリセルたととえばＭＣ６３に書込む場
合は、従来と同じく、上述の議出し動作を行ったうえで
、書込むデータをデータ線に与える。
ただし第１図の場合と異なり、一対の信号線ＣＤ、ＣＤ
の一方に外部からの書込みデータ（たとえば２“１”）
に対応するレベル（たとえば高レベル）の電圧を与え、
他方に、その書込みデータに対して補の関係にあるデー
タ（今の例では“０”）に対応するレベル（今の例では
低レベル）の電圧を与える書込み増幅器（図示せず）を
共通の信号線２ＣＤ、ＣＤに接続して設けることが望ま
しい。したがって、信号線ＣＤ、ＣＤの異なる電圧は、
同時にオン状態となっているトランジスタＱｏ、Ｑｏを
介して、データ線Ｄｏ、Ｄｏ に同時に印放され、すで
にセット状態にあるプリアンプＰＡｏにより、データ線
ｏｏ、Ｄの電圧が高速に、差動増幅されｔ メモリセル
ＭＣ筋に外部データに対応した電圧が書込まれることに
なる。本実施例のごとく「各データ線対Ｄｏ、Ｄと共通
の信号線対ＣＤ、ＣＤとを双方向性の一対のゲート（Ｑ
ｏ、Ｑｏ）で接続することによりデータ書込み時に、上
述の書込み増幅器によりデータ線Ｄｏ「Ｄｏに同時に書
込みデータに依存した異なる電圧を与えることができる
ので、データ線Ｄｏ「 Ｄｏ の電圧差をプリアンプＰ
Ａｏにより高速に増幅できる。
の一方に外部からの書込みデータ（たとえば２“１”）
に対応するレベル（たとえば高レベル）の電圧を与え、
他方に、その書込みデータに対して補の関係にあるデー
タ（今の例では“０”）に対応するレベル（今の例では
低レベル）の電圧を与える書込み増幅器（図示せず）を
共通の信号線２ＣＤ、ＣＤに接続して設けることが望ま
しい。したがって、信号線ＣＤ、ＣＤの異なる電圧は、
同時にオン状態となっているトランジスタＱｏ、Ｑｏを
介して、データ線Ｄｏ、Ｄｏ に同時に印放され、すで
にセット状態にあるプリアンプＰＡｏにより、データ線
ｏｏ、Ｄの電圧が高速に、差動増幅されｔ メモリセル
ＭＣ筋に外部データに対応した電圧が書込まれることに
なる。本実施例のごとく「各データ線対Ｄｏ、Ｄと共通
の信号線対ＣＤ、ＣＤとを双方向性の一対のゲート（Ｑ
ｏ、Ｑｏ）で接続することによりデータ書込み時に、上
述の書込み増幅器によりデータ線Ｄｏ「Ｄｏに同時に書
込みデータに依存した異なる電圧を与えることができる
ので、データ線Ｄｏ「 Ｄｏ の電圧差をプリアンプＰ
Ａｏにより高速に増幅できる。
つまり〜第２図のごとく、データ線Ｄｏにのみ書込みデ
ータに依存した電圧変化を与える方法では、ブリァンプ
Ｐんの反転が必要な場合「 この反転勤作が遅くなるが
、本実施例のごとき構成では「 この反転が容易となる
。
ータに依存した電圧変化を与える方法では、ブリァンプ
Ｐんの反転が必要な場合「 この反転勤作が遅くなるが
、本実施例のごとき構成では「 この反転が容易となる
。
第４図は、Ｄｏ、Ｄｏ の電気的平衡度を保つたままで
のメモリセル（８ビット）の接続法の概略図である。
のメモリセル（８ビット）の接続法の概略図である。
図中‘ａー、他はＤｏ、Ｄｏ にそれぞれ１ケおき、４
ケおきにメモリセルを接続する方法である。第５図ａ｝
はシリコンゲートプロセスを用いて第４図ｂーを実現す
るレイアウト例である。図中、ポリシリコンで形成され
た記憶容量形成電極ＣＰは、第１図のような、メモリセ
ル内の記憶容量Ｃｏを形成するためのものである。記憶
容量形成電極ＣＰおよびワード線Ｗ．、Ｗ２、等はポリ
シリコンで形成され、データ線Ｄｏ等はアルミニウムで
形成されている。
ケおきにメモリセルを接続する方法である。第５図ａ｝
はシリコンゲートプロセスを用いて第４図ｂーを実現す
るレイアウト例である。図中、ポリシリコンで形成され
た記憶容量形成電極ＣＰは、第１図のような、メモリセ
ル内の記憶容量Ｃｏを形成するためのものである。記憶
容量形成電極ＣＰおよびワード線Ｗ．、Ｗ２、等はポリ
シリコンで形成され、データ線Ｄｏ等はアルミニウムで
形成されている。
データ線Ｄｏ等とワード線Ｗ，等は絶縁膜（図示せず）
により分離されている。ｌｏｏはデータ線Ｄｏ、Ｄｏ等
とトランジスタＱのドレインを形成するための拡散層（
図示せず）とのコンタクト部である。記憶容量Ｃｏの形
成は、Ｎ−チャネルＭＯＳでは、ＣＰに高電圧を加える
と、その直下に形成されるチャネルとＣＰ間の容量がＣ
ｏとなる。
により分離されている。ｌｏｏはデータ線Ｄｏ、Ｄｏ等
とトランジスタＱのドレインを形成するための拡散層（
図示せず）とのコンタクト部である。記憶容量Ｃｏの形
成は、Ｎ−チャネルＭＯＳでは、ＣＰに高電圧を加える
と、その直下に形成されるチャネルとＣＰ間の容量がＣ
ｏとなる。
第５図を用いて動作を簡単に説明すると、ワード線たと
えばＷ４にパルス電圧を印加するとトランジスタＱ（第
１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶電
圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤｏに
電圧が現われることになる。一方これと対になるデータ
線Ｄｏには、トランジスタＱが存在しないから、出力は
現われない。Ｄに現われる出力は、前述したようにダミ
ーセル（図中省略）からの出力だけとなる。なお第５図
から明らかなようにＤｏとＤ，（第５図のＤｏ の下方
に隣接して位置するデータ線（図示けず）におけるコン
タクト部の拡散層間の距離を中間にアルミニウム配線が
存在するために「大にできる。そのためＤｏ、Ｄ，間の
パンチスルーが避けられる利点もある。また第４図「第
５図では「ワード線がポリＳｊの例であるが、ワード線
がアルミニウムの場合にも同時にレイアウト可能でキま
たアルミニウムゲートの場合にも同様である。
えばＷ４にパルス電圧を印加するとトランジスタＱ（第
１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶電
圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤｏに
電圧が現われることになる。一方これと対になるデータ
線Ｄｏには、トランジスタＱが存在しないから、出力は
現われない。Ｄに現われる出力は、前述したようにダミ
ーセル（図中省略）からの出力だけとなる。なお第５図
から明らかなようにＤｏとＤ，（第５図のＤｏ の下方
に隣接して位置するデータ線（図示けず）におけるコン
タクト部の拡散層間の距離を中間にアルミニウム配線が
存在するために「大にできる。そのためＤｏ、Ｄ，間の
パンチスルーが避けられる利点もある。また第４図「第
５図では「ワード線がポリＳｊの例であるが、ワード線
がアルミニウムの場合にも同時にレイアウト可能でキま
たアルミニウムゲートの場合にも同様である。
また以上の実施例では１ケのトランンジスタで１ビット
を横成る例であったが、データ対線から差動に信号を取
り出すために、ワード線との２交点の一方にのみメモリ
セルを接続した第３図、第４図の考え方を応用すれば、
すべてのメモリセルＬＳＩに適用できることは明らかで
ある。
を横成る例であったが、データ対線から差動に信号を取
り出すために、ワード線との２交点の一方にのみメモリ
セルを接続した第３図、第４図の考え方を応用すれば、
すべてのメモリセルＬＳＩに適用できることは明らかで
ある。
以上から高速、高安定動作のメモリＢＩが実現できるこ
とになる。
とになる。
第１図、第２図は１ケのトランジスタで１ビットを構成
する従釆のメモリ構成、第３図は本発明の実施例、第４
図はメモリセルの結線法、第５図はＳｊゲートを例にし
たレイアウトの実施例である。 Ｄｏ、Ｄｏ：データ線、Ｗｏ・・・Ｗ６３：ワード線、
ＤＷｏ、ＤＷ，：ダミーセルのワード線、ＭＣｏ、ＭＣ
，：メモリセル、ＤＭ。 、ＤＭ，：ダミーセル、Ｃｏ：記憶容量、Ｑメモリセル
内トランジスタ、ＷＤ：ワールドドライバ、Ｑ、Ｑ〜Ｑ
斑：データ線選択用トランジスタ、Ａｏ〜Ａ舷：アドレ
ス信号、ＰＡｏ〜ＰＡ６３：プリアンプ、ＭＡ：メイン
アンプ、Ｓｅｔ：セット信号、ＣＰ：Ｃｏ形成用電極、
ＣＤ、ＣＤ：データの書込み、議出しのための共通０の
信号線。弟／図 多ｚ図 第３図 多４図 弟Ｓ図
する従釆のメモリ構成、第３図は本発明の実施例、第４
図はメモリセルの結線法、第５図はＳｊゲートを例にし
たレイアウトの実施例である。 Ｄｏ、Ｄｏ：データ線、Ｗｏ・・・Ｗ６３：ワード線、
ＤＷｏ、ＤＷ，：ダミーセルのワード線、ＭＣｏ、ＭＣ
，：メモリセル、ＤＭ。 、ＤＭ，：ダミーセル、Ｃｏ：記憶容量、Ｑメモリセル
内トランジスタ、ＷＤ：ワールドドライバ、Ｑ、Ｑ〜Ｑ
斑：データ線選択用トランジスタ、Ａｏ〜Ａ舷：アドレ
ス信号、ＰＡｏ〜ＰＡ６３：プリアンプ、ＭＡ：メイン
アンプ、Ｓｅｔ：セット信号、ＣＰ：Ｃｏ形成用電極、
ＣＤ、ＣＤ：データの書込み、議出しのための共通０の
信号線。弟／図 多ｚ図 第３図 多４図 弟Ｓ図
Claims (1)
- １ 互いに電気的特性がほぼ等しく、互いに平行に、か
つ近接して配置された複数のデータ線対と、上記データ
線対と直交する複数のワード線と、上記ワード線と上記
各データ線対の交点のうちのいずれか一方の交点にそれ
ぞれ配置され、かつ、それぞれ対応するデータ線とワー
ド線に接続された複数のメモリセルと、上記各データ線
対上の信号を差動的に検出する手段とを集積した集積回
路を有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119062A JPS603706B2 (ja) | 1981-07-31 | 1981-07-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119062A JPS603706B2 (ja) | 1981-07-31 | 1981-07-31 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805674A Division JPS5539073B2 (ja) | 1974-12-25 | 1974-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758295A JPS5758295A (en) | 1982-04-07 |
| JPS603706B2 true JPS603706B2 (ja) | 1985-01-30 |
Family
ID=14751954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56119062A Expired JPS603706B2 (ja) | 1981-07-31 | 1981-07-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603706B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760858B2 (ja) * | 1984-10-26 | 1995-06-28 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1981
- 1981-07-31 JP JP56119062A patent/JPS603706B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758295A (en) | 1982-04-07 |
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