JPS603704B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS603704B2 JPS603704B2 JP54111770A JP11177079A JPS603704B2 JP S603704 B2 JPS603704 B2 JP S603704B2 JP 54111770 A JP54111770 A JP 54111770A JP 11177079 A JP11177079 A JP 11177079A JP S603704 B2 JPS603704 B2 JP S603704B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- memory
- semiconductor memory
- memory cell
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリにおけるメモリアレ−の構成に関
するものである。
するものである。
従釆１ケのトランジスタ１ビットを礎成するメモリ、た
とえばＭ○Ｓ（Ｍｅね１一〇ｘｉｄｅ−Ｓｅｍｉｃ−ｏ
ｎｄＭｔｏｒ）メモリでは第１図，第２図のような回路
が採用されていた。
とえばＭ○Ｓ（Ｍｅね１一〇ｘｉｄｅ−Ｓｅｍｉｃ−ｏ
ｎｄＭｔｏｒ）メモリでは第１図，第２図のような回路
が採用されていた。
すなわち第１図において、たとえばメモリセルＰＣｏを
読み出す場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミ−ワード線ＤＷ，に同時にパルスを印加し
、メモリセルＭＣｏとＤＭ，からの読み出し信号として
、２本のデータ線Ｄｏ，Ｄｏ現われる微少な差動信号出
力を、プリアンプＰへのセット信号Ｓｅｔをオンにする
ことによってプリァンプＰへを動作させて増幅し、Ｄｏ
，Ｄｏ のいずれか一方のデータ線に現われた電圧を検
出して情報‘‘１”，“０”を弁別していた。ここで差
動信号出力が発生する理由は以下の通りである。ダミー
セルＤＭ，の容量Ｃｏに記憶されている電圧は、メモリ
セルＣｏに記憶されている情報“１”，“０”に対応し
た電圧のほぼ中間に設定されるから、ダミーセルの読み
出しによりデータ線に現われる電圧はメモリセルの“１
”，“０”鈴み出し１こよるデータ線電圧のほぼ中間と
なる。従って、この中間値と“… “０”出力との差が
極性の異なる差動信号出力となる。
読み出す場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミ−ワード線ＤＷ，に同時にパルスを印加し
、メモリセルＭＣｏとＤＭ，からの読み出し信号として
、２本のデータ線Ｄｏ，Ｄｏ現われる微少な差動信号出
力を、プリアンプＰへのセット信号Ｓｅｔをオンにする
ことによってプリァンプＰへを動作させて増幅し、Ｄｏ
，Ｄｏ のいずれか一方のデータ線に現われた電圧を検
出して情報‘‘１”，“０”を弁別していた。ここで差
動信号出力が発生する理由は以下の通りである。ダミー
セルＤＭ，の容量Ｃｏに記憶されている電圧は、メモリ
セルＣｏに記憶されている情報“１”，“０”に対応し
た電圧のほぼ中間に設定されるから、ダミーセルの読み
出しによりデータ線に現われる電圧はメモリセルの“１
”，“０”鈴み出し１こよるデータ線電圧のほぼ中間と
なる。従って、この中間値と“… “０”出力との差が
極性の異なる差動信号出力となる。
第２図は第１図に示す回路を複数個（例えばここでは６
４ケ）は１チップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
４ケ）は１チップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
図中白丸印がメモリセル、黒丸印がダミーセルである。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号へによってトラ
ンジスタＱｏをオンにして、データ線Ｄｏの信号をメイ
ンアンプＭＡに入力して増幅し、データ出力Ｄｏ山とし
て、チップ外にとり出す。さてこのような穣成での欠点
は次の点に要約される。すなわち■データ線Ｄｏ，Ｄｏ
に現われた差動の信号を片方のみをメインアップＭＡ
で増幅することになるので高速性の点で劣る。■片方の
信号をとり出すためにＤｏ，Ｄｏ の電気的不平衡が生
じやすく誤動作の原因となる。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号へによってトラ
ンジスタＱｏをオンにして、データ線Ｄｏの信号をメイ
ンアンプＭＡに入力して増幅し、データ出力Ｄｏ山とし
て、チップ外にとり出す。さてこのような穣成での欠点
は次の点に要約される。すなわち■データ線Ｄｏ，Ｄｏ
に現われた差動の信号を片方のみをメインアップＭＡ
で増幅することになるので高速性の点で劣る。■片方の
信号をとり出すためにＤｏ，Ｄｏ の電気的不平衡が生
じやすく誤動作の原因となる。
■電気的特性を平衡させるべきデータ線Ｄｏ，Ｄｏが、
チップ内で幾何学的に近援してないために、Ｄ。，Ｄｏ
に不平衛雑音が結合しやすく、プリアンプをオンにした
場合に誤動作の原因となる。これらの欠点により、高速
にして、高安定な偽１メモリの設計には従来限界があっ
た。従って、本発明の一つの目的は、レイアウトの容易
な半導体メモリのダミーセル配置を提供することにある
。このために、本発明の一実施例は、２つの近接するデ
ータ線を対として読出すダイナミック・ランダム・アク
セス・メモリにおいて、前記対のデータ線に接続される
ダミーセルを隣接するワード線に結合させるレイアウト
とすることにより、デコーダ回路等の簡素化を可能とし
たものである。以下実施例で詳細に説明する。第３図は
、その回路例を示すものである。すなわち菱動読み出し
信号が現われるデータ線対Ｄｏ，Ｄｏ を図中のように
近接して平行に配置し、かつワード線（Ｗｏ〜Ｗ６３，
ＤＷｏ，ＤＷ，）の各々１本とＤｏ，Ｄｏの交点の中で
、一方の交点のみにメモリセルを接続する。あるメモリ
セル（たとえばＭＣ６５）読み出す場合には、そのセル
が接続されていないデータ線（Ｄｏ）に接続されている
ダミーセル（Ｄ地）を同時に読み出して、データ線ｏｏ
，Ｄｏ に現われた差敷電圧をプリアンプＦＡｏで有効
に利用する。またプリアンプＰへで増幅された差動信号
は、デコーダの出力であるアドレス信号Ａｏの印加によ
ってトランジスタＱｏ，Ｑｏを通り蓋動のアンプＭＡに
入力し、再び差動で増幅される。このように本発明では
、第２図の場合とはまったくＤｏ，Ｄｏの電気的平衡度
は何ら阻害されることはない。第４図は、Ｄｏ，Ｄｏ
の電気的平衡度を保つたままでのメモリセル（８ビット
）の接続法の概略図である。図中ａ，ｂ，ｃはＤｏ，Ｄ
ｏ にそれぞれ１ケおき、２ケおき、４ケおきにメモリ
セルを接続する方法である。第５図ａ，第６図はシリコ
ンゲートプロセスを用いて第４図ｂ，ｃを実現するレイ
アウト例である。第５図ｂは第５図ａのＡＡ′部の断面
図である。
チップ内で幾何学的に近援してないために、Ｄ。，Ｄｏ
に不平衛雑音が結合しやすく、プリアンプをオンにした
場合に誤動作の原因となる。これらの欠点により、高速
にして、高安定な偽１メモリの設計には従来限界があっ
た。従って、本発明の一つの目的は、レイアウトの容易
な半導体メモリのダミーセル配置を提供することにある
。このために、本発明の一実施例は、２つの近接するデ
ータ線を対として読出すダイナミック・ランダム・アク
セス・メモリにおいて、前記対のデータ線に接続される
ダミーセルを隣接するワード線に結合させるレイアウト
とすることにより、デコーダ回路等の簡素化を可能とし
たものである。以下実施例で詳細に説明する。第３図は
、その回路例を示すものである。すなわち菱動読み出し
信号が現われるデータ線対Ｄｏ，Ｄｏ を図中のように
近接して平行に配置し、かつワード線（Ｗｏ〜Ｗ６３，
ＤＷｏ，ＤＷ，）の各々１本とＤｏ，Ｄｏの交点の中で
、一方の交点のみにメモリセルを接続する。あるメモリ
セル（たとえばＭＣ６５）読み出す場合には、そのセル
が接続されていないデータ線（Ｄｏ）に接続されている
ダミーセル（Ｄ地）を同時に読み出して、データ線ｏｏ
，Ｄｏ に現われた差敷電圧をプリアンプＦＡｏで有効
に利用する。またプリアンプＰへで増幅された差動信号
は、デコーダの出力であるアドレス信号Ａｏの印加によ
ってトランジスタＱｏ，Ｑｏを通り蓋動のアンプＭＡに
入力し、再び差動で増幅される。このように本発明では
、第２図の場合とはまったくＤｏ，Ｄｏの電気的平衡度
は何ら阻害されることはない。第４図は、Ｄｏ，Ｄｏ
の電気的平衡度を保つたままでのメモリセル（８ビット
）の接続法の概略図である。図中ａ，ｂ，ｃはＤｏ，Ｄ
ｏ にそれぞれ１ケおき、２ケおき、４ケおきにメモリ
セルを接続する方法である。第５図ａ，第６図はシリコ
ンゲートプロセスを用いて第４図ｂ，ｃを実現するレイ
アウト例である。第５図ｂは第５図ａのＡＡ′部の断面
図である。
図中、ポリシリコンで形成された記憶容量形成電極ｃｐ
は、第１図のような、メモリセル内の記憶容量Ｃｏを形
成するためのものである。４００，４１０‘まシリコン
基板６００内に形成され、トンジスタＱを形成するため
のドレィンとソース（又はソースとドレイン）であり４
２０は４１０１こ対応して、Ｃｏを形成するためのドレ
ィン（又はソース）である。
は、第１図のような、メモリセル内の記憶容量Ｃｏを形
成するためのものである。４００，４１０‘まシリコン
基板６００内に形成され、トンジスタＱを形成するため
のドレィンとソース（又はソースとドレイン）であり４
２０は４１０１こ対応して、Ｃｏを形成するためのドレ
ィン（又はソース）である。
記憶容量形成電極Ｃｐおよびワード線Ｗ歌，Ｗ５９，等
はポリシリコンで形成され、データ線Ｄ・等はアルミニ
ウムで形成されている。
はポリシリコンで形成され、データ線Ｄ・等はアルミニ
ウムで形成されている。
データ線Ｄ，等とワード線Ｗ５９等は絶縁膜２００１こ
より分離されている。１０川まデータ線Ｄｏ，Ｄｏ等と
拡散層４００とのコンタクト部である。
より分離されている。１０川まデータ線Ｄｏ，Ｄｏ等と
拡散層４００とのコンタクト部である。
記憶容量Ｃｏの形成は、Ｎ−チャンネルＭＯＳでは、ｃ
ｐに高電圧を加えると、その直下に形成されるチャンネ
ルとｃｐ間の容量がＣｏとなる。
ｐに高電圧を加えると、その直下に形成されるチャンネ
ルとｃｐ間の容量がＣｏとなる。
第５図を用いて動作を簡単に説明すると、ワード線たと
えばＷ５９にパルス電圧を印加するとトンジスタＱ（第
１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶電
圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤ。に
電圧が現われることになる。一方、これと対になるデー
タ線Ｄｏには、トランジスタＱが存在しないから、出力
は現われない。Ｄｏに現われる出力は、前述したように
ダミーセル（図中省略）からの出力だけとなる。なお第
５図から明らかなようにＤｏとＤ，におけるコンタクト
部の拡散層間の距離を中間にＡＩ配線が存在するために
、．大にできる。そのためＤｏ，Ｄ，間のパンチスルー
が避けられる利点もある。さらに第３図の他の利点はプ
リアンプＰＡｏのレイアウトが従来に比べ容易となるこ
とである。すなわち従来の第１図，第２図では、互いに
一直線上にレイアウトされているＤ。，Ｄｏ の中間に
、メモリセルよりもはるかに占有面積大でしかも回路構
成の複雑なＰへをレイアウトしなければならず、データ
線のピッチを考えるとこれはきわめて困難であった。し
かし第３図では、データ線のピッチ方向に対して、従来
のほぼ２倍のレイアウト上の面積的余裕がでてくるので
、レイアウトがきわめて容易となる。またプリアンブＰ
Ａｏの配置は第３図のようにＭＡ側でもよいし、あるい
はＤｏ，Ｄｏ 上の他騰（Ｗ６３側）でもよい。
えばＷ５９にパルス電圧を印加するとトンジスタＱ（第
１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶電
圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤ。に
電圧が現われることになる。一方、これと対になるデー
タ線Ｄｏには、トランジスタＱが存在しないから、出力
は現われない。Ｄｏに現われる出力は、前述したように
ダミーセル（図中省略）からの出力だけとなる。なお第
５図から明らかなようにＤｏとＤ，におけるコンタクト
部の拡散層間の距離を中間にＡＩ配線が存在するために
、．大にできる。そのためＤｏ，Ｄ，間のパンチスルー
が避けられる利点もある。さらに第３図の他の利点はプ
リアンプＰＡｏのレイアウトが従来に比べ容易となるこ
とである。すなわち従来の第１図，第２図では、互いに
一直線上にレイアウトされているＤ。，Ｄｏ の中間に
、メモリセルよりもはるかに占有面積大でしかも回路構
成の複雑なＰへをレイアウトしなければならず、データ
線のピッチを考えるとこれはきわめて困難であった。し
かし第３図では、データ線のピッチ方向に対して、従来
のほぼ２倍のレイアウト上の面積的余裕がでてくるので
、レイアウトがきわめて容易となる。またプリアンブＰ
Ａｏの配置は第３図のようにＭＡ側でもよいし、あるい
はＤｏ，Ｄｏ 上の他騰（Ｗ６３側）でもよい。
Ｗ６３側にＰんを配置すると第３図のごとき、片端にの
みレイアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど
）が集中することはなくなる。場合によってはプリアン
プをデータ線上のＭＡ側とＷ６３側とで交互に配置する
こともできる。このように本発明によればレイアウトの
自由度を大幅に増すことができる。また第５図，第６図
では、ワード線がポリＳｉの例であるが、ワード線がＡ
Ｉの場合にも同様にレイアウト可能で、またＡＩゲート
の場合にも同様である。
みレイアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど
）が集中することはなくなる。場合によってはプリアン
プをデータ線上のＭＡ側とＷ６３側とで交互に配置する
こともできる。このように本発明によればレイアウトの
自由度を大幅に増すことができる。また第５図，第６図
では、ワード線がポリＳｉの例であるが、ワード線がＡ
Ｉの場合にも同様にレイアウト可能で、またＡＩゲート
の場合にも同様である。
また本例では１ケのトランジスタで１ビットを構成する
例であったが、データ対線から叢動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図，第４図の考え
方を応用すれば、すべてのメモリは１に適用できること
は明らかである。
例であったが、データ対線から叢動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図，第４図の考え
方を応用すれば、すべてのメモリは１に適用できること
は明らかである。
第３図において、ＣＤ，ＣＤはデータの書込み、議出し
のための共通のデータ線である。以上から高速、高安定
動作のメモリＢＩが実現できることになる。
のための共通のデータ線である。以上から高速、高安定
動作のメモリＢＩが実現できることになる。
第１図，第２図は１ケのトランジスタで１ビットを構成
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレィアウの実施例である。 Ｄｏ，Ｄｏ ，Ｄ．：データ線、Ｗｏ・・・Ｗ６２：ワ
ード線、ＤＷｏ，ＤＷ，：ダミーセルのワード線、ＭＣ
。 ，ＭＣ，：メモリセル、ＤＭ。，ＤＭ，：ダミーセル、
Ｃｏ：記憶容量、Ｑメモリセル内トランジスタ、ＷＤ：
ワードドライバ、Ｑ，Ｑ。〜Ｑ５３：データ線選択用ト
ランジスタ、Ａｏ〜Ａ６５：アドレス信号、ＰＡｏ〜Ｐ
Ａ６３：プリアンプ、ＭＡ：メインアンプ、Ｓｅｔ：セ
ット信号、ＣＰ：Ｃｏ形成用電極。第２図第１図 第３図 第４図 第５図 第６図
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレィアウの実施例である。 Ｄｏ，Ｄｏ ，Ｄ．：データ線、Ｗｏ・・・Ｗ６２：ワ
ード線、ＤＷｏ，ＤＷ，：ダミーセルのワード線、ＭＣ
。 ，ＭＣ，：メモリセル、ＤＭ。，ＤＭ，：ダミーセル、
Ｃｏ：記憶容量、Ｑメモリセル内トランジスタ、ＷＤ：
ワードドライバ、Ｑ，Ｑ。〜Ｑ５３：データ線選択用ト
ランジスタ、Ａｏ〜Ａ６５：アドレス信号、ＰＡｏ〜Ｐ
Ａ６３：プリアンプ、ＭＡ：メインアンプ、Ｓｅｔ：セ
ット信号、ＣＰ：Ｃｏ形成用電極。第２図第１図 第３図 第４図 第５図 第６図
Claims (1)
- １ 複数の半導体メモリ・セルと、各メモリ・セルに電
気的に接続され縦方向に延在するワード線および横方向
に延在するデータ線と、追加のワード線と各データ線に
電気的に接続される基準電位を設定するための基準容量
と上記データ線の２つを対と成し、前記対のデータ線に
結合され一方のデータ線の電位を基準にして他方のデー
タ線に現われる上記メモリ・セルの記憶信号を読み取る
センス・アンプとを有する半導体メモリにおいて、各対
の一方のデータ線に結合される上記基準容量と他方のデ
ータ線に結合される上記基準容量とは、それぞれ隣り合
うワード線に結合されてなることを特徴とする半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111770A JPS603704B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111770A JPS603704B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805674A Division JPS5539073B2 (ja) | 1974-12-25 | 1974-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534399A JPS5534399A (en) | 1980-03-10 |
| JPS603704B2 true JPS603704B2 (ja) | 1985-01-30 |
Family
ID=14569724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111770A Expired JPS603704B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603704B2 (ja) |
-
1979
- 1979-09-03 JP JP54111770A patent/JPS603704B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534399A (en) | 1980-03-10 |
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