JPS6019597B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6019597B2 JPS6019597B2 JP54111766A JP11176679A JPS6019597B2 JP S6019597 B2 JPS6019597 B2 JP S6019597B2 JP 54111766 A JP54111766 A JP 54111766A JP 11176679 A JP11176679 A JP 11176679A JP S6019597 B2 JPS6019597 B2 JP S6019597B2
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- JP
- Japan
- Prior art keywords
- word line
- data
- data line
- line
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Description
【発明の詳細な説明】
本発明は半導体メモ川こおけるメモリアレーの構成に関
するものである。
するものである。
従来１ケのトランジスタで１ビットを構成するメモリ、
たとえばＭＯＳ（Ｍｅｔａｌ−○幻ｄｅ−Ｓｅｍｉｅ−
ｏｎｄＭｔｏｒ）メモリでは第１図、第２図のような回
路が採用されていた。
たとえばＭＯＳ（Ｍｅｔａｌ−○幻ｄｅ−Ｓｅｍｉｅ−
ｏｎｄＭｔｏｒ）メモリでは第１図、第２図のような回
路が採用されていた。
すなわち第１図において、たとえばメモリセルＭＣｏを
読み出る場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミーワード線ＤＷ，に同時にパルスを印加
し、メモリセルＭＣｏとＤＭ，からの読み出し信号とし
て、２本のデータ線ｏｏ，Ｄｏ に現われる微少な差敷
信号出力を、プリアンプＰＡｏのセット信号Ｓｅｔをオ
ンにすることによってブリアンプＰへの動作させて増幅
し、Ｄｏ，Ｄｏ のいずれか一方のデータ線に現われた
電圧を検出して情報“１”、“０”を弁別していた。こ
こで差動信号出力が発生する理由は以下の通りである。
ダミーセルＤＭ．の容量Ｃｏに記憶されている電圧は、
メモリセルＣｏに記憶されている情報“１”，“０”に
対応した電圧のほぼ中間に設定されるから、ダミーセル
の読み出し‘こよりデータ線に現われる電圧はメモリセ
ルの“１”，“０”読み出し‘こよるデータ線電圧のほ
ぼ中間となる。従って、この中間値と“１”，“０”出
力との差が極性の異なる差動信号出力となる。
読み出る場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミーワード線ＤＷ，に同時にパルスを印加
し、メモリセルＭＣｏとＤＭ，からの読み出し信号とし
て、２本のデータ線ｏｏ，Ｄｏ に現われる微少な差敷
信号出力を、プリアンプＰＡｏのセット信号Ｓｅｔをオ
ンにすることによってブリアンプＰへの動作させて増幅
し、Ｄｏ，Ｄｏ のいずれか一方のデータ線に現われた
電圧を検出して情報“１”、“０”を弁別していた。こ
こで差動信号出力が発生する理由は以下の通りである。
ダミーセルＤＭ．の容量Ｃｏに記憶されている電圧は、
メモリセルＣｏに記憶されている情報“１”，“０”に
対応した電圧のほぼ中間に設定されるから、ダミーセル
の読み出し‘こよりデータ線に現われる電圧はメモリセ
ルの“１”，“０”読み出し‘こよるデータ線電圧のほ
ぼ中間となる。従って、この中間値と“１”，“０”出
力との差が極性の異なる差動信号出力となる。
第２図は第１図に示す回路を複数個（例えばここでは６
４ケ）は１チップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
４ケ）は１チップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
図中白丸印がメモリセル、黒丸印やダミーセルである。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取に出すには、アドレス信号Ａｏによってト
ランジスタＱｏをオンにして、データ線Ｄｏの信号をメ
インアンプＭＡに入力して増幅し、データ出力ｏｏｕｔ
として、チップ外にとり出す。さてこのような構成での
欠点は次の点に要約される。すなわち■データ線Ｄｏ，
Ｄｏ に現われた差動の信号の片方のみをメインアンプ
ＭＡで増幅することになるので高速性の点で劣る。■片
方の信号をとり出すためにＤｏ，Ｄｏ の電気的不平衡
が生じやすく誤動作の原因となる。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取に出すには、アドレス信号Ａｏによってト
ランジスタＱｏをオンにして、データ線Ｄｏの信号をメ
インアンプＭＡに入力して増幅し、データ出力ｏｏｕｔ
として、チップ外にとり出す。さてこのような構成での
欠点は次の点に要約される。すなわち■データ線Ｄｏ，
Ｄｏ に現われた差動の信号の片方のみをメインアンプ
ＭＡで増幅することになるので高速性の点で劣る。■片
方の信号をとり出すためにＤｏ，Ｄｏ の電気的不平衡
が生じやすく誤動作の原因となる。
■電気的特性を平衡させるべきデータ線Ｄｏ，Ｄ。が、
チップ内で幾何学的に近接していないために、Ｄｏ，Ｄ
ｏ に不平衡雑音が結合しやすく、プリァンプをオンに
した場合に誤動作の原因となる。これらの欠点により、
高速にして、高安定な山１メモリの設計には従来限界が
あった。本発明の目的は、対となるデータ線に与えられ
てしまう不平衡雑音のレベルを小さくできかつ高速動作
が可能な半導体メモリを提供することにある。本発明の
好適な実施例に従うと、データ線は、絶縁物を介して半
導体基体上に配置される。メモリ・セルにおけるトラン
ジスタのドレインを構成する半導体領域（能動領域）は
、コンタクト部を介してデータ線に電気的に接続される
。コンタクト部は、１つのワード線とそれに隣接するワ
ード線との間において、１つおきのデータ線に対して設
定される。互いに平行に配置された複数のデータ線のう
ち、隣接するデータ線が対とされる。以下実施例で詳細
に説明する。第３図は、その回路例を示すものである。
チップ内で幾何学的に近接していないために、Ｄｏ，Ｄ
ｏ に不平衡雑音が結合しやすく、プリァンプをオンに
した場合に誤動作の原因となる。これらの欠点により、
高速にして、高安定な山１メモリの設計には従来限界が
あった。本発明の目的は、対となるデータ線に与えられ
てしまう不平衡雑音のレベルを小さくできかつ高速動作
が可能な半導体メモリを提供することにある。本発明の
好適な実施例に従うと、データ線は、絶縁物を介して半
導体基体上に配置される。メモリ・セルにおけるトラン
ジスタのドレインを構成する半導体領域（能動領域）は
、コンタクト部を介してデータ線に電気的に接続される
。コンタクト部は、１つのワード線とそれに隣接するワ
ード線との間において、１つおきのデータ線に対して設
定される。互いに平行に配置された複数のデータ線のう
ち、隣接するデータ線が対とされる。以下実施例で詳細
に説明する。第３図は、その回路例を示すものである。
すなわち差動読み出し信号が現われるデータ線対Ｄｏ，
Ｄｏ を図中のように近接して平行に配置し、かつワー
ド線Ｗｏ〜Ｗ斑，ＤＷｏ，ＤＷ，の各々１本とＤｏ，Ｄ
ｏ の交点の中で、一方の交点のみにメモリセルを接続
する。あるメモリセル（たとえばＭＣ鷲）を読み出す場
合には、そのメモリセルと、そのセルが接続されていな
いデータ線Ｄｏに接続されているダミーセルＤＭｏを同
時に読み出して、データ線Ｄｏ，Ｄｏ に現われた差動
電圧をプリアンプＰへで増幅する。またプリァンプＰＡ
ｏで増幅された差動信号は、デコーダの出力であるアド
レス信号Ａｏの印加によってオン状態にされるトランジ
スタＱ，Ｑｏを通り差動のアンプＭＡに入力され、再び
差動で増幅される。この実施例では、第２図の場合と異
なりＤｏ，Ｄｏの電気的平衡度は何ら阻害されることは
ない。第４図は、Ｄｏ，Ｄｏ の電気的平衡度を保つた
ままでのメモリセル（８ビット）の接続法の概略図であ
る。図中ａ，ｂ，ｃはＤｏ，Ｄｏにそれぞれ１ケおき、
２ケおき、４ケおきにメモリセルを接続する方法である
。第５図ａ，第６図はシリコンゲートプロセスを用いて
第４図ｂ，ｃを実現するレイアウト例である。第５図ｂ
は第５図ａのＡ，Ａ′部の断面図である。
Ｄｏ を図中のように近接して平行に配置し、かつワー
ド線Ｗｏ〜Ｗ斑，ＤＷｏ，ＤＷ，の各々１本とＤｏ，Ｄ
ｏ の交点の中で、一方の交点のみにメモリセルを接続
する。あるメモリセル（たとえばＭＣ鷲）を読み出す場
合には、そのメモリセルと、そのセルが接続されていな
いデータ線Ｄｏに接続されているダミーセルＤＭｏを同
時に読み出して、データ線Ｄｏ，Ｄｏ に現われた差動
電圧をプリアンプＰへで増幅する。またプリァンプＰＡ
ｏで増幅された差動信号は、デコーダの出力であるアド
レス信号Ａｏの印加によってオン状態にされるトランジ
スタＱ，Ｑｏを通り差動のアンプＭＡに入力され、再び
差動で増幅される。この実施例では、第２図の場合と異
なりＤｏ，Ｄｏの電気的平衡度は何ら阻害されることは
ない。第４図は、Ｄｏ，Ｄｏ の電気的平衡度を保つた
ままでのメモリセル（８ビット）の接続法の概略図であ
る。図中ａ，ｂ，ｃはＤｏ，Ｄｏにそれぞれ１ケおき、
２ケおき、４ケおきにメモリセルを接続する方法である
。第５図ａ，第６図はシリコンゲートプロセスを用いて
第４図ｂ，ｃを実現するレイアウト例である。第５図ｂ
は第５図ａのＡ，Ａ′部の断面図である。
図中、ポリシリコンで形成された記憶容量形成電極ｃｐ
は、第１図のような、メモリセル内の記憶容量Ｃｏを形
成するためのものである。
は、第１図のような、メモリセル内の記憶容量Ｃｏを形
成するためのものである。
４００，４１０はシリコン基板６００内に形成され、ト
ランジスタＱを形成するためのドレインとソース（又は
ソースとドレィン）であり４２０は４１０に対応して、
Ｃｏを形成するためのドレィン（又はソース）である。
ランジスタＱを形成するためのドレインとソース（又は
ソースとドレィン）であり４２０は４１０に対応して、
Ｃｏを形成するためのドレィン（又はソース）である。
記憶容量形成電極Ｃｐおよびワ−ド線Ｗ斑，Ｗ５９，等
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。データ線○，等とワード線Ｗ５
９等は絶縁膜２００により分離されている。１００はデ
ータ線Ｄｏ，Ｄｏ等と拡散層４００とのコンタクト部で
ある。
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。データ線○，等とワード線Ｗ５
９等は絶縁膜２００により分離されている。１００はデ
ータ線Ｄｏ，Ｄｏ等と拡散層４００とのコンタクト部で
ある。
記憶容量Ｃｏの形成は、次のようになる。
すなわちＮーチヤネルＭＯＳでは、ｃｐに高電圧を加え
ると、その直下に形成されるチャネルとｃｐ間の容量が
Ｃｏとなる。第５図を用いて動作を簡単に説明すると、
ワード線たとえばＷ６ｏにパルス電圧を印加するとトラ
ンジスタＱ（第１図ＭＣｏ内のＱに相当）はオンとなり
、Ｃｏの記憶電圧はデータ線Ｄｏの容量とＣｏで分圧さ
れた形でＤｏに電圧が現われることになる。一方、これ
と対になるデータ線Ｄｏには、トランジスタＱが存在し
ないから、出力は現われない。Ｄ。に現われる出力は、
前述したようにダミーセル（図中省略）からの出力だけ
となる。なお第５図から明らかなようにＤｏと○，にお
けるコンタクト部の拡散層間の距離を中間にＡＩ配線が
存在するために、大にできる。そのためＤｏ，Ｄ，間の
パンチスルーが避けられる。第５図においては、例えば
ワード線Ｗ５９とＷ６ｏとの間に設けられるコンタクト
部がデータ線ピッチの約２倍だけ離されるので、次の利
益を得ることができる。すなわち、例えばワード線Ｗの
が選択された場合、データ線Ｄｏ，Ｄ，は、それぞれこ
のワード線Ｗ６ｏによって選択されたメモルセルの予め
の記憶内容に対応された電位にされる。このとき、シリ
コン基板６００が無視し得ない抵抗を持つこと及びデー
タ線Ｄｏ，Ｄ，に接続された拡散層とシリコン基板６０
０との間に無視し得ない容量が形成されていることから
、選択されたメモルセルによってデータ線Ｄｏ，Ｄ，の
レベルが変化されると、これらのデータ線Ｄｏ，Ｄ，に
接続された拡散層４００の周囲のシリコン基板部分に望
ましくない電位変動が与えられる。シリコン基板６００
の部分的電位変動は、もしもその部分に隣接して拡散層
が配置されているとその拡散層に雑音とみなせるような
電位変動を引き起させる。しかしながら、第５図の場合
、ワード線Ｗ５９とＷ６。との間において、１つおきの
データ線に接続される拡散層しか設けられていない。従
って、データ線Ｄｏ，Ｄ，のレベルが変化されても、そ
れに隣接するデータ線Ｄｏ にシリコン基板部分を介し
て与えられる電位変動は充分に小さい。データ線Ｄｏに
接続された拡散層からデータ線Ｄ，に接続された拡散層
４００へのクロストークもしくはその逆の場合のクロス
トークは、これらの拡散層の相互がデータ線にピッチの
約２倍だけ離されているので、比較的小さくなる。第５
図ａ，ｂの場合、データ線Ｄｏ，Ｄｏ ，Ｄ，等は、絶
縁膜２００を介して容量用電極ＣＰ、ワード線、及びシ
リコン基板６００から絶縁されており、それ自体比較的
小さい浮遊容量しかもたない。
ると、その直下に形成されるチャネルとｃｐ間の容量が
Ｃｏとなる。第５図を用いて動作を簡単に説明すると、
ワード線たとえばＷ６ｏにパルス電圧を印加するとトラ
ンジスタＱ（第１図ＭＣｏ内のＱに相当）はオンとなり
、Ｃｏの記憶電圧はデータ線Ｄｏの容量とＣｏで分圧さ
れた形でＤｏに電圧が現われることになる。一方、これ
と対になるデータ線Ｄｏには、トランジスタＱが存在し
ないから、出力は現われない。Ｄ。に現われる出力は、
前述したようにダミーセル（図中省略）からの出力だけ
となる。なお第５図から明らかなようにＤｏと○，にお
けるコンタクト部の拡散層間の距離を中間にＡＩ配線が
存在するために、大にできる。そのためＤｏ，Ｄ，間の
パンチスルーが避けられる。第５図においては、例えば
ワード線Ｗ５９とＷ６ｏとの間に設けられるコンタクト
部がデータ線ピッチの約２倍だけ離されるので、次の利
益を得ることができる。すなわち、例えばワード線Ｗの
が選択された場合、データ線Ｄｏ，Ｄ，は、それぞれこ
のワード線Ｗ６ｏによって選択されたメモルセルの予め
の記憶内容に対応された電位にされる。このとき、シリ
コン基板６００が無視し得ない抵抗を持つこと及びデー
タ線Ｄｏ，Ｄ，に接続された拡散層とシリコン基板６０
０との間に無視し得ない容量が形成されていることから
、選択されたメモルセルによってデータ線Ｄｏ，Ｄ，の
レベルが変化されると、これらのデータ線Ｄｏ，Ｄ，に
接続された拡散層４００の周囲のシリコン基板部分に望
ましくない電位変動が与えられる。シリコン基板６００
の部分的電位変動は、もしもその部分に隣接して拡散層
が配置されているとその拡散層に雑音とみなせるような
電位変動を引き起させる。しかしながら、第５図の場合
、ワード線Ｗ５９とＷ６。との間において、１つおきの
データ線に接続される拡散層しか設けられていない。従
って、データ線Ｄｏ，Ｄ，のレベルが変化されても、そ
れに隣接するデータ線Ｄｏ にシリコン基板部分を介し
て与えられる電位変動は充分に小さい。データ線Ｄｏに
接続された拡散層からデータ線Ｄ，に接続された拡散層
４００へのクロストークもしくはその逆の場合のクロス
トークは、これらの拡散層の相互がデータ線にピッチの
約２倍だけ離されているので、比較的小さくなる。第５
図ａ，ｂの場合、データ線Ｄｏ，Ｄｏ ，Ｄ，等は、絶
縁膜２００を介して容量用電極ＣＰ、ワード線、及びシ
リコン基板６００から絶縁されており、それ自体比較的
小さい浮遊容量しかもたない。
第３図の他の利点はプリアンプＰＡｏのレイアウトが従
来の比べ容易となることである。すなわち従来の第１図
、第２図では、互いに一直線上にレイアウトされている
Ｄｏ，Ｄｏの中間に、メモリセルよりもはるかに占有面
積大でしかも回路構成の複雑なＰへをレイアウトしなけ
ればならず、データ線のピッチを考えるとこれはきわめ
て困難であった。しかし第８図では、データ線のピッチ
方向に対して、従来のほぼ２倍のレイアウト上の面積的
余裕がでてくるので、レイアウトがきわめて容易となる
。またプリアンプＰＡｏの配置は第８図のようにＭＡ側
でもよいし、あるいはＤｏ，Ｄｏ 上の他端（Ｗ６３側
）でもよい。
来の比べ容易となることである。すなわち従来の第１図
、第２図では、互いに一直線上にレイアウトされている
Ｄｏ，Ｄｏの中間に、メモリセルよりもはるかに占有面
積大でしかも回路構成の複雑なＰへをレイアウトしなけ
ればならず、データ線のピッチを考えるとこれはきわめ
て困難であった。しかし第８図では、データ線のピッチ
方向に対して、従来のほぼ２倍のレイアウト上の面積的
余裕がでてくるので、レイアウトがきわめて容易となる
。またプリアンプＰＡｏの配置は第８図のようにＭＡ側
でもよいし、あるいはＤｏ，Ｄｏ 上の他端（Ｗ６３側
）でもよい。
Ｗ６３側にＰんを配置すると第３図のごとき、片端にの
みレイアウトの比較的困難な制御回路（ＰＡｏ，Ｑｏな
ど）が集中することはなくなる。場合によってはプリア
ンプをデータ線上のＭＡ側とＷ６３側とで交互に配置す
ることもできる。このように本発明によればレイアウト
の自由度を大幅に増すことができるまた第５図、第６図
では、ワード線がポリＳｉの側であるが、ワード線が山
の場合にも同様にレイアウト可能で、またＡＩゲートの
場合にも同様である。
みレイアウトの比較的困難な制御回路（ＰＡｏ，Ｑｏな
ど）が集中することはなくなる。場合によってはプリア
ンプをデータ線上のＭＡ側とＷ６３側とで交互に配置す
ることもできる。このように本発明によればレイアウト
の自由度を大幅に増すことができるまた第５図、第６図
では、ワード線がポリＳｉの側であるが、ワード線が山
の場合にも同様にレイアウト可能で、またＡＩゲートの
場合にも同様である。
また本例では１ケのトランジスタで１ビットを構成する
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図、第４図の考え
方を応用すれば、すべてのメモリＢＩに適用できること
は明らかである。
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図、第４図の考え
方を応用すれば、すべてのメモリＢＩに適用できること
は明らかである。
第３図において、ＣＤ，ＣＤはデータの書込み、講出し
のための共通のデータ線である。以上から高速、高安定
動作のメモリＢＩが実現できることになる
のための共通のデータ線である。以上から高速、高安定
動作のメモリＢＩが実現できることになる
第１図、第２図は１ケのトランジスタで１ビットを構成
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法。 第５図、第６図はＳｉゲートを例にしたレイアウトの実
施例である。Ｄｏ，Ｄｏ ，Ｄ，：データ線、Ｗｏ・・
・Ｗ６２：ワード線、ＤＷｏ，ＤＷ，：ダミーセルのワ
ード線、ＭＣの ＭＣ，：メモリセル、ＤＭ。 ，ＤＭ，：ダミーセル、Ｃｏ：記憶容量、Ｑ：メモリセ
ル内トランジスタ、ＷＤ：ワードドライバ、Ｑ〇，Ｑ。
〜Ｑ６３：データ線選択用トランジスタ、Ａｏ〜ん３：
アドレス信号、Ｐへ〜Ｐん３：プリァンプ、ＭＡ：メイ
ンアンプ、Ｓｅｔ：セット信号、ＣＰ：Ｃｏ形成用電極
。第１図第２図 第３図 第４図 第５図 第６図
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法。 第５図、第６図はＳｉゲートを例にしたレイアウトの実
施例である。Ｄｏ，Ｄｏ ，Ｄ，：データ線、Ｗｏ・・
・Ｗ６２：ワード線、ＤＷｏ，ＤＷ，：ダミーセルのワ
ード線、ＭＣの ＭＣ，：メモリセル、ＤＭ。 ，ＤＭ，：ダミーセル、Ｃｏ：記憶容量、Ｑ：メモリセ
ル内トランジスタ、ＷＤ：ワードドライバ、Ｑ〇，Ｑ。
〜Ｑ６３：データ線選択用トランジスタ、Ａｏ〜ん３：
アドレス信号、Ｐへ〜Ｐん３：プリァンプ、ＭＡ：メイ
ンアンプ、Ｓｅｔ：セット信号、ＣＰ：Ｃｏ形成用電極
。第１図第２図 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １ 互いに平行に配置された複数のデータ線と、互いに
平行に配置されるとともに上記複数のデータ線と交差す
るように配置された複数のワード線と、それぞれ半導体
基体表面に形成されかつ対応するデータ線に接続される
ドレイン又はソース領域を有しワード線によつて選択さ
れる複数のメモリセルとを備え、上記ドレイン又はソー
ス領域は１つのワード線とそれに隣接するワード線との
間において１つおきのデータ線のみにそれぞれ接続され
、上記ワード線は上記基体上に絶縁物を介して形成され
、上記データ線は上記基体上で上記基体並びに上記ワー
ド線から絶縁物を介してワード線より上に絶縁されて形
成され、１対の隣接して平行に配置されたデータ線を比
較してデータを読み出すようにしてなることを特徴とす
る半導体メモリ。 ２ 上記データ線は金属配線からなることを特徴とする
特許請求の範囲第１項に記載の半導体メモリ。 ３ 上記ドレイン又はソース領域は、上記１つのワード
線によつて選択されるメモリ・セルと上記１つのワード
線に隣接する上記ワード線によつて選択されるメモリ・
セルとで共用されてなることを特徴とする特許請求の範
囲第１項に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111766A JPS6019597B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111766A JPS6019597B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805674A Division JPS5539073B2 (ja) | 1974-12-25 | 1974-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5530897A JPS5530897A (en) | 1980-03-04 |
| JPS6019597B2 true JPS6019597B2 (ja) | 1985-05-16 |
Family
ID=14569633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111766A Expired JPS6019597B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019597B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237217A (en) * | 1990-11-14 | 1993-08-17 | Matsushita Electric Industrial Co., Ltd. | Decoder circuit with a differential amplifier and applications thereof |
-
1979
- 1979-09-03 JP JP54111766A patent/JPS6019597B2/ja not_active Expired
Non-Patent Citations (2)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN=1973 * |
| TRANSACTIONS OF IEEE JOURNAL OF SOLID-STATE CIRCUITS=1973 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5530897A (en) | 1980-03-04 |
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