DE10104262A1

DE10104262A1 - Leseverstärkeranordnung für eine Speichereinrichtung

Info

Publication number: DE10104262A1
Application number: DE10104262A
Authority: DE
Inventors: Kazimierz Szczypinski
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-01-31
Filing date: 2001-01-31
Publication date: 2002-08-14
Anticipated expiration: 2021-02-01
Also published as: DE10104262B4

Abstract

Zur Verringerung der gegenseitigen Beeinflussung benachbarter Leseverstärkereinrichtungen (V1, ..., V4) wird jeder Leserverstärkereinrichtung (V1, ..., V4) ein individueller Diffusionskontakt (C1) für eine Versorgungsspannung (NCS, PCS) zugeordnet. Zusätzlich oder alternativ wird der Gesamtanschlusswiderstand (Rges1, Rges2) ins Innere der jeweiligen Leserverstärkereinrichtung (V1, ..., V4) verlagert.

Description

Die Erfindung betrifft eine Leseverstärkeranordnung für eine Speichereinrichtung gemäß den Oberbegriffen der Ansprüche 1 und 5.

Speichereinrichtungen weisen in der Regel eine Mehrzahl ein zelner Speicherzellen auf, die im Betrieb zur Speicherung von Informationseinheiten ausgelegt sind und die über vorgesehene Leitungseinrichtungen, insbesondere Zeilenleitungen oder Wort leitungen und Spaltenleitungen oder Bitleitungen angesprochen werden, um den Informationsinhalt einzuschreiben oder auszule sen. Dabei weisen die Ausleseleitungseinrichtungen, häufig die sogenannten Bitleitungseinrichtungen, sogenannte Leseverstär ker oder Senseamplifier auf, mit denen im Betrieb die binär vorliegenden Informationszustände in den einzelnen Zellen dis kriminiert und zur Ausgabe nach außen verstärkt werden.

Moderne Speichereinrichtungen sind als hochintegrierte Halb leiterschaltungen ausgelegt, bei welchen die Speicherzellen und die sie auslesenden Leseverstärker auf engstem Raum dicht benachbart in und/oder auf einem Halbleitersubstrat ausgebil det und angeordnet sind. Im Betrieb werden die Leseverstärker nicht nur mit den Ausleseleitungseinrichtungen verbunden, son dern auch mit entsprechenden Betriebsspannungen und Steuer spannungen versorgt. Dabei werden häufig Leseverstärkeranord nungen aus einer Mehrzahl von Leseverstärkern für eine Gruppe von Speicherzellen, einem Zellenfeld, mit gemeinsamen Versor gungs-/Steuerspannungen beaufschlagt.

Wegen der engen Nachbarschaft der einzelnen Leseverstärkerein richtungen der Leseverstärkeranordnung kommt es dabei zu wech selseitigen Beeinflussungen der Leseverstärkereinrichtungen untereinander. Dies ist insbesondere dann der Fall, wenn auf grund eines engen Unterscheidungs-, Diskriminierungs- oder Sensemarginbereiches eine eindeutige Unterscheidung oder Dis kriminierung der logischen Informationszustände der Speicher zellen aufgrund der Qualität der Speicherzellen und der darin enthaltenen Speicherkondensatoren schwierig ist.

Es ist bei herkömmlichen Layouts für Leseverstärkeranordnung insbesondere problematisch, dass die Steuer-/Versorgungsspan nung durch einen sogenannten Diffusionskontakt in ein aktives Gebiet oder Diffusionsgebiet des Halbleitersubstrats einge speist wird, von wo sich dann die Steuer-/Versorgungsspannung auf das gesamte Diffusionsgebiet ausbreitet und verteilt, um die Mehrzahl der in diesem Diffusionsgebiet vorgesehenen Lese verstärkereinrichtungen der Leseverstärkeranordnung oder Teile davon gemeinsam zu versorgen und/oder zu steuern.

Wegen der Notwendigkeit, die Strukturen in oder auf dem Halb leitersubstrat immer weiter zu verkleinern, verringern sich die Abstände bestimmter Strukturen derart, dass bestimmte Dif fusionswiderstände in oder auf dem Halbleitersubstrat, die als ohmsche Widerstände wirken, sich immer stärker vergrößern. Da durch kommt es aufgrund der punktuell eingespeisten Steuer- /Versorgungsspannungen zu entsprechenden Spannungsabfällen über die Diffusionswiderstände, so dass während des Lese-, Ab tast- oder Sensevorgangs die eingespeiste Steuer- /Versorgungsspannung entsprechend abgesenkt wird. Beim Abta sten oder Auslesen fließen über bestimmte Bereiche der Lese verstärkereinrichtungen relativ große elektrische Ströme, die dann aufgrund der Diffusionszustände zu entsprechenden Span nungsabfällen an unterschiedlichen Orten in oder auf dem Halb leitersubstrat führen. Diese unterschiedlichen Spannungsabfäl le führen dann in Abhängigkeit der jeweiligen auszulesenden Bitmuster zu unterschiedlichen Werten in bezug auf das detek tierte und verstärkte Ausgangssignal für die jeweilige Spei cherzelle.

Insgesamt gesehen führen also Versorgungsspannungsunterschiede aufgrund unterschiedlicher Diffusionswiderstände in Abhängigkeit von den Bitmustern an den Differenzverstärkern zu Asymme trien im Hinblick auf die Spannungsbewertung, wodurch die Ab tast- oder Auslesegenauigkeit beschränkt oder verringert wird.

Es kann z. B. passieren, dass aufgrund der Einengung des Ab tastbereiches oder des Absenkens des Sensemargins ein eingele senes und abgetastetes Signal, welches eigentlich als logische "1" detektiert und verstärkt werden müsste, aufgrund der ent sprechenden Spannungsabfälle als logische "0" ausgewiesen und nach außen hin verstärkt wird, weil aufgrund der Diffusionswi derstände der Einfluss in oder auf dem Halbleitersubstrat be nachbarter Verstärkereinrichtungen aufgrund der Variation der Steuer-/Versorgungsspannung das entsprechende Signal, einer logischen Eins entsprechend, zu einem niedrigeren Potenzial nach unten gezogen wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Leseverstär keranordnung für eine Speichereinrichtung zu schaffen, durch welche die auszulesenden Zellenzustände der Speicherzellen der Speichereinrichtung im Betrieb möglichst verlässlich und von räumlich benachbarten Schaltungsanordnungen möglichst unbeein flussbar auslesbar sind.

Die Aufgabe wird bei einer gattungsgemäßen Leseverstär keranordnung für eine Speichereinrichtung erfindungsgemäß ei nerseits durch die kennzeichnenden Merkmale des Anspruchs 1 und andererseits durch die kennzeichnenden Merkmale des An spruchs 5 gelöst. Vorteilhafte Weiterbildungen der erfindungs gemäßen Leseverstärkeranordnung sind Gegenstand der abhängigen Unteransprüche.

Die gattungsgemäße Leseverstärkeranordnung für eine Spei chereinrichtung ist ausgelegt, im Betrieb eine Mehrzahl zuge ordneter Speicherzellen der Speichereinrichtung auszulesen. Dazu weist die gattungsgemäße Leseverstärkeranordnung eine Mehrzahl Leseverstärkereinrichtungen auf, wobei die Lesever stärkereinrichtungen jeweils im wesentlichen auf und/oder in einem Halbleitersubstrat ausgebildet oder strukturiert sind. Die Leseverstärkereinrichtungen sind zumindest zum Teil über mindestens eine gemeinsame Steuer-/Versorgungsspannung steuer bar und/oder betreibbar ausgebildet. Zum Zuführen der gemein samen Steuer-/Versorgungsspannung ist ein Diffusionskontakt oder dergleichen auf und/oder in einem Bereich des Halbleiter substrats vorgesehen.

Die eine erfindungsgemäße Lösung der Aufgabe ist dadurch ge kennzeichnet, dass jeder Leseverstärkereinrichtung jeweils mindestens ein im wesentlichen individueller Diffusionskontakt zugeordnet ist und dass der zugeordnete Diffusionskontakt je weils im wesentlichen in unmittelbarer Nachbarschaft der je weiligen Leseverstärkereinrichtung auf und/oder in dem Halb leitersubstrat angeordnet ausgebildet ist, um im Betrieb den Einfluss benachbarter Leseverstärkereinrichtungen aufeinander durch Vermindern zwischen den Diffusionskontakten ausgebilde ter Diffusionswiderstände zu reduzieren.

Es ist somit ein Grundgedanke der vorliegenden Erfindung gemäß der ersten Lösung, eine Mehrzahl von Diffusionskontakten zum Einspeisen der Steuer-/Versorgungsspannung auszubilden, wobei im wesentlichen jeder Leseverstärkereinrichtung der Lesever stärkeranordnung ein eigener, also im wesentlichen individuel ler Diffusionskontakt zugeordnet ist. Dadurch werden zwischen den Diffusionskontakten jeder Leseverstärkereinrichtung der Leseverstärkeranordnung vorliegende Diffusionswiderstände un erheblich, da sie über einen dicht benachbarten eigenen Diffu sionskontakt mit der entsprechenden Steuer-/Ver sorgungsspannung beaufschlagt werden können. Auf diese Weise verringert sich der Einfluss der Diffusionswiderstände zwi schen benachbarten Leseverstärkereinrichtungen, wodurch ein im wesentlichen vom Bitmuster unabhängiges Ausleseergebnis er zielt werden kann, im Gegensatz zum Stand der Technik.

Die andere erfindungsgemäße Lösung der Aufgabe ist dadurch ge kennzeichnet, dass der Diffusionskontakt zum Zuführen der gemeinsamen Steuer-/Versorgungsspannung zur jeweiligen Lesever stärkereinrichtung einen Gesamtanschlusswiderstand aufweist, dessen in Bezug auf die jeweilige Leseverstärkereinrichtung äußere Anschlusswiderstandskomponente und dessen in Bezug auf die jeweilige Leseverstärkereinrichtung innere Anschlusswider standskomponente bei ansonsten im Wesentlichen konstantem Wert für den Gesamtanschlusswiderstand vermindert bzw. vergrößert ausgebildet sind.

Es ist somit ein Grundgedanke der vorliegenden Erfindung gemäß der zweiten Lösung, den Gesamtanschlusswiderstand für die Steuer-/Versorgungsspannung insgesamt derart aufzuteilen, dass die im Inneren der jeweiligen Leseverstärkereinrichtung lie gende innere Anschlusswiderstandskomponente vergrößert wird und die in Bezug auf die jeweilige Leseverstärkereinrichtung außenliegende äußere Anschlusswiderstandskomponente verringert wird, wobei der Wert des Gesamtanschlusswiderstands im Wesent lichen konstant bleibt. Dadurch wird eine Verschiebung des An schlusswiderstandes in das Innere der jeweiligen Leseverstär kereinrichtung bewirkt. Dies hat eine Verkleinerung der Stö rempfindlichkeit der gesamten Leseverstärkeranordnung zur Fol ge, weil eine Störung, welche durch Spannungsabfälle an den Versorgungsanschlüssen eingekoppelt wird, um so kleiner aus fällt, je kleiner der gemeinsame bzw. äußere Anteil des Ge samtanschlusswiderstands, d. h. also je kleiner die äußere An schlusswiderstandskomponente ausgebildet ist.

Die beiden Grundgedanken der erfindungsgemäßen Lösungen der der Erfindung zugrundeliegenden Aufgabe können erfindungsgemäß alternativ oder in Kombination miteinander ausgebildet sein, weil durch beide Maßnahmen Zellenzustände von angeschlossenen Speicherzellen einer Speichereinrichtung im Betrieb besonders verläßlich und von räumlich benachbarten Schaltungsanordnungen besonders wenig beeinflussbar auslesbar sind. Das heißt insge samt, dass beide Maßnahmen die Störanfälligkeit beim Auslesen von Speicherzellen einer Speichereinrichtung herabsetzen, was in besonderem Maße durch eine Kombination beider Erfin dungsideen erreicht werden kann.

Bevorzugterweise werden die Verminderung und die Vergrößerung der äußeren Anschlusswiderstandskomponente bzw. der inneren Anschlusswiderstandskomponente durch die Wahl der geometri schen Ausgestaltung der jeweiligen Leseverstärkereinrichtung und/oder deren Komponenten, insbesondere also des Layouts im Bereich des Halbleitersubstrats, realisiert.

Hierbei bieten sich mannigfache Variationen an, um die jewei ligen Anschlusswiderstandskomponenten in Bezug aufeinander entsprechend anzupassen, um die Störanfälligkeit des Auslese vorgangs weiter zu reduzieren.

Besonders vorteilhaft ist es jedoch, dass die Verminderung und die Vergrößerung der äußeren Anschlusswiderstandskomponente bzw. der inneren Anschlusswiderstandskomponente durch die Aus bildung eines Einschnürungsbereichs im Gatebereich mindestens einer Transistoreinrichtung der Leseverstärkereinrichtung rea lisiert sind.

Vorzugsweise sind die Leseverstärkereinrichtungen jeweils mit Leitungseinrichtungen, insbesondere Bitleitungseinrichtungen mit jeweils einer Bitleitung und einer komplementären Bitlei tung, verbindbar oder in diesen angeordnet ausgebildet, wobei insbesondere durch die Leitungseinrichtungen, insbesondere Bitleitungseinrichtungen oder dergleichen, der jeweilige Ver stärkereinrichtung ein abzutastendes und zu verstärkendes Ab tast- oder Informationssignal der jeweils zugeordneten Spei cherzelle im Betrieb zuführbar ist.

Es ist des weiteren vorgesehen, dass die Leseverstärkerein richtung jeweils eine Anordnung kreuzweise verschalteter In vertereinrichtungen oder dergleichen, insbesondere in Form von Flipflopeinrichtungen oder dergleichen aufweist, wobei der Zu stand, Schaltzustand oder dergleichen der Anordnung und/oder das auszugebende Signal der jeweiligen Verstärkereinrichtung durch ein zugeführtes Abtastsignal auf der jeweiligen Lei tungseinrichtung, insbesondere Bitleitungseinrichtung und der gleichen, erzeugbar und/oder beeinflussbar ist. Dies gewähr leistet, dass das über die Leitungseinrichtung oder Bitlei tungseinrichtung zugeführte abzutastende Signal tatsächlich in binärer oder logischer Form erfasst, unterschieden und ent sprechend durch einen Zustand der Verstärkereinrichtung ver stärkt nach außen abgegeben und weitergeführt wird.

Vorzugsweise weist jede Leseverstärkereinrichtung jeweils min destens ein Paar erste Transistoren mit einem ersten und einem zweiten Transistor auf.

Die Transistoren des Paares erster Transistoren sind jeweils im wesentlichen in unmittelbarer Nähe zueinander, insbesondere auf und/oder in einem gemeinsamen ersten Bereich, insbesondere einem aktiven oder Diffusionsgebiet des Halbleitersubstrates angeordnet ausgebildet.

Dabei können die Transistoren des Paares erster Transistoren als, insbesondere im wesentlichen gleiche oder gleich wirken de, NMOS-Transistoren oder dergleichen ausgebildet sein.

Diese Transistoren der Paare erster Transistoren weisen je weils einen Source-, Drain- und Gatebereich oder -kontakt auf. Ferner ist insbesondere der Gatebereich des ersten Transistors mit dem Drainbereich des zweiten Transistors durch eine erste Leitungseinrichtung und/oder der Sourcebereich des ersten Transistors mit dem Gatebereich des zweiten Transistors durch eine zweite Leitungseinrichtung im wesentlichen elektrisch leitend verbindbar oder verbunden ausgebildet. Dadurch wird zum Teil die kreuzweise Verschaltung realisiert.

Es ist ferner vorgesehen, dass der Drainbereich des ersten Transistors jeweils mit dem Sourcebereich des zweiten Transistors im wesentlichen elektrisch leitend verbindbar oder ver bunden ausgebildet ist.

Dies kann insbesondere erreicht werden, indem der Drainbereich des ersten Transistors jeweils mit dem Sourcebereich des zwei ten Transistors im wesentlichen in einem selben ersten gemein samen Bereich oder Gebiet auf und/oder im Halbleitersubstrat ausgebildet oder angeordnet sind, also einen gemeinsamen er sten Source-/Drainbereich bilden oder aufweisen.

Es ist ferner vorgesehen, dass der erste Transistor und der zweite Transistor jeweils im wesentlichen räumlich eng benach bart angeordnet und/oder gestaltet ausgebildet sind, insbeson dere symmetrisch, vorzugsweise punktsymmetrisch, zum ersten gemeinsamen Source-/Drainbereich. Dies ermöglicht im Rahmen des vorgesehenen Halbleiterlayouts eine besonders einfache Verschaltung durch entsprechende Leitungseinrichtungen.

Des Weiteren ist es vorgesehen, dass der Gatebereich des er sten und/oder zweiten Transistors in und/oder auf dem Bereich des Halbleitersubstrats, insbesondere in einem aktiven oder Diffusionsgebiet davon, jeweils ein im wesentlichen zusammen hängendes Einschlussgebiet oder einen Innenbereich im wesent lichen einschließend ausgebildet oder angeordnet ist.

Ferner wird bevorzugt, dass der Gatebereich des ersten und/oder des zweiten Transistors jeweils in und/oder auf einem konvex-konkaven oder konkav-konvexen Gebiet oder Bereich des Halbleitersubstrats, insbesondere im wesentlichen U-förmig oder dergleichen, ausgebildet ist.

Weiterhin vorteilhaft ist, wenn der Gatebereich des ersten und/oder des zweiten Transistors jeweils in und/oder auf einem zusammenhängenden Gebiet oder Bereich des Halbleitersubstrats, insbesondere mit unbedecktem - vorzugsweise im wesentlichen kreisförmigen - Innenbereich ausgebildet und angeordnet ist, wobei im Innenbereich insbesondere der Sourcebereich des ersten Transistors bzw. der Drainbereich des zweiten Transistors und/oder jeweils ein Diffusionskontakt zur Kontaktierung mit einer Leitungseinrichtung vorgesehen sind.

Dabei können die Transistoren symmetrisch aufgebaut sein oder es können auch die Funktionen von Source und Drain, wie sie oben beschrieben wurden, in entsprechender Art und Weise aus getauscht werden, so dass der Drainbereich des ersten Transi stors bzw. der Sourcebereich des zweiten Transistors jeweils in einem Innenbereich, vom Gate umgeben, ausgebildet ist, und/oder der Sourcebereich des ersten Transistors bzw. der Drainbereich des zweiten Transistors in einem gemeinsamen er sten Source-/Drainbereich ausgebildet und angeordnet sind.

Gemäß einer weiteren Ausführungsform der erfindungsgemäßen Le severstärkeranordnung ist es vorgesehen, dass der Sourcebe reich des ersten Transistors bzw. der Drainbereich des zweiten Transistors im wesentlichen im jeweiligen Innenbereich ausge bildet und angeordnet sind, oder umgekehrt.

Weiterhin ist es vorteilhaft, dass der zugeordnete Diffusions kontakt für eine erste gemeinsame Steuer-/Versorgungsspannung, insbesondere einer negativen oder großen NCS-Spannung, jeweils in und/oder auf einem Bereich oder Gebiet des Halbleitersub strats ausgebildet, angeordnet oder strukturiert ist, wobei dieser Diffusionskontakt im wesentlichen zwischen den Transi storen des Paares erster Transistoren angeordnet ist, insbe sondere im wesentlichen zwischen den Gatebereichen und/oder außerhalb einer Verbindungslinie der Gatebereiche. Dies ermög licht neben einer unmittelbaren Einspeisung oder Beaufschla gung des Leseverstärkers oder der Leseverstärkereinrichtung bzw. der entsprechenden Transistoren des Paares erster Transi storen auf eine besonders einfache Verschaltung mit einer Lei tungseinrichtung zum Beispiel über eine entsprechende Metalli sierungsschicht. Es ist ferner von Vorteil, den zugeordneten Diffusionskontakt jeweils als Mehrzahl von Einzelkontakten auszubilden, wodurch die Wirksamkeit der Einspeisung erhöht und die Wirkung der Diffusionswiderstände weiter reduziert werden.

Zur Vervollständigung der kreuzweisen Verschaltung der ent sprechenden Invertereinrichtung, insbesondere in Form einer Flipflopanordnung, ist es vorgesehen, dass jeder Leseverstär ker jeweils mindestens ein Paar zweiter Transistoren aufweist mit einem dritten und einem vierten Transistor, die insbeson dere jeweils im Wesentlichen in unmittelbarer räumlicher Nähe zueinander, insbesondere auf oder in einem gemeinsamen zweiten Bereich oder Gebiet, insbesondere einem aktiven Gebiet oder einem Diffusionsgebiet, des Halbleitersubstrats, angeordnet ausgebildet sind, insbesondere als im wesentlichen gleiche oder gleich wirkende PMOS-Transistoren oder dergleichen und/oder insbesondere im Wesentlichen außerhalb des ersten ge meinsamen Bereichs.

Es ist ferner vorteilhaft, dass die Transistoren der Paare zweiter Transistoren jeweils ein Source-, Drain- und Gatebe reich oder -kontakt aufweisen, wobei insbesondere der Gatebe reich des dritten Transistors mit dem Drainbereich des vierten Transistors durch eine erste Leitungseinrichtung und/oder der Sourcebereich des dritten Transistors mit dem Gatebereich des vierten Transistors durch eine zweite Leitungseinrichtung im wesentlichen elektrisch leitend verbindbar oder verbunden aus gebildet sind und/oder wobei die erste und zweite Leitungsein richtung des dritten und vierten Transistors im wesentlichen mit der ersten bzw. zweiten Leitungseinrichtung des ersten und zweiten Transistors übereinstimmend ausgebildet sind, vorzugs weise als gemeinsame Bitleitungen bzw. komplementäre Bitlei tungen.

Dabei wird ferner bevorzugt, dass der Drainbereich des dritten Transistors jeweils mit dem Sourcebereich des vierten Transi stors im wesentlichen elektrisch leitend verbindbar oder ver bunden ausgebildet ist, insbesondere durch Ausbilden eines im wesentlichen zweiten gemeinsamen Bereichs oder Gebietes auf und/oder im Halbleitersubstrat, also durch Ausbilden eines zweiten gemeinsamen Source-/Drainbereichs.

Es ist ferner von Vorteil, dass der dritte Transistor und der vierte Transistor jeweils zueinander im wesentlichen räumlich eng benachbart angeordnet und/oder gestaltet ausgebildet sind, insbesondere symmetrisch, vorzugsweise punktsymmetrisch, zum zweiten gemeinsamen Source-/Drainbereich, wobei insbesondere der Gatebereich des dritten Transistors und/oder des vierten Transistors in und/oder auf dem zweiten Bereich oder Gebiet des Halbleitersubstrats jeweils ein im wesentlichen zusammen hängendes Einschlussgebiet oder einen Innenbereich im wesent lichen einschließend ausgebildet und angeordnet ist.

Es ist ferner von Vorteil, dass der Gatebereich des dritten und/oder des vierten Transistors jeweils in und/oder auf einem konvex-konkaven oder konkav-konvexen Bereich oder Gebiet des Halbleitersubstrats ausgebildet ist, und/oder dass der Gatebe reich des dritten und/oder des vierten Transistors jeweils auf oder in einem zusammenhängenden Gebiet oder Bereich des Halb leitersubstrats, insbesondere mit unbedecktem Innenbereich, vorzugsweise im wesentlichen kreisförmig, ausgebildet und an geordnet ist, wobei insbesondere im unbedeckten Innenbereich der Sourcebereich des dritten Transistors bzw. der Drainbe reich des vierten Transistors und/oder jeweils ein Diffusions kontakt zur Kontaktierung mit einer Leitungseinrichtung vorge sehen sind.

Weiter bevorzugt wird, dass der Sourcebereich des dritten Transistors bzw. der Drainbereich des vierten Transistors im wesentlichen im jeweiligen Innenbereich ausgebildet oder ange ordnet ist.

Weiter bevorzugt wird, dass zum Zuführen einer zweiten gemein samen Steuer-/Versorgungsspannung, insbesondere einer positi ven oder PCS-Spannung, mindestens ein zweiter Diffusionskon takt jeweils in oder auf einem Bereich oder Gebiet des Halbleitersubstrats ausgebildet, angeordnet oder strukturiert ist, welcher im wesentlichen zwischen den Transistoren des Paares zweiter Transistoren angeordnet ist, insbesondere im wesentli chen zwischen dem Gatebereich und/oder außerhalb einer Verbin dung der Gatebereiche.

Gemäß einer weiteren Ausführungsform der erfindungsgemäßen Le severstärkeranordnung ist es vorgesehen, dass die Gatebereiche des ersten, zweiten, dritten und vierten Transistors im we sentlichen als Polysiliziumbereiche oder -gebiete oder der gleichen ausgebildet oder strukturiert sind.

Weiterhin ist es von Vorteil, dass die Paare erster Transisto ren und die Paare zweiter Transistoren jeweils in und/oder auf einem aktiven Gebiet des Halbleitersubstrats ausgebildet, an geordnet oder strukturiert sind, insbesondere in oder auf ei nem P-Diffusionsgebiet bzw. N-Diffusionsgebiet oder derglei chen.

Ein weiterer Vorteil ergibt sich dann, wenn die Leitungsein richtungen, insbesondere die Bitleitungseinrichtungen mit den Bitleitung und den komplementären Bitleitungen, als Metalli sierungsschicht ausgebildet oder strukturiert sind, wobei ins besondere die Kontakte oder Diffusionskontakte für die Gatebe reiche außerhalb der jeweiligen aktiven Gebiete ausgebildet und angeordnet sind.

Weitere Aspekte, Eigenschaften und Vorteile der vorliegenden Erfindung ergeben sich zusammenfassend aus den nachstehenden Bemerkungen:
Mit der vorliegenden erfindungsgemäßen Leseverstärkeranordnung soll der Einfluss der Diffusionswiderstände auf den Lesebe reich, insbesondere auf den Sensemargin, im N-Sensepfad ver mindert werden.

Die derzeit häufig eingesetzte Layoutlösung für primäre Lese verstärker sieht vor, dass die NCS-Steuer-Versorgungsspannung an einer bestimmten Stelle eines Diffusionskontaktes in die Leseverstärkeranordnung eingespeist wird. Von dort aus ver teilt sich die Steuer-/Versorgungsspannung auf das gesamte Diffusionsgebiet, in welchem die Einspeisung stattfindet. Bei neueren Technologien verkleinern sich die Abstände zwischen Gates bestimmter miteinander verschalteter Transistoren der Leseverstärkereinrichtungen. Folglich werden Diffusionswider stände innerhalb der Leseverstärkereinrichtungen und insbeson dere zwischen benachbarten Leseverstärkereinrichtungen immer größer. Beim Lesevorgang oder Sensevorgang wird die über den Diffusionskontakt eingespeiste Steuer-/Versorgungsspannung ab gesenkt. Beim Lesen oder Sensen fließen relativ große Ströme, insbesondere über die NMOS-Transistoren der Leseverstärkerein richtungen. Diese fließenden Ströme verursachen Spannungsab fälle über die Diffusionswiderstände im aktiven Gebiet. Diese erreichen bei verschiedenen Bitmustern der Speicherzellenan ordnung unterschiedliche Werte. Diese unterschiedlichen Werte machen sich als Versorgungsspannungsunterschiede an den Diffe renzverstärkern bemerkbar und führen zu Asymmetrien in der Spannungsbewertung beim Auslesen der gespeicherten Informati onsinhalte und verringern dadurch durch Beeinflussung des Sensemargins die Lesegenauigkeit.

Bei herkömmlichen Layoutlösungen gewinnen diese Diffusionswi derstände aufgrund der steigenden Verkleinerung der Abstände der Strukturelemente immer größere Bedeutung. Durch die erfin dungsgemäße Lösung, bei welcher die Diffusionswiderstände durch das Einfügen zusätzlicher Diffusionskontakte zum Ein speisen der Steuer-/Versorgungsspannung überbrückt werden, löst diese Probleme.

Ein großer Teil der Diffusionswiderstände wird durch die dop pelt so häufige, zwischen den Polysiliziumgates eingeschobene Diffusionskontakte überbrückt. Dadurch wird der interaktive Einfluss benachbarter Leseverstärkereinrichtungen, also die Musterabhängigkeit des Auslesevorgangs, verringert. Der Span nungsmargin für die jeweilige Speicherzelle kann reduziert werden, und die Auslesegeschwindigkeit verbessert sich. Ferner wird ein Teil der Diffusionswiderstände, die früher durch die Aufteilung der Leseverstärkeranordnung gemeinsam erzeugt und mit Spannung beaufschlagt wurden (interaktive Einflüsse) teil weise in die einzelnen Leseverstärkereinrichtungen verschoben, wodurch die Wechselwirkungen verringert werden. Ein weiterer Vorteil ist, dass die Führung der Metallisierungsschichten, z. B. für die Anordnung der Leitungseinrichtungen, absolut sym metrisch geführt werden kann.

Nachfolgend wird die Erfindung auf der Grundlage bevorzugter Ausführungsbeispiele anhand schematischer Zeichnungen näher erläutert.

Fig. 1 zeigt in schematischer Form eine Schaltungsanord nung, wie sie bei einer Ausführungsform der erfin dungsgemäßen Leseverstärkeranordnung Verwendung findet.

Fig. 2 zeigt in schematischer Form eine Draufsicht auf ein Layout auf einen Teil einer Ausführungsform der erfindungsgemäßen Leseverstärkeranordnung.

Fig. 3 zeigt ein Layout eines Teils einer anderen Ausfüh rungsform der erfindungsgemäßen Leseverstär keranordnung.

Fig. 4 zeigt die Ausführungsform der Fig. 3, wobei Metal lisierungsschichten für die Bitleitungseinrichtun gen hinzugefügt sind.

Fig. 5 zeigt einen Teil einer anderen Ausführungsform der erfindungsgemäßen Leseverstärkeranordnung.

Fig. 6 zeigt einen Teil eines Layouts für eine herkömmli che Leseverstärkeranordnung.

Fig. 7 zeigt in Draufsicht einen Teil eines Layouts einer weiteren Ausführungsform der erfindungsgemäßen Le severstärkeranordnung.

Fig. 8 zeigt einen Teil eines Layouts einer anderen her kömmlichen Leseverstärkeranordnung.

Fig. 1 zeigt in schematischer Form eine Schaltungsanordnung, wie sie bei einer Ausführungsform der erfindungsgemäßen Lese verstärkeranordnung Anwendung findet.

Insbesondere ist in Fig. 1 ein Teil einer ersten Leseverstär kereinrichtung V1 dargestellt, welche in einer Bitleitungsein richtung BL1 mit einer Bitleitung B1 und einer komplementären Bitleitung B1 verbunden ist und über eine NCS- und eine PCS- Leitung mit entsprechenden Steuer-/Betriebsspannungen versorgt wird.

Wesentlicher Bestandteil der Verstärkeranordnung V1 ist die kreuzweise Verbindung eines Paares erster Transistoren mit ei nem ersten und einem zweiten NMOS-Transistor N1 bzw. N2 mit einem Paar zweiter Transistoren mit einem dritten und einem vierten PMOS-Transistor P3 und P4. Über die Bitleitung B1 ist der Gatebereich G1 des ersten NMOS-Transistors N1 mit dem Drainbereich D2 des zweiten NMOS-Transistors N2 elektrisch leitend verbunden, und zwar über die zusätzlichen Leitungsein richtungen 11 bzw. 14. Der Sourcebereich S1 des ersten NMOS- Transistors N1 ist über die komplementäre Bitleitung B1 mit dem Gatebereich G2 des zweiten NMOS-Transistors NL elektrisch leitend verbunden, und zwar vermittels der zusätzlichen Lei tungseinrichtungen 10 und 13. Der Drainbereich D1 des ersten NMOS-Transistors N1 ist mit dem Sourcebereich S2 des zweiten NMOS-Transistors N2 elektrisch leitend verbunden, und zwar durch die zusätzliche Leitungseinrichtung 12, mit welcher über die NCS-Leitung im Kontaktpunkt C1 auch die NCS-Steuer- /Betriebsspannung zugeführt wird.

Parallel zum ersten und zweiten Transistor N1 und N2 sind ebenfalls in der Bitleitungseinrichtung BL1 ein dritter und ein vierter PMOS-Transistor P3 und P4 angeordnet, welche un tereinander in analoger Art und Weise verschaltet sind, wie der erste und zweite NMOS-Transistor N1 und N2.

Der Gatebereich G3 des dritten PMOS-Transistors P3 ist über die komplementäre Bitleitung B1 mit dem Drainbereich D4 des vierten PMOS-Transistors P4 elektrisch leitend verbunden, und zwar über die zusätzlichen Leitungseinrichtungen 16 und 18. Der Sourcebereich S3 des dritten PMOS-Transistors P3 ist mit dem Gatebereich G4 des vierten PMOS-Transistors P4 über die Bitleitung BI elektrisch leitend verbunden, und zwar mittels der zusätzlichen Leitungseinrichtungen 15 und 19. Der Drainbe reich D3 des dritten PMOS-Transistors P3 ist mit dem Sourcebe reich S4 des vierten PMOS-Transistors P4 mittels der zusätzli chen Leitungseinrichtung 17 elektrisch leitend verbunden, wo bei dort über die PCS-Leitung ebenfalls die zweite oder PCS- Steuer-/Betriebsspannung in den Knoten C1' eingespeist wird.

Durch die zusätzlichen Leitungseinrichtungen 12 und 17 sind jeweils die Drain- und Sourcebereiche der beiden Transistor paare N1, N2 bzw. P3, P4 im Rahmen eines gemeinsamen Source- Drain-Bereichs SD1 bzw. SD2 miteinander verbunden.

Beim Aufbau der gesamten Leseverstärkeranordnung gemäß der Er findung wird auf einem Halbleitersubstrat S eine Mehrzahl gleichartiger Leseverstärkereinrichtungen, zum Beispiel von der in Fig. 1 gezeigten Struktur, gemeinsam angeordnet, um zum Beispiel ein Zellenfeld einer Vielzahl von Speicherzellen an sprechen zu können.

Die Fig. 2 zeigt einen Teil einer Ausführungsform der erfin dungsgemäßen Leseverstärkeranordnung mit einer entsprechenden Mehrzahl von Leseverstärkereinrichtungen V1 bis V4, und zwar gemäß einer schematischen Draufsicht auf ein entsprechendes Layout, wobei auch in schematischer Art und Weise die entspre chenden Verschaltungen der einzelnen Layoutbereiche darge stellt sind.

Die gesamte Laserverstärkeranordnung 1 ist in und/oder auf ei nem Halbleitersubstrat S angeordnet. In der in Fig. 2 gezeig ten Ausführungsform sind Bereiche von vier Leseverstärkerein richtungen V1, . . ., V4 dargestellt. Diese Leseverstärkerein richtungen V1, . . ., V4 haben im wesentlichen einen identischen Aufbau hinsichtlich des Layouts. Auf der linken Seite der Fig. 2 sind die Paare erster Transistoren mit jeweils dem ersten und dem zweiten NMOS-Transistor N1 und N2 dargestellt.

Wesentliche Bereiche des ersten und zweiten NMOS-Transistors N1 und N2 sind in einem für alle Paare erster Transistoren ge meinsamen aktiven oder Diffusionsgebiet AA1 strukturiert. In diesem aktiven Gebiet AA1 sind die Gatebereiche G1 und G2 des ersten bzw. zweiten NMOS-Transistors N1, N2 als auf der Seite liegende U-förmige Strukturen zu erkennen, die räumlich zuein ander eng benachbart angeordnet sind, wobei die Öffnungen der U-förmigen Strukturen einander abgewandt angeordnet sind. Die Gatebereiche G1 und G2 umgeben jeweils einen Innenbereich IB1 bzw. IB2, in welchen der Sourcebereich S1 des ersten NMOS- Transistors N3 bzw. der Drainbereich D2 des zweiten NMOS- Transistors N2 ausgebildet sind. Zwischen den U-förmigen Strukturen der Gatebereiche G1, G2 ist ein für die NMOS-Tran sistoren N1 und N2 gemeinsamer erster Source-Drain-Bereich SD1 ausgebildet, durch welchen der Drainbereich D1 des ersten NMOS-Transistors N1 und der Sourcebereich S2 des zweiten NMOS- Transistors N2 gebildet werden. Die Kontaktierungen 21 und 22 der Gatebereiche G1 und G2 des ersten und des zweiten NMOS- Transistors N1 und N2 mit den Bitleitungen B1, . . ., B4 bzw. mit den komplementären Bitleitungen B1, . . ., B4 liegen jeweils außerhalb des aktiven Gebiets AA1.

Zur Einspeisung der NCS-Steuer-/Versorgungsspannung sind in der Nähe der jeweiligen ersten und zweiten NMOS-Transistoren N1 und N2 unterhalb einer Verbindungslinie der Gatebereiche G1 und G2 in dreifacher Form jeweils Diffusionskontakte C1, . . ., C4 zugeordnet und ausgebildet. Dadurch werden die Bereiche der jeweiligen Paare erster Transistoren N1 und N2 direkt mit der Steuer-/Versorgungsspannung NCS beaufschlagt, und zwar im we sentlichen ohne dass dazwischengeschaltete und erhöhte Diffu sionswiderstände wirksam werden.

Auf der rechten Seite der Fig. 2 ist in analoger Art und Weise ein zweites und vom ersten getrenntes zweites aktives oder Diffusionsgebiet AA2 ausgebildet, in welchem gemeinsam die Paare zweiter Transistoren mit jeweils einem dritten und einem vierten PMOS-Transistor P3 und P4 aufgenommen sind. Die Gate bereiche G3 und G4 des dritten und des vierten PMOS- Transistors P3 und P4 sind ebenfalls im wesentlichen U-förmig ausgebildet und weisen in ihrem Inneren jeweils einen im we sentlichen umschlossenen Innenbereich IB3 und IB4 auf, die ih rerseits den Sourcebereich S3 des dritten PMOS-Transistors P3 bzw. den Drainbereich D4 des vierten PMOS-Transistors P4 be herbergen. Die Gatebereiche G3 und G4 sind in Bezug auf ihre U-förmige Struktur mit den Öffnungen voneinander abgewandt an geordnet und weisen zwischen sich angeordnet den zweiten ge meinsamen Source-Drain-Bereich SD2 für den Drainbereich D3 des dritten PMOS-Transistors P3 und den Sourcebereich S4 des vier ten PMOS-Transistors P4 auf.

Auch die Anschlüsse 23 und 24 für die Gatebereiche G3 und G4 des dritten und des vierten PMOS-Transistors P3 und P4 sind außerhalb des aktiven Gebiets AA2 ausgebildet und angeordnet. Zur Beaufschlagung mit einer zweiten Steuer-/Versorgungsspan nung PCS sind zweite Diffusionskontakte C1' im zweiten aktiven Bereich oder Gebiet AA2 des Halbleitersubstrats S vorgesehen.

Bei der in Fig. 2 gezeigten Ausführungsform sind allerdings nicht jedem Paar zweiter Transistoren, nämlich dem dritten und vierten PMOS-Transistor P3 und P4, der Verstärkereinrichtungen V1, . . ., V4 individuelle zweite Diffusionskontakte, sondern nur der ersten Verstärkereinrichtung V1 und der dritten Ver stärkereinrichtung V3 ist im Hinblick auf das Paar zweiter Transistoren ein entsprechender zweiter Diffusionskontakt C1' und C3' zugeordnet und mit einer entsprechenden PCS-Leitung verbunden.

Die Fig. 3 zeigt eine Draufsicht auf ein mögliches Layout auf einem Halbleitersubstrat S. und zwar für die Paare erster Transistoren, nämlich die Paare aus einem ersten und einem zweiten NMOS-Transistor N1 und N2, der Anordnung aus Fig. 2, wobei entsprechende Metallisierungsschichten für die Bitlei tungseinrichtungen BL1, . . ., BL2 der besseren Übersicht wegen fortgelassen wurden.

Deutlich erkennbar ist, dass die Paare erster Transistoren N1 und N2 für alle Verstärkereinrichtungen V1, . . ., V4 in einem gemeinsamen aktiven oder Diffusionsgebiet AA1 ausgebildet sind. In der Ausführungsform der Fig. 3 sind die Gatebereiche G1 geschlossen, also im wesentlichen kreisförmig dargestellt, wobei die Anschlüsse 21 und 22 für den Gatebereich G1 des er sten NMOS-Transistors N1 bzw. G2 des zweiten NMOS-Transistors N2 außerhalb des aktiven Gebiets AA1 liegen. Die Innenbereiche IB1 und IB2 der Gatebereiche, welche den Sourcebereich S1 des ersten NMOS-Transistors N1 und dessen Anschluss bzw. den Drainbereich D2 des zweiten NMOS-Transistors N2 und dessen An schluss aufnehmen, werden vom Gatebereich G1 bzw. G2 im we sentlichen umgeben und eingeschlossen, wobei die Innenbereiche IB1, IB2 ansonsten im wesentlichen freibleiben. Zwischen den Gatebereichen G1 und G2 ist dann jeweils ein erster gemeinsa mer Source-Drain-Bereich SD1 vorgesehen, welcher den Drainbe reich D1 des ersten NMOS-Transistors N1 und den Sourcebereich S2 des zweiten NMOS-Transistors N2 aufnimmt.

Unterhalb der Gatebereiche G1 und G2 sind bei jeder Verstär kereinrichtung V1, . . ., V4 jeweils drei Diffusionskontakte C1, . . ., C4 zum Einspeisen der NCS-Steuer-/Versorgungsspannung über Leitungen 31, . . ., 34 vorgesehen.

Fig. 4 zeigt die Ausführungsform der Fig. 3, wobei aber nun mehr die Metallisierungsbereiche für die Bitleitungen B1, . . ., B4 und die komplementären Bitleitungen B1, . . ., B4 ausgebildet sind. Durch die Bitleitungen B1, . . ., B4 und die komplementä ren Bitleitungen B1, . . ., B4 werden die kreuzweise Verschal tung der vier Transistoren N1, N2, P3, P4 zu einer entspre chenden Inverter- oder Flipflopanordnung zum Diskriminieren und Verstärken von aus den Speicherzellen abgegriffenen Signa len realisiert.

Die Fig. 5 zeigt eine zur Fig. 4 analoge Anordnung eines Lay outs für einen Teil einer anderen Ausführungsform der erfin dungsgemäßen Leseverstärkeranordnung, wobei im Unterschied zur Ausführungsform der Fig. 4 die Gatebereiche G1 und G2 jeweils offen in U-Form ausgebildet sind. Des weiteren sind die Diffu sionskontakte C1, . . ., C4 zur Einspeisung der NCS-Steuer- /Versorgungsspannung unterhalb der gemeinsamen Source-Drain- Bereiche SD1 jeweils nur in einfacher Form vorgesehen.

Die Fig. 6 zeigt eine konventionelle Anordnung für ein Layout einer Leseverstärkeranordnung. Die Darstellung entspricht der Form nach im wesentlichen der Ausführungsform der Fig. 2. Im Gegensatz zu der erfindungsgemäßen Ausführungsform gemäß Fig. 2 sind bei der herkömmlichen Ausführungsform aus dem Stand der Technik gemäß Fig. 6 nicht für jede Verstärkereinrichtung V1, . . ., V4 individuelle Diffusionskontakte C1, . . ., C4 zum Ein speisen einer NCS-Steuer-/Versorgungsspannung vorgesehen. Aus schließlich zwischen dem ersten und zweiten Leseverstärker V1, V2 und dem dritten und dem vierten Lesevestärker V3, V4 sind entsprechende Diffusionskontakte C1 und C3 und auch nur in einfacher Form ausgebildet. Zwischen den Verstärkern ohne in dividuellen Diffusionskontakten können somit aufgrund der Mi niaturisierung des Layouts relevante Diffusionswiderstände entstehen, die dann über eine Variation der Steuer-/Versorgungsspannung in Abhängigkeit von den Bitmustern über eine in teraktive Wechselwirkung benachbarter Verstärker zu einem feh lerhaften Diskriminieren und Verstärken abgetasteter Informa tionssignale führen.

Nachfolgend wird anhand eines bevorzugten Ausführungsbeispiels die zweite erfindungsgemäße Lösung der vorliegenden Aufgabe weiter erläutert.

Zunächst zeigt Fig. 8 in analoger Weise zu Fig. 6 eine Ausfüh rungsform einer herkömmlichen Leseverstärkeranordnung im Aus schnitt. Dargestellt sind auch hier wieder zwei NMOS- Transistoren N1 und N2 mit in etwa U-förmigen Gatebereichen G1 und G2, welche sich spiegelsymmetrisch zu einem gemeinsamen ersten Source-/Draingebiet SD1 erstrecken. Die Innenbereiche IB1 und IB2 der Gatebereiche G1 bzw. G2 werden entsprechend vom Sourcebereich S1 bzw. vom Drainbereich D2 des ersten bzw. zweiten NMOS-Transistors N1 bzw. N2 eingenommen. Dargestellt sind ebenfalls in schematischer Form die sich ergebenden Zu griffswiderstände bzw. das gesamte Widerstandsnetzwerk, wel ches sich, ausgehend vom Diffusionskontakt C1, in Bezug auf die Gatebereiche G1 und G2 bzw. deren Innenbereiche IB1 bzw. IB2 ergeben.

Die Gatebereiche G1 und G2 sind im Wesentlichen U-förmig aus gebildet und haben in lateraler Erstreckung, d. h. also in Be zug auf die Innenbereiche IB1 und IB2, eine konstante Beab standung D der Schenkel des U.

Die Gesamtanschlusswiderstände Rges1 bzw. Rges2 ergeben sich als Summen des jeweiligen Lateralwiderstandes R31 bzw. 32 mit den inneren und äußeren Anschlusswiderstandskomponenten R21, R22 bzw. R11, R12, also: Rges1 = R31 + R21 + R11 bzw. Rges2 = R32 + R22 + R12.

Im Vergleich dazu zeigt Fig. 7 ebenfalls in schematischer Draufsicht eine erfindungsgemäße Ausführungsform für eine Leseverstärkeranordnung, wobei funktional gleiche oder gleich wirkende Elemente im Vergleich mit der Ausführungsform der Fig. 8 mit identischen Bezugszeichen versehen sind.

Im Unterschied zur herkömmlichen Ausführungsform der Fig. 8 zeigt die erfindungsgemäße Ausführungsform der Fig. 7 im vor deren Bereich des Gatebereichs G1 bzw. des Gatebereichs G2 der NMOS-Transistoren N1 und N2 einen eingeschnürten Bereich der art, dass dort der Abstand der Schenkel des U von D auf d ver mindert ausgebildet ist. Dementsprechend sind die inneren und äußeren Anschlusswiderstandskomponenten R21', R22' bzw. R11', R12', gesteigert bzw. reduziert, und zwar bei ansonsten gleichbleibendem lateralem Widerstand R32 = R31 und bei im We sentlichen konstanten Gesamtanschlusswiderstand Rges1' = Rges1 = R31 + R21' + R11' und Rges2' = Rges2 = R32 + R22' + R12'.

Bezugszeichenliste

10-19

Leitungseinrichtungen

21-24

Gatekontakte

31-34

NCS-Leitungen
AA1, AA2 aktives Gebiet, Diffusionsgebiet
B1-B4 Bitleitung
B1

-B4

komplementäre Bitleitung
BL1-BL4 Bitleitungseinrichtung
C1-C4 NCS-Diffusionskontakte
C1'-C4' PCS-Diffusionskontakte
D1-D4 Drainbereich
G1-G4 Gatebereich
IB1-IB4 Innenbereich, Einschlussbereich, -gebiet
NCS NCS-Steuer-/Versorgungsspannung, NCS-Leitung
PCS PCS-Steuer-/Versorgungsspannung, PCS-Leitung
R11, R12 äußere Anschlusswiderstandskomponente
R21, R22 innere Anschlusswiderstandskomponente
R31, R32 Lateralwiderstand
Rges1, Rges2 Gesamtanschlusswiderstand
S1-S4 Sourcebereich
SD1-SD2 gemeinsamer Source-Drain-Bereich
V1-V4 Verstärkereinrichtung

Claims

1. Leseverstärkeranordnung für eine Speichereinrichtung,
welche ausgebildet ist, im Betrieb eine Mehrzahl zugeordne ter Speicherzellen der Speichereinrichtung auszulesen, und
welche dazu eine Mehrzahl Leseverstärkereinrichtungen (V1, . . ., V4) aufweist,
wobei die Leseverstärkereinrichtungen (V1, . . ., V4) im we sentlichen auf und/oder in einem Halbleitersubstrat (S) aus gebildet oder strukturiert sind,
wobei die Leseverstärkereinrichtungen (V1, . . ., V4) zumin dest zum Teil über mindestens eine gemeinsame Steuer-/Ver sorgungsspannung (NCS, PCS) steuerbar und/oder betreibbar ausgebildet sind und
wobei zum Zuführen der gemeinsamen Steuer-/Versorgungsspan nung (NCS, PCS) ein Diffusionskontakt oder dergleichen auf und/oder in einem Bereich des Halbleitersubstrats (S) vorge sehen ist,
dadurch gekennzeichnet,
dass jeder Leseverstärkereinrichtung (V1, . . ., V4) jeweils mindestens ein im wesentlichen individueller Diffusionskon takt (C1, . . ., C4) zugeordnet ist und
dass der zugeordnete Diffusionskontakt (C1, . . ., C4) jeweils im wesentlichen in unmittelbarer Nachbarschaft der jeweili gen Leseverstärkereinrichtung (V1, . . ., V4) auf und/oder im Halbleitersubstrat (S) angeordnet ausgebildet ist, um im Be trieb Einflüsse benachbarter Leseverstärkereinrichtungen (V1, . . ., V4) aufeinander durch Vermindern zwischen den Dif fusionskontakten (C1, . . ., C4) ausgebildeter Diffusionswi derständen zu reduzieren.

2. Leseverstärkeranordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Diffusionskontakt zum Zuführen der gemeinsamen Steu er-/Versorgungsspannung (NCS, PCS) zur jeweiligen Leseverstär kereinrichtung (V1, . . ., V4) einen Gesamtanschlusswiderstand (Rges1, Rges2) aufweist, dessen in Bezug auf die jeweilige Leseverstärkereinrichtung (V1, . . ., V4) äußere Anschlusswider standskomponente (R11, R12) und eine in Bezug auf die jeweili ge Leseverstärkereinrichtung (V1, . . ., V4) innere Anschlusswi derstandskomponente (R21, R22) bei ansonsten im Wesentlichen konstantem Wert für den Gesamtanschlusswiderstand (Rges1, Rges2) vermindert bzw. vergrößert ausgebildet wird.

3. Leseverstärkeranordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Verminderung und die Vergrößerung der äußeren An schlusswiderstandskomponente (R11, R12) bzw. der inneren An schlusswiderstandskomponente (R21, R22) durch die geometrische Ausgestaltung der jeweiligen Leseverstärkereinrichtung (V1, V4) und/oder deren Komponenten, insbesondere des Layouts im Bereich des Halbleitersubstrats (S), realisiert sind.

4. Leseverstärkeranordnung nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, dass die Verminderung und die Vergrößerung der äußeren An schlusswiderstandskomponente (R11, R12) bzw. der inneren An schlusswiderstandskomponente (R21, R22) durch einen Ein schnürungsbereich (E) im Gatebereich (G1, . . ., G4) mindestens einer Transistoreinrichtung (N1, N2, P3, P4) realisiert sind.

5. Leseverstärkeranordnung für eine Speichereinrichtung,
welche ausgebildet ist, im Betrieb eine Mehrzahl zugeordne ter Speicherzellen der Speichereinrichtung auszulesen, und
welche dazu eine Mehrzahl Leseverstärkereinrichtungen (V1, . . ., V4) aufweist,
wobei die Leseverstärkereinrichtungen (V1, . . ., V4) im we sentlichen auf und/oder in einem Halbleitersubstrat (S) aus gebildet oder strukturiert sind,
wobei die Leseverstärkereinrichtungen (V1, . . ., V4) zumin dest zum Teil über mindestens eine gemeinsame Steuer-/Ver sorgungsspannung (NCS, PCS) steuerbar und/oder betreibbar ausgebildet sind und
wobei zum Zuführen der gemeinsamen Steuer-/Versorgungsspan nung (NCS, PCS) ein Diffusionskontakt oder dergleichen auf und/oder in einem Bereich des Halbleitersubstrats (S) vorge sehen ist,
dadurch gekennzeichnet,
dass der Diffusionskontakt zum Zuführen der gemeinsamen Steu er-/Versorgungsspannung (NCS, PCS) zur jeweiligen Leseverstär kereinrichtung (V1, . . ., V4) einen Gesamtanschlusswiderstand (Rges1, Rges2) aufweist, dessen in Bezug auf die jeweilige Le severstärkereinrichtung (V1, . . ., V4) äußere Anschlusswider standskomponente (R11, R12) und eine in Bezug auf die jeweili ge Leseverstärkereinrichtung (V1, . . ., V4) innere Anschlusswi derstandskomponente (R21, R22) bei ansonsten im Wesentlichen konstantem Wert für den Gesamtanschlusswiderstand (Rges1, Rges2) vermindert bzw. vergrößert ausgebildet wird.

6. Leseverstärkeranordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Verminderung und die Vergrößerung der äußeren An schlusswiderstandskomponente (R11, R12) bzw. der inneren An schlusswiderstandskomponente (R21, R22) durch die geometrische Ausgestaltung der jeweiligen Leseverstärkereinrichtung (V1, . . ., V4) und/oder deren Komponenten, insbesondere des Layouts im Bereich des Halbleitersubstrats (S), realisiert sind.

7. Leseverstärkeranordnung nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass die Verminderung und die Vergrößerung der äußeren An schlusswiderstandskomponente (R11, R12) bzw. der inneren An schlusswiderstandskomponente (R21, R22) durch einen Ein schnürungsbereich (E) im Gatebereich (G1, . . ., G4) mindestens einer Transistoreinrichtung (N1, N2, P3, P4) realisiert sind.

8. Leseverstärkeranordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet,
dass jeder Leseverstärkereinrichtung (V1, . . ., V4) jeweils mindestens ein im wesentlichen individueller Diffusionskon takt (C1, . . ., C4) zugeordnet ist und
dass der zugeordnete Diffusionskontakt (C1, . . ., C4) jeweils im wesentlichen in unmittelbarer Nachbarschaft der jeweili gen Leseverstärkereinrichtung (V1, . . ., V4) auf und/oder im Halbleitersubstrat (S) angeordnet ausgebildet ist, um im Be trieb Einflüsse benachbarter Leseverstärkereinrichtungen (V1, . . ., V4) aufeinander durch Vermindern zwischen den Dif fusionskontakten (C1, . . ., C4) ausgebildeter Diffusionswi derständen zu reduzieren.

9. Leseverstärkeranordnung nach einem der vorangehenden An sprüche, dadurch gekennzeichnet,
dass die Leseverstärkereinrichtungen (V1, . . ., V4) jeweils mit Bitleitungseinrichtungen (BL1, . . ., BL4) verbindbar oder in diesen angeordnet ausgebildet sind, insbesondere mit jeweils einer Bitleitung (B1, . . ., B4) und einer komplementären Bit leitung (B1, . . ., B4),
wobei insbesondere durch die Bitleitungseinrichtungen (BL1, . . ., BL4) der jeweiligen Verstärkereinrichtung (V1, . . ., V4) ein abzutastendes und zu verstärkendes Abtast- oder Informati onssignal der zugeordneten Speicherzelle im Betrieb zuführbar ist.

10. Leseverstärkeranordnung nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass die Verstärkereinrichtung (V1, . . ., V4) jeweils eine An ordnung kreuzweise verschalteter Invertereinrichtungen (I1, I2), insbesondere jeweils in Form einer Flipflopeinrichtung oder dergleichen aufweist, wobei ein Schaltzustand oder der gleichen der Anordnung und/oder das auszugebende Signal der jeweiligen Leseverstärkereinrichtung (V1, . . ., V4) insbesonde re durch ein zugeführtes Abtastsignal auf der jeweiligen Bitleitungseinrichtung (BL1, . . ., BL4) erzeugbar und/oder beein flussbar ist.

11. Leseverstärkeranordnung nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass jeder Leseverstärker (V1, . . ., V4) mindestens ein Paar erste Transistoren (N1, N2) mit einem ersten Transistor (N1) und einem zweiten Transistor (N2) aufweist.

12. Leseverstärkeranordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Transistoren (N1, N2) der Paare erster Transistoren (N1, N2) jeweils im wesentlichen in unmittelbarer Nähe zuein ander, insbesondere auf und/oder in einem gemeinsamen ersten Bereich (AA1), insbesondere einem aktiven oder Diffusionsge biet, des Halbleitersubstrats (S), angeordnet ausgebildet sind.

13. Leseverstärkeranordnung nach einem der Ansprüche 11 oder 12, dadurch gekennzeichnet, dass die Transistoren (N1, N2) der Paare erster Transistoren (N1, N2) als, insbesondere im wesentlichen gleiche oder gleich wirkende, NMOS-Transistoren ausgebildet sind.

14. Leseverstärkeranordnung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet,
dass die Transistoren (N1, N2) der Paare erster Transistoren (N1, N2) jeweils einen Source- (S1, S2), Drain- (D1, D2) und Gatebereich (G1, G2) oder -kontakt oder dergleichen aufweisen,
wobei insbesondere der Gatebereich (G1) des ersten Transistors (N1) mit dem Drainbereich (D2) des zweiten Transistors (N2) durch eine erste Leitungseinrichtung (B1, . . ., B4) und/oder der Sourcebereich (S1) des ersten Transistors (N1) mit dem Ga tebereich (G2) des zweiten Transistors (N2) durch eine zweite Leitungseinrichtung (B1, . . ., B1) im wesentlichen elektrisch leitend verbindbar oder verbunden ausgebildet sind.

15. Leseverstärkeranordnung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass der Drainbereich (D1) des ersten Transistors (N1) jeweils mit dem Sourcebereich (S2) des zweiten Transistors (N2) im we sentlichen elektrisch leitend verbindbar oder verbunden ausge bildet ist.

16. Leseverstärkeranordnung nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass der Drainbereich (D1) des ersten Transistors (N1) jeweils mit dem Sourcebereich (S2) des zweiten Transistors (N2) im we sentlichen in einem selben ersten gemeinsamen Bereich (SD1) in oder auf dem Halbleitersubstrat ausgebildet sind, also einen ersten gemeinsamen Source-/Drainbereich (SD1) aufweisen oder bilden.

17. Leseverstärkeranordnung nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, dass der erste Transistor (N1) und der zweite Transistor (N2) jeweils zueinander im wesentlichen räumlich eng benachbart an geordnet und/oder gestaltet ausgebildet sind, insbesondere symmetrisch, vorzugsweise punktsymmetrisch zum gemeinsamen Source-/Drainbereich (SD1).

18. Leseverstärkeranordnung nach einem der Ansprüche 11 bis 17, dadurch gekennzeichnet, dass der Gatebereich (G1, G2) des ersten und/oder zweiten Transistors (N1, N2) in und/oder auf dem Bereich des Halblei tersubstrats (S) jeweils ein im wesentlichen zusammenhängendes Einschlussgebiet oder Innenbereich (IB1, IB2) im wesentlichen einschließend ausgebildet und angeordnet ist.

19. Leseverstärkeranordnung nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, dass der Gatebereich (G1, G2) des ersten und/oder des zweiten Transistors (N1, N2) jeweils in und/oder auf einem konvex- konkaven oder konkav-konvexen, insbesondere im wesentlichen U- förmigen, Bereich des Halbleitersubstrats (S) ausgebildet ist.

20. Leseverstärkeranordnung nach einem der Ansprüche 11 bis 19, dadurch gekennzeichnet,
dass der Gatebereich (G1, G2) des ersten und/oder des zweiten Transistors (N1, N2) jeweils in und/oder auf einem zusammen hängenden Bereich des Halbleitersubstrats (S), insbesondere mit einem unbedeckten, vorzugsweise im wesentlichen kreisför migen, Innenbereich (IB1, IB2), ausgebildet und angeordnet ist,
wobei insbesondere im unbedeckten Innenbereich (IB1, IB2) der Sourcebereich (S1) des ersten Transistors (N1) bzw. der Drain bereich (D2) des zweiten Transistors (N2) und/oder jeweils ein Diffusionskontakt zur Kontaktierung mit einer Leitungseinrich tung vorgesehen sind.

21. Leseverstärkeranordnung nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass der Sourcebereich (S1) des ersten Transistors (N1) bzw. der Drainbereich (D2) des zweiten Transistors (N2) im wesent lichen in jeweiligen Innenbereichen (IB1, IB2) ausgebildet oder angeordnet ist.

22. Leseverstärkeranordnung nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass der zugeordnete Diffusionskontakt (C1, . . ., C4) für eine erste gemeinsame Steuer-/Versorgungsspannung (NCS), insbeson dere einer negativen oder NCS-Spannung jeweils in oder auf ei nem Bereich des Halbleitersubstrats (S) ausgebildet, angeord net oder strukturiert ist, welcher im wesentlichen zwischen den Transistoren (N1 und N2) des Paares erster Transistoren (N1, N2) angeordnet ist, insbesondere im wesentlichen zwischen den Gatebereichen (G1, G2) und/oder außerhalb einer Verbin dungslinie der Gatebereiche (G1, G2).

23. Leseverstärkeranordnung nach Anspruch 22, dadurch gekennzeichnet, dass der jeweils zugeordnete Diffusionskontakt (C1, . . ., C4) eine Mehrzahl von Einzelkontakten aufweist.

24. Leseverstärkeranordnung nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass jeder Leseverstärker (V1, . . ., V4) jeweils mindestens ein Paar zweiter Transistoren (P3, P4) mit einem dritten Transi stor (P3) und einem vierten Transistor (P4) aufweist, welche insbesondere jeweils im Wesentlichen in unmittelbarer räumli cher Nähe zueinander, insbesondere auf und/oder in einem ge meinsamen zweiten Bereich (AA2) des Halbleitersubstrats (S), angeordnet ausgebildet sind, insbesondere als im wesentlichen gleiche oder gleich wirkende PMOS-Transistoren oder derglei chen und/oder insbesondere im wesentlichen außerhalb des er sten gemeinsamen Bereichs (AA1).

25. Leseverstärkeranordnung nach Anspruch 24, dadurch gekennzeichnet,
dass die Transistoren (P3, P4) der Paare zweiter Transistoren (P3, P4) jeweils eine Source- (S3, S4), Drain- (D3, D4) und Gatebereich- (G3, G4) oder -kontakt aufweisen,
wobei insbesondere der Gatebereich (G3) des dritten Transi stors (P3) mit dem Drainbereich (D4) des vierten Transistors (P4) durch eine erste Leitungseinrichtung und/oder der Sourcebereich (S3) des dritten Transistors (P3) mit dem Gatebereich (G4) des vierten Transistors (P4) durch eine zweite Leitungs einrichtung im wesentlichen elektrisch leitend verbindbar oder verbunden ausgebildet sind, und/oder
wobei die erste und die zweite Leitungseinrichtung des dritten und vierten Transistors (P3, P4) im wesentlichen mit der er sten bzw. zweiten Leitungseinrichtung (B1, B1, . . ., B4, B4) des ersten bzw. zweiten Transistors (N1, N2) übereinstimmend und vorzugsweise als gemeinsame Bitleitungen (BL1, . . ., BL4) bzw. komplementäre Bitleitungen (B1, . . ., B4) ausgebildet sind.

26. Leseverstärkeranordnung nach einem der Ansprüche 24 oder 25, dadurch gekennzeichnet,
dass der Drainbereich (D3) des dritten Transistors (P3) je weils mit dem Sourcebereich (S4) des vierten Transistors (P4) im wesentlichen elektrisch leitend verbindbar oder verbunden ausgebildet ist,
insbesondere durch Ausbilden eines im wesentlichen zweiten ge meinsamen Bereiches (SD2) auf und/oder im Halbleitersubstrat (S), also eines zweiten gemeinsamen Source-/Drainbereichs (SD2).

27. Leseverstärkeranordnung nach einem der Ansprüche 24 bis 26, dadurch gekennzeichnet, dass der dritte Transistor (P3) und der vierte Transistor (P4) jeweils zueinander im wesentlichen räumlich eng benachbart an geordnet und/oder gestaltet ausgebildet sind, insbesondere symmetrisch, vorzugsweise punktsymmetrisch, zum zweiten ge meinsamen Source-/Drainbereich (SD2), wobei insbesondere der Gatebereich (G3, G4) des dritten und/oder des vierten Transi stors (P3, P4) auf und/oder in dem zweiten Bereich (AA2) des Halbleitersubstrats (S) jeweils ein im wesentlichen zusammen hängendes zweiten Einschlussgebiet oder Innenbereich (IB2) im wesentlichen einschließend ausgebildet und angeordnet ist.

28. Leseverstärkeranordnung nach einem der Ansprüche 24 bis 27, dadurch gekennzeichnet, dass der Gatebereich (G3, G4) des dritten und/oder des vierten Transistors (P3, P4) jeweils in und/oder auf einem konvex- konkaven oder konkav-konvexen, insbesondere U-förmigen Bereich des Halbleitersubstrats (S) ausgebildet ist und/oder dass der Gatebereich (G3, G4) des dritten und/oder des vierten Transistors (P3, P4) jeweils in oder auf einem zusammenhängen den Bereich des Halbleitersubstrats (S) insbesondere mit einem zweiten unbedeckten Innenbereich (IB3, IB4) - vorzugsweise im wesentlichen kreisförmig - ausgebildet und angeordnet ist, wobei insbesondere im zweiten unbedeckten Innenbereich (IB3, IB4) der Sourcebereich (S3) des dritten Transistors (P3) bzw. der Drainbereich (D4) des vierten Transistors (P4) und/oder jeweils ein Diffusionskontakt zur Kontaktierung mit einer Lei tungseinrichtung vorgesehen sind.

29. Leseverstärkeranordnung nach einem der Ansprüche 24 bis 28, dadurch gekennzeichnet, dass der Sourcebereich (S3) des dritten Transistors (P3) bzw. der Drainbereich (D4) des vierten Transistors (P4) im wesent lichen im jeweiligen Innenbereich (IB3, IB4) ausgebildet oder angeordnet ist.

30. Leseverstärkeranordnung nach einem der Ansprüche 24 bis 29, dadurch gekennzeichnet, dass zum Zuführen einer zweiten gemeinsamen Steuer-/Versor gungsspannung (PCS), insbesondere einer positiven oder PCS- Spannung, mindestens ein zweiter Diffusionskontakt (C1', . . ., C4') jeweils in und/oder auf einem Bereich des Halbleitersub strats (S) ausgebildet, angeordnet oder strukturiert ist, wel cher im wesentlichen zwischen den Transistoren (P3, P4) des Paares zweiter Transistoren (P3, P4) angeordnet ist, insbesondere im wesentlichen zwischen den Gatebereichen (G3, G4) und/oder außerhalb einer Verbindungslinie der Gatebereiche (G3, G4).

31. Leseverstärkeranordnung nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass die Gatebereiche (G1, . . ., G4) der ersten Transistoren (N1, N2) und der zweiten Transistoren (P3, P4) im wesentlichen als Polysiliziumbereiche oder dergleichen ausgebildet und strukturiert sind.

32. Leseverstärkeranordnung nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass die Paare erster Transistoren (N1, N2) und die Paare zweiter Transistoren (P3, P4) jeweils in und/oder auf einem aktiven Gebiet (AA1, AA2) des Halbleitersubstrats (S) ausge bildet, angeordnet oder strukturiert sind, insbesondere in oder auf einer P-Diffusionsschicht bzw. N-Diffusionsschicht oder -gebiet.

33. Leseverstärkeranordnung nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass die Leitungseinrichtungen, insbesondere die Bitleitungs einrichtungen (BL) mit den Bitleitungen (B1, . . ., B4) und den komplementären Bitleitungen (B1, . . ., B4), jeweils als Metal lisierungsschichten ausgebildet und strukturiert sind, wobei insbesondere die Kontakte oder Diffusionskontakte für die Ga tebereiche (G1, . . ., G4) außerhalb der jeweiligen aktiven Ge biete (AA1, AA2) ausgebildet und angeordnet sind.