DE69518118T2 - Integrierte Halbleiterschaltung mit einer SRAM-Zellenmatrix mit einseitiger Stromabfühlschaltung - Google Patents
Integrierte Halbleiterschaltung mit einer SRAM-Zellenmatrix mit einseitiger StromabfühlschaltungInfo
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Description
- Die vorliegende Erfindung betrifft Speicherschaltkreise mit integrierten Halbleiterschaltungen und insbesondere Zellenkreuzpunktarrays von statischen Halbleiter-Direktzugriffsspeichern ("SRAM") - d. h. Arrays von Zellen, bei denen sich jede der Zellen an einem Schnittpunkt einer Zeilenleitung mit einer Spaltenleitung befindet.
- Eine integrierte Halbleiter-SRAM-Zellenschaltung ist eine Speicherzelle in Form von in einem Halbleiterkörper integrierten elektrischen Schaltkreisen, die den Speicherzustand ihres binären digitalen Speichers (d. h. eine 0 oder eine 1: ein Low oder ein High) so lange aufrechterhält, wie eine elektrische Gleichstromversorgung an die Zelle angelegt wird, oder bis sie wieder mit einem anderen binären Digitalsignal (d. h. einer 1 bzw. einer 0) beschrieben wird. Bei einem Entwurf wird eine solche Zelle durch ein Paar kreuzgekoppelter Transistoren gebildet, wobei jeder der Transistoren mit einem separaten Lastbauelement in Reihe geschaltet ist. Jedes dieser Lastbauelemente kann einfach ein Widerstand sein, wie er zum Beispiel durch einen geeignet verbundenen Transistor (eine geeignet verbundene Diode) bereitgestellt wird. Bei einem anderen Entwurf wird eine solche Zelle durch elektrische Schaltkreise gebildet, die zwei Paare von kreuzgekoppelten Transistoren umfassen, die miteinander in Reihe geschaltet sind - wobei ein Paar ein Paar kreuzgekoppelter n-Kanal-MOS-Transistoren (MOS = Metal Oxide Semiconductor) umfaßt, und das andere Paar ein Paar kreuzgekoppelter p-Kanal-MOS-Transistoren umfaßt. Auf jeden Fall besteht der Halbleiterkörper, in den ein Kreuzpunkt-Speicherarray integriert wird, in der Regel aus Silizium, es ist jedoch bekannt, daß ähnliche Arrays auch in anderen Halbleiterkörpern, wie z. B. Halbleitern aus Verbindungen der Gruppe III-V, wie z. B. GaAs (Galliumarsenid) aufgebaut werden können.
- Bei bestimmten praktischen Anwendungen von SRAM-Zellenarrays ist die Möglichkeit, eine Zelle, die sich auf einer gegebenen Spalte befindet, zu lesen, und gleichzeitig (d. h. während eines einzigen Lese-Schreib- Zyklus) eine andere Zelle, die sich auf derselben gegebenen Spalte befindet, zu beschreiben, wünschenswert: diese Möglichkeit gestattet eine wünschenswert schnellere Gesamtleistung. Diese Möglichkeit wird als die Möglichkeit der "gleichzeitigen Lese-Schreib-Operation" bezeichnet.
- Zu diesem Ziel lehrt eine Arbeit von H. Kadota et al., veröffentlicht in IEEE Journal of Solid-State Circuits, Band SC-17, Seiten 892-897 (1982) mit dem Titel "A New Register-File Structure for the High-Speed Microprocessor", Schaltkreise zum Zugriff auf ein SRAM- Kreuzpunkt-Speicherzellenarray. Außerdem lehrt eine Arbeit von Kevin J. O'Connor, veröffentlicht in IEEE Journal of Solid-State Circuits, Band SC-22, Seiten 712-719 (1987) mit dem Titel "The Twin-Port Memory Cell", [bei Fig. 2(b)] Schaltkreise zum Zugriff auf ein solches Array. Die in diesen Arbeiten gelehrten Schaltkreise umfaßten Arrays von "Doppelport"-SRAM- Zellen - d. h. SRAM-Zellen, bei denen der elektrische Zugriff auf jede Zelle (und daher die Auswahl dieser) durch vier Spaltenleitungen pro Spalte von Zellen bereitgestellt wird (ein Paar von Spaltenleitungen befindet sich auf jeder Seite der Zelle), während jede Spaltenleitung eines gegebenen Paars das der anderen entgegengesetzte binäre Digitalsignal führte. Zusätzlich wurde der Zugriff auf jede sich auf einer gegebenen Zeile befindende Zelle (und daher deren Auswahl) durch ein Paar von Zeilenleitungen gesteuert (ein solches Paar für jede solche Zeile von Zellen) eine aus dem Paar steuerte das Lesen, während die andere des Paars unabhängig das Beschreiben der sich auf der Zeile befindenden Zellen steuerte. Die Erkennung des Speicherzustands 0 im Gegensatz zu 1 einer gewählten Zelle wurde mittels eines Spannungsmeßbauelements, wie zum Beispiel mittels eines Verstärkers und Flipflop-Schaltkreisen, erzielt. Solche Doppelportzellen erzielten bei einer Anordnung in einem Array mit mehr als einer einzigen Zeile somit die oben erwähnte gleichzeitige Lese-Schreib-Möglichkeit. Zusätzlich hatten solche Doppelportzellen (als Folge des Doppelports, d. h. jeder Zelle sind zwei Paare von Spaltenbitleitungen zugeordnet) erfreulicherweise den Vorteil, keine verstärkten Zeilenleitungen (mit höherer angelegten Spannung) zu erfordern.
- Die im oben beschriebenen Stand der Technik gelehrten Schaltkreise erforderten jedoch insgesamt vier Spaltenleitungen plus zwei Spaltenversorgungsleitungen für jede Spalte von Zellen, zusätzlich zu zwei Zeilenleitungen, wodurch eine unerwünschte Menge zusätzlicher wertvoller Halbleiterfläche benötigt wurde, um die insgesamt sechs Spaltenleitungen plus die zwei Zeilenleitungen unterzubringen. Es wäre deshalb wünschenswert für ein SRAM-Kreuzpunkt-Speicherzellenarray, weniger als sechs Spaltenleitungen pro Spalte von Zellen aufzuweisen, während die oben erwähnte Lese-Schreib-Möglichkeit erhalten wird.
- Die erfindungsgemäßen Schaltkreise werden in Anspruch 1 definiert. Bevorzugte Formen der Schaltkreise werden in den abhängigen Ansprüchen definiert.
- Auf diese Weise sind insgesamt nur vier Spaltenleitungen und zwei Zeilenleitungen erforderlich, oder als Alternative insgesamt nur drei Spaltenleitungen und drei Zeilenleitungen.
- Fig. 1 ist ein Blockschaltbild von integrierten SRAM-Schaltkreisen mit einpoliger elektrischer Strommessung, gemäß einer spezifischen Ausführungsform der Erfindung;
- Fig. 2 ist ein Schaltbild einer SRAM-Zelle, die in dem Blockschaltbild von Fig. 1 gemäß einer spezifischen Ausführungsform der Erfindung verwendet werden kann; und
- Fig. 3 ist ein Blockschaltbild von integrierten SRAM-Schaltkreisen mit einpoliger elektrischer Strommessung gemäß einer anderen spezifischen Ausführungsform der Erfindung.
- Wie in Fig. 1 gezeigt, umfassen SRAM- Schaltkreise mit einpoliger elektrischer Messung ein Array 100 von SRAM-Zellen, die mit Ci,j usw. bezeichnet werden. Der erste Index i bezeichnet die Zeile, der zweite Index j die Spalte. Das Array kann nur eine einzige Spalte von Zellen enthalten. Alle Zellen haben denselben internen Aufbau (Fig. 2) und sind in der Regel auf in der Technik bekannte Weise in einen Silizium-Halbleiterchip integriert.
- Genauer gesagt, besitzt die (beispielhafte) Zelle 200 (die mit einer Zelle wie Ci,j identisch ist), wie in Fig. 2 gezeigt, ein Paar kreuzgekoppelter NMOS- Transistoren MN1 und MN2, die jeweils in Reihe mit einem Paar kreuzgekoppelter PMOS-Transistoren MP1 und MP2 geschaltet sind, so wie es in der Technik bekannt ist. Die Ausgangsanschlüsse (oder "Knoten") N1 und N2 befinden sich jeweils zwischen den Transistoren MN1 und MP1 und zwischen den Transistoren MN2 und MP2. Die Zugriffs-NMOS-Transistoren MW1 und MW2 verbinden jeweils über ihre entsprechenden, starken Strom führenden Anschlüsse die Ausgangsknoten N1 und N2 mit komplementären Spaltenbitleitungen Bj und B^j , wie in der Technik bekannt ist. Eine Zeilen-Schreib-Leitung RWi ist separat an einen Steueranschluß (Gate- Elektrode) jedes der Zugriffstransistoren MW1 und MW2 angeschlossen, wie in der Technik bekannt ist. Ein Ende einer Spalten-Versorgungsleitung VDD ist mit einer Spannungsquelle 101 verbunden, wie in der Technik bekannt ist; ein anderes Ende ist mit einem Knoten N3 verbunden. Dieser Knoten N3 ist mit einem eines Paars von starken Strom führenden Anschlüssen beider Transistoren MP1 und MP2 verbunden, wie in der Technik bekannt ist. Ein Knoten N4 verbindet den anderen des Paars starkführender Anschlüsse der Transistoren MN1 und MN2 miteinander, was ebenfalls in der Technik bekannt ist.
- Eine Zeilen-Lese-Leitung RRi ist mit einem Steueranschluß eines Hilfs-Lese-Transistors MR1 verbunden. Ein Paar von starken Strom führenden Anschlüssen dieses Lese-Transistors MR1 verbindet den Knoten N3 mit dem Knoten N1 (als Alternative mit dem Knoten N2). Schließlich ist der Knoten N4 mit einer Spaltendetektorleitung Dj verbunden, die an einem elektrischen Stromsensor Sj (Fig. 1) endet, und zwar vorteilhafterweise an nur einem solchen Stromsensor Sj pro Spalte. Jeder solche Stromsensor Sj kann in der Regel die Form eines Strommeßverstärkers annehmen, der einen (nicht gezeigten) Widerstand umfaßt, über den ein Voltmeter geschaltet ist. Das Voltmeter umfaßt vorteilhafterweise einen CMOS-Flipflopdetektor, der so ausgelegt ist, daß er auf in der Technik bekannte Weise einen Strommeßverstärker mit Eingangspegelverschiebung bildet. Auf jeden Fall ist der Widerstand des Widerstands vorteilhafterweise wesentlich kleiner als der des Voltmeters, so daß die RC-Zeitkonstante des Stromsensors geeignet niedrig ist. Andererseits ist der Widerstand des Hilfstransistors MR1 ausreichend hoch, um nicht übermäßige Strommengen aus der Versorgungsleitung VDD zu entnehmen und um dadurch keine übermäßige Stromaufnahme zu verursachen.
- In der Technik ist bekannt, daß die Zelle 200 während des elektrischen Betriebs zwei Speicherzustände aufweisen kann; in dem einen Zustand ist MP1 OFF, MN1 ist ON, MP2 ist ON und MN2 ist OFF; in dem anderen Zustand ist MP1 ON, MN1 ist OFF, MP2 ist OFF und MN2 ist ON. Der Zweck des Hilfs-Lese-Transistors MR1 ist die Bereitstellung eines gewünschten Stromwegs mit niedrigem Widerstand von VDD zu der Detektorleitung Dj (und damit zu dem Stromsensor Sj) über die Zelle 200, wenn und nur wenn sich die Zelle 200 in dem einen Speicherzustand, aber nicht in dem anderen Speicherzustand befindet. Einfacher ausgedrückt, liefert der Hilfs-Lese-Transistor MR1 einen Weg mit niedrigem Widerstand von dem Knoten N3 zu dem Knoten N4, wenn und nur wenn sich die Zelle in dem einen Speicherzustand, aber nicht in dem anderen Zustand befindet. Wenn sich die Zelle 200 in dem Speicherzustand befindet, in dem MP1 OFF und MN1 ON ist (MP2 ist ON und MN2 ist OFF) und dann gewünscht wird, die Zelle 200 zu lesen, wird genauer gesagt ein HIGH- Pegel-Signal an die Zeilen-Lese-Leitung RRi angelegt, um den Hilfs-Lese-Transistor MR1 in den ON-Zustand zu versetzen - wodurch ein Weg mit niedrigem Widerstand durch die Zelle 200 durch MR1 und MN1 besteht, so daß der Stromsensor Sj einen HIGH-Strom anzeigt. Wenn sich die Zelle 200 andererseits in dem Speicherzustand befindet, in dem MP1 ON und MN1 OFF ist (MP2 ist OFF und MN2 ist OFF), dann kann auch wenn der Hilfstransistor MR1 in den ON-Zustand versetzt wurde kein solcher Weg mit niedrigem Widerstand durch die Zelle 200 bestehen: Wenn MN1 OFF ist, besteht deshalb keine Möglichkeit für das Bestehen eines solchen Wegs mit niedrigem Widerstand, da MP2 dann notwendigerweise OFF ist (wegen der Kreuzkopplungsverbindungen der Transistoren in der Zelle 200). Somit dient der Hilfs- Lese-Transistor MR1 tatsächlich zur Freigabe des Lesens der Zelle 200.
- Andererseits wird das Beschreiben der Zelle 200 wie im Stand der Technik erzielt: ein HIGH-Pegel-Signal wird an die Zeilen-Schreib-Leitung RWi angelegt, wodurch die Zugriffstransistoren MW1 und MW2 in den ON- Zustand versetzt werden, so daß die Spaltenbitleitungen Bj und B^j mit den Knoten N1 bzw. N2 verbunden werden können, um die Zelle 200 wie in der Technik bekannt zu beschreiben. Falls erwünscht, kann außerdem eine Zelle auf einer gegebenen Spalte beschrieben werden, während eine andere Zelle auf derselben Spalte gelesen werden kann; zum Beispiel kann eine Zelle wie zum Beispiel Ci,j beschrieben werden, während eine Zelle wie zum Beispiel Ci+2,j gleichzeitig (d. h. während eines einzigen Lese- Schreib-Zyklus) gelesen werden kann.
- Zur Implementierung eines solchen gleichzeitigen Beschreibens einer Zelle und des Lesens einer anderen Zelle (wobei sich beide Zellen auf der j-ten Spalte befinden) - spezifisch, zum Beschreiben der Zelle Ci,j und zum Lesen der Zelle C1+2,j - wird ein HIGH- Pegel-Signal an die Zeilen-Schreib-Leitung RWi angelegt, während ein HIGH-Pegel-Signal an die Zeilen- Lese-Leitung RRi+2 angelegt wird. Gleichzeitig wird ein LOW-Pegel-Signal an alle anderen Zeilen-Lese- und Zeilen-Schreib-Leitungen angelegt. Soweit es die j-te Spalte betrifft, kann so nur die Zelle Ci,j (mittels komplementärer HIGH- oder LOW-Signale, die an die Spaltenbitleitungen Bj bzw. B^j angelegt werden, abhängig von dem gewünschten Speicherzustand, der geschrieben werden soll) beschrieben werden, und gleichzeitig kann aufgrund des Wegs mit niedrigem Widerstand von VDD zu der Detektorleitung Dj und somit zu dem Stromsensor Sj durch die Zelle Ci+2,j (d. h. von dem Knoten N3 zu dem Knoten N4) nur die Zelle Ci+2,j gelesen werden. Es besteht jedoch dann kein solcher Weg mit niedrigem Widerstand durch eine beliebige andere Zelle auf der j- ten Spalte, so wie es zum Lesen einer Zelle erwünscht wird, ohne daß eine andere Zelle ein irreführendes Stromsignal liefert.
- Wie in Fig. 1 gezeigt sind die Zeilen-Lese- Leitung RRi und die Zeilen-Schreib-Leitung RWi zwischen benachbarten Zellen, die sich auf einer gegebenen Zeile befinden, parallel. Zwischen benachbarten Zellen, die sich auf einer gegebenen Spalte befinden, sind die Versorgungsleitung VDD und die Spaltendetektorleitung Dj parallel zu den Spaltenbitleitungen Bj und B^j. Auf diese Weise ergeben die in Fig. 1 gezeigten Schaltkreise insgesamt vier (elektrisch leitfähige) Spaltenleitungen (VDD, Bj, B^j, Dj) pro Spalte und zwei (elektrisch leitfähige) Zeilenleitungen (RW1, RRi) pro Zeile.
- Gemäß einer anderen spezifischen Ausführungsform der Erfindung werden in einem Array 300 (Fig. 3) dieselben Zellen Ci,j et cetera verwendet, die in den in Fig. 1 gezeigten Schaltkreisen 100 verwendet wurden. Andererseits ist die Versorgungsleitung VDD so angeordnet, daß sie zwischen benachbarten Zellen parallel zu den Zeilenleitungen RW1 und RRi verläuft, anstatt parallel zu den Spaltenleitungen Bj und B^j. Auf diese Weise können die Schaltkreise, wie in Fig. 3 gezeigt, so angeordnet werden, daß insgesamt drei Spaltenleitungen (Bj, B^j, Dj) pro Spalte und drei Zeilenleitungen (VDD, RWi, RRi) pro Zeile vorliegen.
- Obwohl die Erfindung ausführlich mit Bezug auf spezifische Ausführungsformen beschrieben wurde, können verschiedene Modifikationen vorgenommen werden, ohne vom Schutzumfang der Erfindung abzuweichen. Zum Beispiel kann der Hilfs-Lese-Transistor MR1 kein NMOS- Transistor, sondern ein PMOS-Transistor sein. Statt über den Transistor MP1 geschaltet zu sein, kann der Transistor MR1 über den Transistor MN1, MP2 oder MN2 geschaltet sein. Statt mehr als zwei Zeilen können sogar nur zwei Zeilen vorliegen, und anstelle von mehr als einer Spalte kann sogar nur eine einzige Spalte vorliegen - wodurch während eines einzigen Lese- Schreib-Zyklus die Zelle, die sich auf der einen Zeile befindet, beschrieben werden kann, während die Zelle, die sich auf der anderen Zeile befindet, gelesen werden kann. Außerdem können anstelle der kreuzgekoppelten PMOS-Transistoren MP1 und MP2 Bauelemente mit ohmscher Last, wie zum Beispiel Dünnschichtwiderstände oder Polysiliziumwiderstände verwendet werden, solange sie einen ausreichend hohen Widerstand haben, damit der sie durchfließende Strom wesentlich kleiner als der den Hilfs-Lese-Transistor MR1 in seinem ON-Zustand durchfließende Strom ist.
Claims (7)
1. Integrierte Halbleiterschaltung mit:
(a) einer Matrix von Zeilen und Spalten mit
einer Vielzahl von SRAM-Zellen (ci,j; ci+1,j), die in
einen Halbleiterkörper integriert sind, wobei die
Zellen jeweils einen separaten Versorgungsanschluß
(N3), einen separaten Detektoranschluß (N4) und
separate erste (MW1) und zweite (MW2)
Zugriffstransistoren aufweisen, wobei jeder
Zugriffstransistor ein Paar von starken Strom führenden
Anschlüssen und einen Steueranschluß aufweist, wobei
die Vielzahl erste (ci,j) und zweite (ci+1,j) SRAM-Zellen
aufweist, die am Schnittpunkt erster bzw. zweiter
Zeilen mit einer ersten Spalte angeordnet sind;
(b) ersten (Bd^) und zweiten (B^j) elektrisch
leitfähigen Spaltenleitungen, die neben der ersten
Spalte angeordnet sind, wobei ein erster (N1) und ein
zweiter (N2) Ausgangsanschluß jeder der ersten (ci,j)
und zweiten (ci+1,j) SRAM-Zellen durch die starken Strom
führenden Anschlüsse der ersten (MW1) bzw. zweiten
(MW2) Zugriffstransistoren der ersten (Ci,j) bzw.
zweiten (Ci+1,j) Zellen mit den ersten (Bd) bzw. zweiten
(B^j) Spaltenleitungen verbunden sind;
(c) einem ersten Paar elektrisch leitfähiger
Zeilenleitungen (RWi; RRi) neben der ersten Zeile und
einem zweiten Paar elektrisch leitfähiger
Zeilenleitungen (RWi+1; RRi+1) neben der zweiten Zeile;
(d) ersten und zweiten elektrischen Leitern,
die eine (RWi; RWi+1) der Zeilenleitungen der ersten und
zweiten Paare von Zeilenleitungen mit den
Steueranschlüssen beider Zugriffstransistoren (MW1,
MW2) der ersten (ci,j) bzw. zweiten (ci+1,j) Zellen
verbinden;
(e) einer Versorgungsleitung (VDD), die mit dem
Versorgungsanschluß (N3) beider Zellen verbunden ist;
(f) ersten und zweiten Hilfstransistoren (MR1)
in den ersten (ci,j) bzw. zweiten (ci+1,j) Zellen, die
einen Steueranschluß aufweisen, der separat mit der
anderen Zeilenleitung (RRi; RRi+1) der ersten bzw.
zweiten Paare verbunden ist, und mit ersten und
zweiten, starken Strom führenden Anschlüssen, die mit
der Versorgungsleitung (VDD) bzw. dem ersten
Ausgangsanschluß (N1) der ersten (ci,j) bzw. zweiten
(ci+1,j) Zellen verbunden sind;
(g) einer Detektorleitung (Dj), die mit dem
Detektoranschluß (N4) beider Zellen verbunden ist; und
(h) einem Strommeßbauelement (Sj), das mit der
Detektorleitung (D) verbunden ist.
2. Schaltung nach Anspruch 1, wobei jede Zelle ein
Paar kreuzgekoppelter Transistortreiber (MN1, MN2)
umfaßt, die separat in Reihe mit einem separaten
Lastbauelement (MP1, MP2) geschaltet sind.
3. Schaltung nach Anspruch 1, wobei jede Zelle ein
Paar kreuzgekoppelter n-Kanaltransistoren (MN1, MN2)
umfaßt, die separat in Reihe mit einem Paar
kreuzgekoppelter p-Kanaltransistoren (MP1, MP2)
geschaltet sind.
4. Schaltung nach Anspruch 3, wobei die n-
Kanaltransistoren (MN1, MN2) NMOS-Transistoren sind,
die p-Kanaltransistoren (MP1, MP2) PMOS-Transistoren
sind, der Hilfstransistor (MR1) ein NMOS-Transistor ist
und der erste Versorgungsanschluß (N3) mit einem
starken Strom führenden Anschluß beider PMOS-
Transistoren (MP1, MP2) verbunden ist.
5. Schaltung nach Anspruch 1, wobei die
Versorgungsleitung (VDD) im wesentlichen parallel zu den
ersten (Bj) und zweiten (B^j) Spaltenleitungen verläuft.
6. Schaltung nach Anspruch 1, 2, 3 oder 4, wobei
zwischen den ersten und zweiten Zellen die
Versorgungsleitung (VDD) im wesentlichen parallel zu den
ersten (Bj) und zweiten (B^j) Spaltenleitungen verläuft.
7. Schaltung nach Anspruch 1, wobei die
Versorgungsleitung (VDD) in der Matrix im wesentlichen
parallel zu den Zeilenleitungen (RW, RR) verläuft.
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