JPS60781B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60781B2 JPS60781B2 JP55009069A JP906980A JPS60781B2 JP S60781 B2 JPS60781 B2 JP S60781B2 JP 55009069 A JP55009069 A JP 55009069A JP 906980 A JP906980 A JP 906980A JP S60781 B2 JPS60781 B2 JP S60781B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- semiconductor memory
- memory cell
- circuit device
- memory circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は電界効果型トランジスタを用いた半導体記憶装
置に関するものである。
置に関するものである。
半導体記憶回路装置においてはパターンニング技術の向
上及びトランジスタサイズの縮小化に伴ない、メモリセ
ルの面積は毎年縮小化の一途をたどつている。
上及びトランジスタサイズの縮小化に伴ない、メモリセ
ルの面積は毎年縮小化の一途をたどつている。
とくにフリツプフロツプ回路をメモリセルに用いたスタ
ティック型半導体記憶回路装置においてはメモリセルの
面積のチップ全体に占める割合がダイナミック型半導体
記憶回路装鷹より大きく、パターンの微細化に対する寄
与は前者の方が大きい。しかしメモリセル面積の縮小化
は当然フリツプフロップトランジスタの交叉接続された
ドレィン側のノード‘こ存在する容量値の減少をもたら
し従って蓄えられる電荷量は少なくなる。一方スタティ
ック型半導体記憶回路装置の待機時の消費電力の減少を
計る為、メモリセルの記憶保持用の負荷に数ＭＱから数
ＧＯのポリシリコン抵抗が用いられるようになってきて
いる。
ティック型半導体記憶回路装置においてはメモリセルの
面積のチップ全体に占める割合がダイナミック型半導体
記憶回路装鷹より大きく、パターンの微細化に対する寄
与は前者の方が大きい。しかしメモリセル面積の縮小化
は当然フリツプフロップトランジスタの交叉接続された
ドレィン側のノード‘こ存在する容量値の減少をもたら
し従って蓄えられる電荷量は少なくなる。一方スタティ
ック型半導体記憶回路装置の待機時の消費電力の減少を
計る為、メモリセルの記憶保持用の負荷に数ＭＱから数
ＧＯのポリシリコン抵抗が用いられるようになってきて
いる。
このようにスタティック型メモリセルに蓄えられる電荷
量が４・さくなり、かつ電荷を補充する為の負荷の抵抗
が大きくなるとソフトエラーが問題となる。ソフトエラ
ーとは１９７８年ＴＣＭａｙにより１ｎｔｅｍａｔｉ。
ｎａＩ Ｒｅ１ｉａｂｄｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙ
ｍｐＯＳＩ山ｍにおいて発表されたＱ線による記憶デー
タの破壊をさす。すなわちパッケージ材料中にＰＰＭ単
位で存在するウラン，トリウム等の自然放熱性元素が崩
壊する時に発生するＱ線がメモリアレイ領域を透過する
とＳ基板中で電子一正孔対が形成されこの電子が蓄えら
れた正電位を低下させる。このためメモリセル情報の反
転が起こる。スタティックメモリセルに書き込まれた直
後はフリップフロップのいずれの／ードはアドレス電位
の一段落ちの電位となっており、負荷によりからに高電
位に上げられる前にＱ線が当たると、もしこの蓄積電荷
が小さい場合にはフリツプフロッブトランジスタのゲー
ト閥値電圧より４・さくなりフリップフロップ回路が反
転してしまうことが起こる。
量が４・さくなり、かつ電荷を補充する為の負荷の抵抗
が大きくなるとソフトエラーが問題となる。ソフトエラ
ーとは１９７８年ＴＣＭａｙにより１ｎｔｅｍａｔｉ。
ｎａＩ Ｒｅ１ｉａｂｄｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙ
ｍｐＯＳＩ山ｍにおいて発表されたＱ線による記憶デー
タの破壊をさす。すなわちパッケージ材料中にＰＰＭ単
位で存在するウラン，トリウム等の自然放熱性元素が崩
壊する時に発生するＱ線がメモリアレイ領域を透過する
とＳ基板中で電子一正孔対が形成されこの電子が蓄えら
れた正電位を低下させる。このためメモリセル情報の反
転が起こる。スタティックメモリセルに書き込まれた直
後はフリップフロップのいずれの／ードはアドレス電位
の一段落ちの電位となっており、負荷によりからに高電
位に上げられる前にＱ線が当たると、もしこの蓄積電荷
が小さい場合にはフリツプフロッブトランジスタのゲー
ト閥値電圧より４・さくなりフリップフロップ回路が反
転してしまうことが起こる。
即ち負荷抵抗が大きいとある期間ではスタティック型メ
モリセルもダイナミック型メモリセルと同じように考え
ることが出来る。このＱ線によるソフトエラー防止の一
手段としてフリップフロップのノードの容量をＱ線が当
たＺってもフリップフロップが反転しない程に大きくす
ることが考えられる。
モリセルもダイナミック型メモリセルと同じように考え
ることが出来る。このＱ線によるソフトエラー防止の一
手段としてフリップフロップのノードの容量をＱ線が当
たＺってもフリップフロップが反転しない程に大きくす
ることが考えられる。
しかし、従来の方法を用いればメモリセルは大きくなる
。本発明の目的はメモリセルの面積を大きくすることな
く、Ｑ線に対して強いメモリセルを有するＺ記憶回路装
置を提供することにある。
。本発明の目的はメモリセルの面積を大きくすることな
く、Ｑ線に対して強いメモリセルを有するＺ記憶回路装
置を提供することにある。
本発明の特徴はメモリセルのフリップフロップのトラン
ジスタのゲート電極の上部及び側面部に一定電位に固定
した電極をつくり、ゲート電極との間に容量を形成し、
蓄える電荷量を増すことに２ある。
ジスタのゲート電極の上部及び側面部に一定電位に固定
した電極をつくり、ゲート電極との間に容量を形成し、
蓄える電荷量を増すことに２ある。
次に本発明の一実施例を図面を参照して説明する。
本実施例によるメモリ装置のメモリセルは第１図に示す
ようにドレィンとゲートが交差接続されたフリツプフロ
ツプトランジスタＱ，，Ｑ２と、トランジスタＱ，およ
びＱ２のドレインとデイジツト線Ｄ，Ｄとの間に配され
ゲートがワート線Ｗに接続されたトランスファーゲート
トランジスタＱ３，Ｑ、高抵抗の負荷抵抗ＲＬとを備え
たメモリセルにおけるフリツプフロツプトランジスタＱ
，，Ｑ２のゲートに容量Ｃｓを設けている。
ようにドレィンとゲートが交差接続されたフリツプフロ
ツプトランジスタＱ，，Ｑ２と、トランジスタＱ，およ
びＱ２のドレインとデイジツト線Ｄ，Ｄとの間に配され
ゲートがワート線Ｗに接続されたトランスファーゲート
トランジスタＱ３，Ｑ、高抵抗の負荷抵抗ＲＬとを備え
たメモリセルにおけるフリツプフロツプトランジスタＱ
，，Ｑ２のゲートに容量Ｃｓを設けている。
容量Ｃｓの他端は共通に固定電位ＶＦ・ｘ に接続され
ている。このメモリセルは高電位電源ＶＤＤ、低電位電
源Ｖｓｓとによって動作する。ここで負荷抵抗ＲＬはト
ランスファーゲートトランジスタＱ３，Ｑ４を介して与
えられたトランジスタＱ，，Ｑ２のゲートレベルを保持
するようにトランジスタＱ，，Ｑ２のゲートドレィンか
らのりーケージを補償する程度の電流を与えるよう高抵
抗にされている。ここで容量Ｃｓは書き込み時に与えら
れた各トランジスタＱ，，Ｑ２のゲート電位を蓄積保持
することによりＱ粒子等の外的要因等に対してフリップ
フロップの状態を安定に保持させるという働きを有する
。次に第１図のメモリセルを実現した半導体装置を第２
図に示す。
ている。このメモリセルは高電位電源ＶＤＤ、低電位電
源Ｖｓｓとによって動作する。ここで負荷抵抗ＲＬはト
ランスファーゲートトランジスタＱ３，Ｑ４を介して与
えられたトランジスタＱ，，Ｑ２のゲートレベルを保持
するようにトランジスタＱ，，Ｑ２のゲートドレィンか
らのりーケージを補償する程度の電流を与えるよう高抵
抗にされている。ここで容量Ｃｓは書き込み時に与えら
れた各トランジスタＱ，，Ｑ２のゲート電位を蓄積保持
することによりＱ粒子等の外的要因等に対してフリップ
フロップの状態を安定に保持させるという働きを有する
。次に第１図のメモリセルを実現した半導体装置を第２
図に示す。
ここではＰ型半導体基板２０１に各トランジスタのソー
ス・ドレィン領域として用いられるＮ型領域１０３−１
〜１０３一７が形成されている。他方ポリシリコン１０
４−２によってワード線ＷおよびトランジスタＱ３，Ｑ
４のシリコンゲートが形成される。トランジスタＱはＮ
型領域１０３一３，１０３一２とを含み、トランジスタ
Ｑ４はＮ型領域１０３−４と１０３一６とを含む。また
分岐したポリシリコン１０４一１によって負荷抵抗２つ
のＲＬおよびトランジスタＱ，，Ｑ２のシリコンゲート
が形成されている。トランジスタＱ，はＮ型領域１０３
−１，１０３一６をソース・ドレィンとして含み、トラ
ンジスタＱ２はソース・ドレインとしてＮ型領域１０３
一５，１０３−７を含む。Ｎ型領域１０３−２，１０３
−６，１０３一７はそれぞれポリシリコンｌｏ４一１と
コンタクト部１０１一３，１０１−２，１０１−１で相
互接続が行なわれている。ここで絶縁膜を介してトラン
ジスタＱ，，Ｑ２のゲート部を被うようにポリシリコン
層１０６が設けられ、トランジスタＱ，，Ｑ２のシリコ
ンゲートと容量を形成している。横方向に６本のアルミ
ニウムタ配線１０５−１〜１０５一６が設けられている
。配線１０５−１はポリシリコン層１０６と接続し、固
定電位ＶＦ１× が供聯合されている。配線１０５一２
と１０５一４はそれぞれデイジツト線Ｄ，Ｄを構成し、
Ｎ型領域１０３一３，１０３−０４と接続している。配
線１０５−３と１０５−５はＮ型領域１０３一１，１０
３一５に接続し、それらに電位Ｖｓｓを供給している。
配線１０５−６はポリシリコン１０４一１に接続して電
源ＶＤＤを供給している。タ ここで固定電位ＶＦ，ｘ
としては電源Ｖｓｓ又はＶｓｓさらには他の電位のいず
れでも良いが、レベルができるだけ安定したものを用い
るのが好ましい。
ス・ドレィン領域として用いられるＮ型領域１０３−１
〜１０３一７が形成されている。他方ポリシリコン１０
４−２によってワード線ＷおよびトランジスタＱ３，Ｑ
４のシリコンゲートが形成される。トランジスタＱはＮ
型領域１０３一３，１０３一２とを含み、トランジスタ
Ｑ４はＮ型領域１０３−４と１０３一６とを含む。また
分岐したポリシリコン１０４一１によって負荷抵抗２つ
のＲＬおよびトランジスタＱ，，Ｑ２のシリコンゲート
が形成されている。トランジスタＱ，はＮ型領域１０３
−１，１０３一６をソース・ドレィンとして含み、トラ
ンジスタＱ２はソース・ドレインとしてＮ型領域１０３
一５，１０３−７を含む。Ｎ型領域１０３−２，１０３
−６，１０３一７はそれぞれポリシリコンｌｏ４一１と
コンタクト部１０１一３，１０１−２，１０１−１で相
互接続が行なわれている。ここで絶縁膜を介してトラン
ジスタＱ，，Ｑ２のゲート部を被うようにポリシリコン
層１０６が設けられ、トランジスタＱ，，Ｑ２のシリコ
ンゲートと容量を形成している。横方向に６本のアルミ
ニウムタ配線１０５−１〜１０５一６が設けられている
。配線１０５−１はポリシリコン層１０６と接続し、固
定電位ＶＦ１× が供聯合されている。配線１０５一２
と１０５一４はそれぞれデイジツト線Ｄ，Ｄを構成し、
Ｎ型領域１０３一３，１０３−０４と接続している。配
線１０５−３と１０５−５はＮ型領域１０３一１，１０
３一５に接続し、それらに電位Ｖｓｓを供給している。
配線１０５−６はポリシリコン１０４一１に接続して電
源ＶＤＤを供給している。タ ここで固定電位ＶＦ，ｘ
としては電源Ｖｓｓ又はＶｓｓさらには他の電位のいず
れでも良いが、レベルができるだけ安定したものを用い
るのが好ましい。
次に第２図の構造を得る工程を簡単に説明す０る。
まず第３図に示すように半導体基板２０１表面に従来と
同じ工程を経て、フィールド酸化膜２０２及びゲート酸
化膜２０３を形成し次にポリシリコンにて配線部ポリシ
リコン及びゲート部ポリシリコン１０４−１，１０４−
２を形成し不純物を拡散して、ソース及びドレィンとし
てのＮ型領域１０３−１〜１０３−７を形成する。
同じ工程を経て、フィールド酸化膜２０２及びゲート酸
化膜２０３を形成し次にポリシリコンにて配線部ポリシ
リコン及びゲート部ポリシリコン１０４−１，１０４−
２を形成し不純物を拡散して、ソース及びドレィンとし
てのＮ型領域１０３−１〜１０３−７を形成する。
次に熱酸化を１００Ａ〜５００Ａ行ない、シリコン酸化
槽２０７を形成し、シリコン窒化膜２０８を１００Ａ〜
７００△成長する。
槽２０７を形成し、シリコン窒化膜２０８を１００Ａ〜
７００△成長する。
次に熱酸化を行ない該シリコン窒化膜２０８を３０Ａ〜
５０Ａシリコン酸化膜２０９に変える。該シリコン酸化
膜２０７及び該シリコン窒化膜２０８及び該シリコン酸
化膜２０９の多層構造で誘電体となし容量部を形成する
のであるが該シリコン窒化膜２０８及び該シリコン酸化
膜２０９は省き、該シリコン酸化膜２０７のみ、あるい
は該シリコン酸化膜２０７及び該シリコン窒化膜２０８
の２層で容量部を形成しても良いことは言うまでもない
。次にポリシリコンを２０００Ａ〜６０００Ａ成長させ
、ホトェッチング法により該ポリシリコン層１０６、該
シリコン酸化膜２０９、該シリコン窒化膜２０８を順に
エッチングして第４図の構造を得る。
５０Ａシリコン酸化膜２０９に変える。該シリコン酸化
膜２０７及び該シリコン窒化膜２０８及び該シリコン酸
化膜２０９の多層構造で誘電体となし容量部を形成する
のであるが該シリコン窒化膜２０８及び該シリコン酸化
膜２０９は省き、該シリコン酸化膜２０７のみ、あるい
は該シリコン酸化膜２０７及び該シリコン窒化膜２０８
の２層で容量部を形成しても良いことは言うまでもない
。次にポリシリコンを２０００Ａ〜６０００Ａ成長させ
、ホトェッチング法により該ポリシリコン層１０６、該
シリコン酸化膜２０９、該シリコン窒化膜２０８を順に
エッチングして第４図の構造を得る。
この後は通常通りＣＶＤ酸化膜２１１を成長し、電極用
窓を開孔し、アルミニウムの黍着、ホトェッチングによ
るパターンニングを行ない、アルミニウム配線を形成し
て第２図ａ，ｂの半導体装置を得ることができる。以上
説明したように本発明はメモリセルの面積を大きくする
ことなく、Ｑ線に対して強いメモリセルを有する記憶回
路装置を得ることが出来る。
窓を開孔し、アルミニウムの黍着、ホトェッチングによ
るパターンニングを行ない、アルミニウム配線を形成し
て第２図ａ，ｂの半導体装置を得ることができる。以上
説明したように本発明はメモリセルの面積を大きくする
ことなく、Ｑ線に対して強いメモリセルを有する記憶回
路装置を得ることが出来る。
第１図は本発明の一実施例によるメモリを示す回路図、
第２図ａ，ｂは第１図のメモリを実現した半導体装置を
示す平面図および第２図ａのａ−ａ′での断面図である
。 第３図ａ，ｂおよび第４図ａ，ｂはそれぞれ第２図の半
導体装置の製造工程を示す平面図およびａ−ａ′での断
面図である。１０４一１，１０４一２……ポリシリコン
、１０３−１〜１０３−７・・・…Ｎ型領域、１０１一
１〜１０１−３……コンタクト。 筆′図 第２図 第３図 茅４図
第２図ａ，ｂは第１図のメモリを実現した半導体装置を
示す平面図および第２図ａのａ−ａ′での断面図である
。 第３図ａ，ｂおよび第４図ａ，ｂはそれぞれ第２図の半
導体装置の製造工程を示す平面図およびａ−ａ′での断
面図である。１０４一１，１０４一２……ポリシリコン
、１０３−１〜１０３−７・・・…Ｎ型領域、１０１一
１〜１０１−３……コンタクト。 筆′図 第２図 第３図 茅４図
Claims (1)
- 【特許請求の範囲】 １ 電界効果型トランジスタを用いて記憶手段を構成し
たメモリセルを含むスタテイツク型半導体記憶回路装置
に於いて該メモリセル部のフリツプフロツプのトランジ
スタのゲート電極部に電気的に接続した容量を設けたこ
とを特徴とする半導体記憶回路装置。 ２ 上記ゲート電極が第１の導電層で構成され該第１の
導電層上に絶縁膜を介して第第２の導電層を設けること
により上記容量を構成したことを特徴とする特許請求の
範囲第１項に記載の半導体記憶回路装置。 ３ 該第２の導電層が一定電位に保持されていることを
特徴とする特許請求の範囲第２項に記載の半導体記憶回
路装置。 ４ 上記第１の導電層及び第２の導電層がいずれもポリ
シリコンであることを特徴とする特許請求の範囲第２項
に記載の半導体記憶装置。 ５ 上記絶縁膜がシリコン酸化膜あるいはシリコン窒化
膜あるいはこれらの組み合せにより構成されていること
を特徴とする特許請求の範囲第２項に記載の半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55009069A JPS60781B2 (ja) | 1980-01-29 | 1980-01-29 | 半導体記憶装置 |
| EP81100607A EP0033159B1 (en) | 1980-01-29 | 1981-01-28 | Semiconductor device |
| DE8181100607T DE3163340D1 (en) | 1980-01-29 | 1981-01-28 | Semiconductor device |
| US06/555,420 US4590508A (en) | 1980-01-29 | 1983-11-29 | MOS static ram with capacitively loaded gates to prevent alpha soft errors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55009069A JPS60781B2 (ja) | 1980-01-29 | 1980-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56107574A JPS56107574A (en) | 1981-08-26 |
| JPS60781B2 true JPS60781B2 (ja) | 1985-01-10 |
Family
ID=11710315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55009069A Expired JPS60781B2 (ja) | 1980-01-29 | 1980-01-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60781B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602781B2 (ja) * | 1982-03-03 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
| JPS58155752A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
| JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS6074563A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体メモリ装置 |
| JP2559360B2 (ja) * | 1984-11-28 | 1996-12-04 | 株式会社日立製作所 | 半導体メモリ装置 |
| JP2557553B2 (ja) * | 1990-05-28 | 1996-11-27 | 株式会社東芝 | スタティック型半導体メモリ |
-
1980
- 1980-01-29 JP JP55009069A patent/JPS60781B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56107574A (en) | 1981-08-26 |
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