KR20020076199A - 트윈 모노스 어레이에서의 스티치 및 선택 방법 - Google Patents

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Abstract

본 발명에 있어서, 특정 어레이-엔드 구조들(array-end structures) 및 그 제조 방법을 제공함으로써, 제어 게이트 폴리실리콘이 확산 비트 라인의 상부 상에 흐를 수 있는, 확산 비트 라인의 3개의 저항층들, 제어 게이트 및 워드 게이트 폴리실리콘들은 최소의 금속 피치들을 보유하는 3개의 금속 라인들만으로 가장 효과적으로 스티치드(stitched)된다. 또한, 상기 스티칭 방법은 비트 확산 선택 트랜지스터 및/또는 제어 게이트 라인 선택 트렌지스터를 통합할 수 있다. 상기 선택 트랜지스들의 목적은 비트 라인 또는 제어 게이트 라인의 전체 용량을 감소시키거나, 셀들의 그룹화된 서브-어레이가 프로그램 및/또는 삭제동안에 받을 수 있는 디스터브 상태들을 제한할 수도 있다.

Description

트윈 모노스 어레이에서의 스티치 및 선택 방법{Stitch and select implementation in twin monos array}
본 출원은 본 명세서에서 참조로서 포함하는, 2001년 3월 26일 출원된 미국 가출원 제 60/278,622호를 우선권으로 청구한다.
2001년 3월 19일에 출원된 미국 특허 출원 번호 제 09/810,122 호는 본 발명과 동일한 양수인에게 양도되었다.
본 발명은 3-레벨 금속 라인을 사용하여 비트 라인 저항과, 제어 게이트 및 워드 게이트 저항이 감소되므로써 성능이 향상된 고밀도 MONOS (Metal/polysilicon Oxide Nitride Oxide Silicon) 메모리 어레이를 형성하는 방법에 관한 것이다.
세이키 오구라 등의 미국 특허 제 6,255,166 호와, 제 미국 특허원 제 09/861,489 호 및 제 09/595,059호에는 트윈 MONOS 구조가 개시되어 있으며, 또한 트윈 MONOS 메모리 어레이의 다양한 어레이 형성 방법이 미국 특허 제 6,177,318호 및 6,248,633B1호와 2001년 11월21일자 출원된 미국 특허원 제 09/994,084호에 개시되어 있다.
도 1a 에 도시된 트윈 탄도 MONOS 메모리 셀은, 후술하는 바와 같이 비트 확산(diffusion) 어레이로 배열될 수 있다: 각각의 메모리 셀은 두개의 질화물 영역(031)을 가지며, 이들 영역에는 하나의 워드 게이트(040)와, 절반의 소스 확산부 및 절반의 비트 확산부(003)를 보관하기 위한 보관 요소가 포함된다. 상기 확산부의 연결부는 두개의 인접한 보관 요소들에 의해 공유된다. 제어 게이트는 동일 확산부(003) 위에 별개로 형성되거나(042) 아니면 함께 공유(043)될 수 있다. 제어게이트는 그 아래에 위치하는 확산부의 연결부로부터 전기적으로 절연된다. 이들 확산부는 셀 사이에서 공유되며, 측벽 제어 게이트(042)에 대해 평행하게 그리고워드 라인(041)에 대해 수직하게 연장된다. 확산 라인은 비트 라인이 된다.
종래의 MOSFET 메모리에서는, 소스 및 드레인 확산부 사이의 하나의 폴리실리콘 게이트로 구성되는 트랜지스터 구조가 사용되었으며, 워드 게이트 폴리실리콘 라인과 확산 비트 라인은 직각으로 연장한다. 메모리 어레이가 커지면, 비트 라인(BL) 및 워드 게이트 라인(WG)이 길어진다. 직렬 워드 게이트들로 인한 워드 라인 저항은 대형 메모리 장치들에서 크다. 워드 라인 저항을 감소시키기 위해서는, 폴리 워드 라인에 평행하게 연장되는 금속 라인에 대해 워드 라인을 주기적으로 연결하는 것이 필요하다. 이는 "스티치된(stitched)" 워드 라인 또는 "스트랩된(strapped)" 워드 라인으로서 지칭된다. 또한, 비트 확산 라인은 서브-어레이될 수 있고 비트 라인은 도전성 금속 라인에 의해 "스티치(stitch)"될 수 있다. 통상적인 메모리에서, 각각의 폴리실리콘 워드 라인은 그 위로 연장되는 금속 워드 라인에 스티치되며, 워드 라인에 대해 직각으로 연장한 각각의 확산 라인은 다른 금속 라인 층에 의해 스티치된다.
그러나, 도 1a 에 도시된 고밀도 트윈 MONOS 셀에서, 트랜지스터는 소스 및 드레인 확산부 사이에 세개의 게이트로 구성된다. 세개의 저항층, 즉 제어 게이트와 워드 게이트 및 비트 확산부의 저항층은 저항을 줄이고 목표 성능을 달성하기 위해 스티치될 필요가 있다. 보다 높은 밀도를 위해, 폴리실리콘 제어 게이트 라인 및 확산 비트 라인은 서로간에 평행하고 하나 위에 다른 하나가 위치한다. 셀이 금속-피치 제한되고 스티치를 필요로 한다면, 이는 두개의 추가적인 금속 라인층이 두개의 저항층의 위에서 연장되어야 하고 그것에 대해 접촉함을 의미한다. 이는 레이아웃 및 프로세스상의 챌린지인 바, 그 이유는 네개의 복합 라인 세트가 최소 금속 피치내에서 그 각각의 상에서 연장될 때 두개의 저항층을 두개의 각각의 금속층에 스티치시킬 수 없기 때문이다.
그러나, 상술한 메모리 셀에서, 다른 제 3 저항층은 제 3 레벨 금속에 의해 첨가되어 스티치된다. 그런 다음, 클레버 3-차원 솔루션은 3개의 금속 라인에 의해 3개의 저항층을 스티치하는 것을 가능하게 한다.
본 발명의 목적은 3가지 형태의 고저항 라인을 갖는 메모리 셀에서 저저항 금속 라인과 고저항 라인 사이에 신규한 스티치 방법을 제공하는 것이다.
본 발명의 다른 목적은 3개의 고저항 라인이 최소 금속 피치로 제한되는 셀 치수 내에서 3개의 저저항 금속 라인에 의해 스티치되도록 신규한 스티치 방법을 제공하는 것이다.
본 발명의 또다른 목적은 고저항 라인을 위한 스티치 접촉 영역을 형성하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 비트 라인 선택 트랜지스터를 제공하는 동안 3가지 고저항 라인을 저저항 금속 라인에 스티치하기 위한 방법을 제공하는 것이다.
본 발명의 또다른 목적은 비트 라인과 제어 게이트 선택 트랜지스터를 제공하는 동안 3가지 고저항 라인을 저저항 금속 라인에 스트치하기 위한 방법을 제공하는 것이다.
본 발명에서, 특정 어레이 단부 구조와 그 제조 방법을 제공하므로써, 제어게이트 폴리실리콘이 확산 비트 라인의 상부로 이어지는 확산 비트 라인과, 제어 게이트 및, 워드 게이트의 3개의 저항층은 최소 금속 피치를 유지하는 3층의 금속 라인 만으로 가장 효과적으로 스티치된다.
메모리가 너무 크게 되면, 비트 라인의 전체 캐패시턴스도 또한 너무 크게되고 RC 시간 구속은 특정 적용 속도를 위해 너무 크게된다. 따라서, 비트 라인은 여러 섹션으로 재분할될 필요가 있다. 각 섹션은 재분할된 섹션의 각 단부에 선택 트랜지스터를 배치함으로써 선택된다. 따라서, 전체 비트 라인 캐패시턴스는 글로벌 금속 라인 캐패시턴스와 선택된 섹션 소자의 합으로 감소된다. 또한 상기 스티치 발명은 비트 라인에 선택 트랜지스터를 배치하는 경우에 확장된다. 또한 미국 특허 출원 제09/994,084호에 제공된 편향 어레이 구조를 위한 다른 스티치 방법은 또한 유사한 방법을 사용한다. 도 2는 제어 게이트 라인(142)과 서로 평행하게 이어지는 비트 라인(103) 및, 제어 게이트 라인과 비트 라인 양자와 수직한 워드 게이트 라인(140)을 갖는 메모리 셀 어레이의 개념도를 도시하고 있다. 워드 게이트 폴리실리콘은 금속에 스티치된다. 확산 비트 라인은 주 비트 라인에 접속되는 비트 라인 선택 트랜지스터(196)에 의해 서브-어레이로 더 분할된다. 제어 게이트 폴리실리콘은 주 제어 게이트에 접속되는 제어 게이트 라인 선택 트랜지스터(195)에 의해 서브-어레이로 또한 분할된다.
본 발명의 제 1 실시예는 세 개의 도전층에 세 개의 저항층을 스티치하는 방법을 제공하고, 여기서, 두 개의 저항층(003, 042)은 서로 평행하게 서로의 상부에서 연장되고, 제 3 저항층(040)은 두 개의 제 1 저항층에 직각으로 연장된다(도 3참조). 셀 폭과 높이는 하나의 도전성 금속을 수직 방향 및 수평 방향으로 허용한다. 각각의 저항층은 전체 저항층의 저항을 감소시키기 위해 각각의 상부 도전층에 의해 주기적으로 접촉(스티치)된다. 저항을 감소시키기 위해, 중간 저항층 2(042)는 그 위에 위치된 도전층 061(M1)에 주기적으로 접속된다. 하부 저항층 1(003)과 최상부 도전층 M3(081) 사이의 접속을 이루기 위해, 제 2 저항층 2(042)는 하부 저항층 1(003)을 노출시키도록 절단되어 분리된다. 그후, 접점/비아 스택은 하부 저항층 1(003)로부터 상부 도전층 3(M3)081까지 적층된다. 제 2 저항층 2(042)의 두개의 단부는 제 2 도전층 M2(071)에 접촉함으로써 함께 접속된다. 이러한 제 2 도전층 M2(071) 와이어는 인접하는 셀의 개방 공간을 이용하여 접점/비아 스택을 우회한다. 이러한 우회로는 "루프(loop)"로서 하기에서 설명될 것이다. 이러한 제 2 도전층 M2(071)의 우회 루프가 하부 저항층 1(061)에 대한 접촉부를 차단하기 때문에, 스티치는 하나 걸러마다의 합성 라인상에 위치된다. 스티치되지 않은 라인은 다른 위치 즉, 근거리 또는 원거리에서 스티치될 수 있다. 따라서, 하나의 여분의 도전성 금속층을 이용함으로써, 모두 네 개의 층이 서로 평행하게 서로의 상부에서 연장될 때 두 개의 저항층은 두 개의 도전층에 스티치될 수 있다. 여분의 제 2 도전층 M2(071)는 스티치 영역에서만 사용되지만, 제 1 저항층 1(003) 및 제 2 저항층 2(042)에 수직하게 연장되는 제 3 저항층 3(040) 사이에서 스티치하기 위해 다른 영역에서 사용될 수도 있다. 이러한 구성에 대해서, 저항층들의 저항을 감소시키기 위해, 도전층 1(061)은 저항층 2(042)에 스티치되고; 도전층 2(071)는 저항층3(040)에 스티치되고; 도전층 3(081)은 저항층 1(003)에 스티치된다. 상기루프에서, 도전층 2(071)는 접촉 스택을 우회하는데 사용되고 저항층 2(042)의 절단 에지에 함께 접속된다. 그러나, 도전층 1(061)과 도전층 2(071)의 기능을 바꾸고, 저항층 3(040) 및 저항층 2(042)에 개별적으로 상기 도전층들을 스티치할 수도 있다. 따라서, 세 개의 저항층은 최소 셀/금속 피치 내에서 세 개의 도전성 금속층에 의해 스티치될 수 있다.
제 2 실시예에서, 트윈 MONOS 메모리의 확산 비트 어레이에서 메모리 장치 구조체는 미국 특허 6,248,633 B1호에 개시된 바와 같이 제조되고, 스티치(151)에 대한 비트 확산 접촉부가 형성된다. 그후, 제 1 실시예에서 설명된 도전층에 저항층을 스티치하는 방법을 이용함으로써, 제어 게이트 폴리실리콘(143)은 도 5b에 도시된 바와 같이 라인 에지에서 금속 1(161)과 스티치된다. 상기 어레이에서, 금속 2(171)는 폴리실리콘 워드 게이트 라인의 저항을 낮추는데 사용된다. 그러나, 스티치 영역에서, 도 5c에 도시된 바와 같이, M2 172는 금속 1(M1)161에 접촉된 절단된 CG 라인들의 에지들에 접속하는데 사용된다. 접점/비아 스택(151)을 둘러싸는 M2 라인 루프는 도 5d에 도시된 바와 같이 확산 비트 라인(103)을 평행하게 연장되는 금속 3(181)에 접속한다. M2 171의 루프가 인접하는 셀 내의 비트 라인 접촉부를 차단하기 때문에, 상기 스티치 영역은 교번 비트 라인 및 교번 CG 라인에 접촉한다. 접촉되지 않은 라인 세트는 개별 스티치 영역 또는 서브 어레이의 다른 단부 내의 바로 아래에 스티치될 수 있다, 이러한 어레이의 금속 1 및 금속 2의 기능을 바꿀 수도 있으므로, 금속 1은 워드 라인에 접촉하여 스티치 루프에 사용되고, 금속 2는 제어 게이트 라인에 스티치하여 저항을 감소시키는데 사용된다.
본 발명의 제 3 실시예에서, 상기 스티치 방법은 비트 확산 선택 트랜지스터 및/또는 제어 게이트 라인 선택 트랜지스터를 합체한다. 상기 선택 트랜지스터들의 목적은 비트 라인 또는 제어 게이트 라인의 전체 커패시턴스를 감소시키거나, 그룹화된 셀들의 서브-어레이가 프로그래밍 및/또는 삭제 중인 교란 상태를 제한하는 것이다. 이러한 선택 트랜지스터들은 메모리 셀 서브-어레이들 사이의 스티치 영역내로 추가된다. 도 8a 및 도 9c는 스티치 영역 내의 비트 라인 선택 게이트(211) 및 제어 게이트 선택 게이트(212)의 실시예를 도시한다. 도 7a 내지 도 7e 및 도 8a를 참조하면, 비트 라인 선택 게이트들(211)은 어레이에 가장 근접하게 배치되며, 제어 게이트 선택 게이트들(212)은 어레이로부터 비트 라인 선택 게이트들의 외측에 배치된다. 서브-어레이의 단부에서, 비트 확산부(diffusion)은 제어 게이트 측벽들(도 9a)의 형성 전에 As와 같은 N+ 종들을 주입함으로써 제어 게이트의 에지를 지나 연장된다. 비트 확산 연장부(204) 및 비트 선택 트랜지스터들(211)은 서브-어레이의 양측에 교번적으로 제공된다. 선택 트랜지스터들은 쉘로우 트렌치 분리(도 7e 및 도 8a)에 의해 서로로부터 분리된다. 비트 선택 게이트(211)는 연장된 비트 확산부를 가로질러 수평방향으로 배치되며, 수평방향 게이트는 비트 선택 게이트가 된다. 비트 선택 트랜지스터 게이트의 다른측 상의 확산부는 도 9a에 도시한 바와 같이 제 2 레벨 금속2(271)로의 확산부 사이의 접점 스택(251)에 의해 주 비트 라인에 접속된다. 제어 게이트 선택 트랜지스터들(212)이 또한 요구되는 경우, 한 쌍의 제어 게이트 선택 트랜지스터들(212)은 상(phase)의 외부에 배치되며, 두 개의 서브-어레이들의 두 개의 에지들의 내부의 두 개의 비트 라인 선택 트랜지스터들(211) 사이에 배치된다. 한 쌍의 제어 게이트 선택 라인들은 워드 게이트에 평행하게, 그리고 비트 라인과 제어 게이트 라인들(도 8a)에 수직으로 연장된다. 중앙 접점(254)은 도 8a 및 도 8d에 도시한 바와 같이 금속M3(281)에 수직으로 연장되는 주 제어 게이트 라인에 대한 제어 게이트 제어 게이트 접속점이 된다. 제어 게이트 선택 트랜지스터의 다른 확산 영역은 폴리실리콘 제어 게이트 스티치(stitch)(252)(도 8b)의 다른 단부에 금속M1(261)에 의해 국부적으로 접속된다. 주 비트 라인들은 금속2(271)로, 그러나 CG 접점에 인접하여 연장되며, 비트 스티치(도 8c)를 완성하도록 주 제어 게이트 접점(254) 주위에 루프를 형성하기 위해 절단되어 금속1(261)에 하향 접속된다. 따라서, 서브-어레이 공간의 한 에지에서, 교번적인 비트 선택 게이트/스티치 비아 M2 라인 및 제어 게이트 선택/스티치 비아 M3이 M1-국부 접속부 및 루프를 사용하여 완성될 수 있다. 금속1은 폴리실리콘 워드 게이트 저항을 감소시키도록 소정 간격으로 워드 게이트 라인들을 스티치하기 위해 어레이 영역에 또한 사용될 수 있다. 본 예는 비트 선택 트랜지스터 및 제어 게이트 선택 트랜지스터를 도시한다. 동일한 접점 및 금속 배선 접근을 사용하여, 비트 라인 선택 전용 트랜지스터들 또는 제어 게이트 라인 선택 전용 트랜지스터들을 갖는 스티치 및 선택 영역을 실시하는 것도 또한 가능하다.
제 4 실시예는 각각의 셀의 확산부가 접점(351)에 의해 제 1 레벨 금속(M1)(361)에 접속되어 있는 "금속 비트"라 칭하는 다른 형태의 어레이 배치의 스티치 방법을 도시한다(도 10c, 도 11b 및 도 12b 참조). 폴리실리콘 제어 게이트 라인들(342) 및 폴리실리콘 워드 게이트 라인들(340)은 도 12의 비트 금속라인(361)에 직각으로 연장하며 서로 평행하게 연장된다. 폴리실리콘 패드는 제어게이트 폴리실리콘과 금속(도 10a 내지 도 10c) 사이의 접촉을 위해 준비된다. 상기 폴리실리콘 패드(343)는 이전의 실시예에서 설명한 자체-정렬 방법에 의해 형성된다. 금속M2(371)는 제어 게이트(342)(도 11c)를 스티치하는데 사용되며, 금속 M3(381)은 워드 게이트(340)(도 11d)를 스티치하는데 사용된다. 워드 게이트 접점(355)은, 워드 게이트 접점 영역(도 11c)을 회피하기 위해 제어 게이트 M2 라인을 절단하고 금속 1 둘레를 루프화함으로써 형성되는 개방 공간에 배치된다. 금속2 및 금속3 라인을 1/2 금속 피치만큼 이동하고 M2 뿐만 아니라 M1을 루프화함으로써, 모든 제어 게이트 라인(342) 및 모든 다른 워드 게이트 라인(340)이 동일한 영역(도 12a) 내에 접촉할 수 있다. 제어 게이트는 워드 게이트 라인 보다 높은 저항을 갖는 좁은 측벽 폴리실리콘이기 때문에, 서브-어레이의 양 단부들 상의 모든 CG라인에 대한 스티치 능력은 고성능 적용에 있어 유리하다.
도 1a는 종래의 트윈 MONOS 메모리 장치의 단면도.
도 1b는 도 1c의 등가 회로 다이어그램.
도 1c는 접점 및 금속 배선의 형성 이전의 트윈 MONOS 어레이의 평면도.
도 2는 본 발명의 제 3 실시예에 따른, 금속 라인2에 의한 저항성 워드 라인의 스티치와, RC 시간 정수를 향상시키기 위한 비트 및 제어 게이트 선택 트랜지스터들의 배치 뿐만 아니라, 스티치 목적의 성취를 도시하는 개략도.
도 3은 본 발명의 제 1 실시예에 따른, 최소 피치의 3개의 도전성 라인들에 의한 3개의 저항층들의 스티치를 도시하는 3차원도.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른, 두 개의 측벽 게이트 장치들을 단일 제어 게이트로 일체화하고, 일체화된 제어 게이트 폴리실리콘들 에칭함으로써 비트 접점 영역을 형성하는 것을 도시하는 단면도.
도 5a는 도 4a 내지 도 4c의 프로세스에 의해 얻어지는 메모리 영역의 평면도.
도 5b는 도 5a의 금속1 및 비아 처리 후의 평면도.
도 5c는 도 5a의 금속2 형성 후의 평면도.
도 5d는 도 5a의 금속3 형성 후의 평면도.
도 6a는 도 5a의 스티치 영역의 확대 평면도.
도 6b는 도 6a의 스티치 영역에서의 양 제어 게이트 및 비트 라인 접속부의 확대 평면도.
도 6c는 도 6b의 단면 A-A'를 도시하는 금속3 형성 후의 제어 게이트 스티치 영역의 단면도.
도 6d는 도 6b의 단면 B-B'를 도시하는 금속3 형성 후의 제어 게이트 스티치 영역의 단면도.
도 6e는 3개의 레벨 금속 스티를 갖는 서브-어레이의 등가 회로 다이어그램.
도 7a 내지 도 7c는 본 발명의 제 3 실시예에 따른, 제어 게이트 접점들용 랜딩 패드들과 측벽 제어 게이트들을 형성하는 것을 도시하는 단면도.
도 7d는 도 7b의 평면도.
도 7e는 비트 확산 N+가 제어 게이트의 하부를 통과하여 선택 트랜지스터로 연장되는, 도 7b의 제어 게이트 완성 및 비트 선택 게이트 형성 후의 평면도.
도 8a는 금속 배치 이전에 비트 선택 및 제어 선택 트랜지스터들을 갖는 스티치 영역의 평면도.
도 8b는 도 8a의 금속1 배선 후의 평면도.
도 8c는 도 8a의 금속2 배선 후의 평면도.
도 8d는 도 8a의 금속3 배선 후의 부감도.
도 9a는 도 7e 및 도 8a의 B-B' 단면도.
도 9b는 선택 장치들을 배치하는 다른 방법을 도시하는 평면도.
도 9c는 본 발명의 제 3 실시예에 따른 등가 회로 다이어그램.
도 10a 내지 도 10c는 본 발명의 제 4 실시예에 따른, 각각의 메모리 셀 상의 비트 접점을 갖는 트윈 MONOS 장치를 형성하는 다양한 단계들을 도시하는 단면도.
도 11a는 도 10c의 금속1 배선 직전의 평면도.
도 11b는 도 10c의 금속1 배선 직후의 평면도.
도 11c는 도 10c의 금속2 배선 직후의 평면도.
도 11d는 도 10c의 금속3 배선 직후의 평면도.
도 12a는 도 10c의 스티치 영역의 확대 평면도.
도 12b는 도 12a(A-A')의 제어 게이트 접점 영역의 단면도.
도 12c는 도 12a(B-B')의 워드 게이트 접점 영역의 단면도.
도 12d는 제 1 금속 라인에 의해 접속된, 각각의 비트 확산부 상의 접점을 갖는 서브 어레이의 등가 회로 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
040 : 워드 게이트 031 : 질화물 영역
003 : 비트 확산부 042 : 측벽 제어 게이트
본 발명의 제 1 실시예는 두 개의 저항층들(003,042)이 서로에 대해 평행하게 서로 적층되어 있으며, 제 3 저항층(040)은 상기 두 개의 저항층들에 직각으로 연장되는(도 3), 3개의 도전층들에 3개의 저항층들을 스티칭하는 방법을 제공한다. 셀의 폭 및 높이는 수직 및 수평 양 방향에 하나의 도전성 금속을 허용한다. 각각의 저항층은 총 저항층 저항을 감소시키도록 각각의 상부 도전층에 의해 주기적으로 접촉(스티치)된다. 저항을 감소시키기 위해, 중간 저항층2(042)이 상기 중간 저항층 2 상부에 있는 도전층061(M1)에 주기적으로 접속된다. 하부 저항층1(003)과최상부 도전층M3(081) 사이의 접속을 형성하기 위해, 제 2 저항층2(042)은 하부 저항층1(003)을 노출시키기 위해 절단되어 분리된다. 다음, 접점/비아 스택이 하부 저항층1(003)으로부터 상부 도전층3(M3)081까지 적층된다. 제 2 저항층2(042)의 두 개의 단부들은 제 2 도전층M2(071)에 접촉함으로써 함께 접속된다. 상기 제 2 도전층M3(071) 와이어는 인접한 셀의 개방 공간을 사용함으로써 접점/비아 스택을 바이패스한다. 상기 바이패스 통로는 하기에는 "루프"로서 칭한다. 제 2 도전층 M2(071) 블록의 이러한 바이패스 루프가 바닥의 저항층 1(003)과 접촉하므로, 복합 라인 세트의 하나건너 하나마다 스티치된다. 스티치되지 않은 라인은 가깝거나 먼 거리에서 다른 위치에서 스티치될 수 있다. 그러므로, 별도의 하나의 도전성 금속층을 사용하여, 두 개의 저항층 및 두 개의 도전층 모두가 서로에 대해 평행하고 적층되어 있을 때, 두 개의 저항층이 두 개의 도전층에 스티치될 수 있다. 별도의 제 2 도전층 M2(071)가 스티치 영역에만 사용되고, 다르게는 제 3 저항층3(040) 사이를 스티치하기 위해 다른 영역에 사용될 수 있으며, 제 3 저항층은 제 1 저항층 1(003)과 제 2 저항층 2(040)에 대해 직각으로 연장한다. 이를 설명하면, 저항층의 저항을 감소시키기 위해, 도전층 1(061)이 저항층 2(042)에 스티치되고; 도전층 2(071)가 저항층 3(040)에 스티치되고 도전층 3(081)이 저항층 1(003)에 스티치된다. 루프에서, 도전층 2(071)가 사용되어 접촉 적층부(contact stack)를 바이패스하고 저항층 2(042)의 절단 에지(cut edge)를 함께 연결한다. 그러나, 도전층 1(061)과 도전층 2(071)의 기능을 바꾸고 이들을 저항층 3(040)과 저항층 2(042)에 각각 스티치할 수도 있다. 그러므로, 최소의 셀/금속 피치로 3개의 저항층이 3개의도전층에 의해 스티치될 수 있다.
본 발명의 양호한 제 2 실시예가 도 4 내지 도 6을 참조하여 설명된다.
발리스틱 트윈 모노스 메모리 셀(ballistic twin MONOS memory cell)이 미국 특허 6,248,633 B1호의 교시에 따라 제조된다. 도 4a에 예시된 바와 같이, 각각의 메모리 셀은 두 개의 질화물 영역(131)을 포함하며, 이 영역은 하나의 워드 게이트(140; word gate)용 저장 소자(storage element)와, 반쪽의 소스 확산부와 반쪽의 비트 확산부(103; half a source diffusion and half a bit diffusion)를 포함한다. 확산부 접합부(diffusion juction)는 두 개의 인접한 저장 소자에 의해 공유된다. 제어 게이트(142)는 양쪽 워드 게이트 측벽에 수직 반응성 이온 에칭(vertical reactive ion etching)하여 형성된다. 비트 확산부(103)를 공유하는 한 쌍의 제어 게이트(142)는 저항을 감소시키기 위해 도 4b에 도시된 바와 같이 폴리실리콘(143)을 플러그하여 함께 연결될 수 있다. 측벽의 게이트(142)를 형성한 후에, 실리콘 산화물 필름(124-a)이 제어 게이트와 확산부 접합부(103) 상에 성장 또는 퇴적되어 도 4b의 절연층(124; isolation layer)을 형성한다. 도 4a의 리세스 마스크(190; recess mask)를 사용하여, 산화물(124-a)이 에칭되어 도 4b의 절연 산화물(124)이 남는다. 개별적인 제어 게이트(142)들 사이의 협곡(cauyon) 내의 폴리실리콘이 퇴적되고 평탄화된다. 폴리실리콘 제어 게이트 상의 불필요한 산화물(124-a)은 습식 또는 건식 에칭에 의해 제거된다. 폴리실리콘이 퇴적되어 워드 라인들 사이의 공간을 채우고, CMP에 의해 평탄화되어 도 4b에 도시된 바와 같이 워드 게이트 상의 폴리실리콘을 제거한다. 제어 게이트(143)는 아래쪽의 확산부접합부(103)으로부터 전기적으로 절연되어 있다. 확산부는 측벽의 제어 게이트(142) 아래에서, 및 제어 게이트 위에 나중에 형성되는 워드 라인에 대해 수직으로 연장한다.
비트 확산부 영역은 도 4b에 도시된 포토레지스트 마스크(193)를 사용하여 노출된다. 폴리실리콘(142, 143)은 ONO 아래에 모든 n+ 영역의 프로파일을 형성하고 접촉 영역이 n+ 도펀트와 경계부가 없게 하기 위해 도 4c에 도시된 바와 같이, As와 같은, 비트 컨택트 이온 투입(104; bit contact ion implantation) 과정 이후에 수행되는, 염소계(chlorine base)인, 예를 들어, 반응성 이온 에칭(RIE) 공정을 사용하여 선택적으로 에칭된다.
종래의 금속 접촉부 공정이 수행된다; 예를 들어, 개구부 내의 산화물 퇴적, 산화물의 화학적 기계적 다듬질(CMP), 접촉 구멍의 개구, 텅스텐 충전(tungsten fill), 텅스텐의 CMP가 있다. 도 4c는 완성된 비트 확산부 스티치 접촉부(151)와 제어 게이트 접촉부(152)를 예시한다. 도 5a는 이 지점의 MONOS 장치의 평면도를 도시한다. 도 4c는 도 6b의 단면(B-B')을 도시한다. 스티치 접촉 구멍(152)과 비트 접촉부 구멍(151)은 비트 라인과 제어 게이트 라인에 번갈아 배치된다. 도 5a에 도시된 바와 같은 양쪽 에지에 배치된 제어 게이트 접촉부는 도 5b에 도시된 바와 같은 제 1 금속(161)과 함께 연결되며, 여기서 제 1 금속 패드는 비트 접촉부 상에 배치되어 적층된다. 비아(via) 공정이 이후에 수행되어 비트 접촉부와 제어 게이트 접촉부를 적층시킨다. 제 1 금속 라인이 비트 접촉부(151)의 양측면에서 개방되어 도 5c에 도시된 바와 같이 제 2 금속 루프(171)와 함께 바이패스된다. 워드 라인은도시되지 않은 제 2 금속에 의해서도 스티치된다. 비트 접촉부는 제 2 금속 패드와 제 2 비아 구멍에 의해 적층되고도 5d에 도시된 바와 같이 제 3 금속에 의해 스티치된다.
도 6a는 도 5a의 스티치 영역의 확대 평면도이다. 도 6b는 도 6a의 스티치 영역에서 제어 게이트와 비트 라인 연결부의 확대 평면도이다. 도 6c는 도 6b의 단면 A-A'를 도시하는 금속(3) 형성후의 제어 게이트 스티치 영역의 단면도이다. 도 6d는 도 6b의 단면 B-B'를 도시하는 금속(3) 형성후의 제어 게이트 스티치 영역의 단면도이다. 도 6e는 3 레벨의 금속 스티치를 갖는 하부 어레이의 등가 회로도이다.
그러므로, 최소의 라인 공간에서, 제 1 금속과 제 2 금속을 사용하여 금속 스티치가 제어 게이트에 형성되고 제 3 금속을 사용하여 제어 게이트(143) 바로 아래에서 연장하는 비트 라인이 형성된다.
본 발명의 제 3 실시예가 도 7 내지 도 9를 참조하여 설명된다. 제 3 실시예에서 선택 장치(select device)를 갖는 스티치 방법이 완성된다. 본 발명의 비트 라인과 제어 게이트 용량 감소는 예전의 금속 스티치와 연계하여 긴밀한 하부 어레이 공간에 비트 선택 게이트와 제어 선택 게이트를 배치하여 이루어진다. 도 8a는 접촉부를 형성한 후의 평면도를 예시한다. 제어 게이트 접촉부(252)는 하부 어레이의 끝에 배치된다. 비트 확산부 선택 게이트(211)가 하부 어레이의 양측면에 배치된다(도 7e). 비트 확산부 접촉부(251)가 도 8a에 도시된 바와 같이 하부 어레이의 다른 측면(alternate side)에 배치된다. 한 쌍의 제어 게이트 선택 장치(212)의 영역에서, 3개의 접촉부(253, 254, 253)가 도 8a에 도시된 바와 같이 배치된다. 선택 게이트는 어떤 하부 어레이가 선택되는지를 정한다. 중앙 접촉부(254)는 주 제어 라인에 접속된다. 접촉부(253)의 양측면은 하부 어레이 제어 게이트에 접속된다. 이들 비트 라인과 제어 게이트 접촉부는 3 금속 층을 사용하여 배선된다. 제 1 금속인 루프(262)와 국지 접속부(261; local connection)는 도 8b에 도시되어 있고, 제 2 금속인 주 비트 라인(271)은 도 8c에 도시되어 있고, 제 3 금속인 주 제어 라인(281)은 도 8d에 도시되어 있다.
도 7a, 도 7b, 도 7c는 제어 게이트와 그 접촉부를 형성하는 다양한 처리 단계에서의 단면들을 예시한다. 정합하는 폴리실리콘 층(242/243)이 도 7a에 도시된 바와 같이 워드 게이트(240) 상에 퇴적된다. 본 발명의 단계Dp서, 제어 게이트 접촉부 영역(243)이 얕은 홈 절연(STI; shallow trench isolation) 영역(202) 상에 배치되며, 이 영역은 리세스된 포토레지스트 마스크 또는 하드 마스크(290)로 덮여 있다. 마스크가 가해져서 제어 패드 영역을 제외한 제어 게이트 폴리실리콘을 노출시킨다. 그 다음에, 측벽 폴리실리콘의 수직 에칭이 수행되어 측벽의 제어 게이트(242)를 얻는다. 비트 확산부 접합부(203) 위에 있는 폴리실리콘이 에칭에 의해 제거된다. 그러나, STI 영역 상의 폴리실리콘을 리세스된 마스크(290)로 덮여 있고, 제어 게이트 접촉 패드에 대해 충전된 폴리실리콘은 도 7b에 도시된 바와 같이 남게 되며, 그 평면도가 도 7d에 나타나 있다.
선택 게이트를 포함하는 주변 영역을 형성한 후에, 위쪽의 질화물(230; cap nitride)이 노출될 때까지 산화물(245)이 퇴적되어 워드 게이트 사이의 영역이 채워지고 평탄화된다. 워드 라인(와이어) 폴리실리콘(246)이 퇴적되고, 이후에 위족의 질화물 스트립이 자동-정렬(self-alignment)된다. 워드 와이어는 워드 게이트 산화물까지 계속 퇴적된 폴리실리콘(246)과 워드 게이트 폴리실리콘(240)을 종래의 리소그래피와 이후에 RIE 에칭하여 형성된다. 이후에 제어 게이트 접촉부(252)를 형성하기 위해 산화물 충전, 산화물 CMP, 접촉부 개구, 텅스텐 퇴적 및 텅스텐 CMP의 순서로 종래의 접촉 공정이 수행된다. 도 7e는 접촉 공정 후의 평면도이다. 도 7c는 도 7e에서 제어 게이트 접촉부(252) 상에서 연장하는 A-A'에 따른 단면도이다.
확장된 확산부(204)가 확산 비트(204)와 비트 라인 선택 확산부(206) 사이의 전기적 연속성을 유지하기 위해 STI 형성 직후에 약 40 내지 60 KeV의 에너지 및 약 1E15 내지 2E15 이온/cm3 의 투여량(dose)으로 비소 이온 투입(Arsenic ion implantation) 공정에 의해 메모리 게이트(210)를 감싼 상태에서 N+ 확산부 내에 형성되어 있다(도 9a).
상기 제어 선택 장치(212)는 P-기판으로부터 분리된 P-웰(well)을 갖는 N-채널일 수 있으며, 또는 독립적인 N-웰을 갖는 P-채널 장치일 수 있다. P-채널 장치가 사용되는 경우, 선택 게이트(212) 상의 전압 적용은 낮은 접지 레벨 부근에서 방전되도록 신중하게 선택되어야 한다. P-채널 장치 상의 입력 전압은 적어도 임계 전압(Vt) 보다 낮다. P-임계값이 -1.0V이면, 온(ON)을 위한 선택 게이트 전압은 정상의 0V 대신에 적어도 -1.0V이어야 한다 그러나, 이러한 네가티브 전압에 의한 부가의 복잡성은 N-채널 선택 게이트와 비교할 때 유리하다. N-채널 선택 게이트 장치에서, 고전압(Vcg; 5 내지 6V)을 통과시키기 위해, 제어 선택 게이트는 적어도 Vcg+Vt(Vsub=Vcg에서)를 필요로하며, 이는 5.5V를 통과하기 위해 선택 게이트 상에 약 7 내지 8V가 요구된다는 것을 의미한다. 따라서, 이러한 과잉 전압 요구(거의 40% 이상)는 고전압 지지 장치들을 위한 적어도 40% 이상의 두꺼운 산화물의 사용을 요구한다. 이러한 과잉 산화물 두께는 P-채널 선택 장치가 N-채널 장치 대신에 선택되는 경우 방지될 수 있다.
한 쌍의 제어 게이트 선택 라인들은, 워드 게이트에 평행하게, 그리고 도 8a의 비트 라인과 제어 게이트 라인들에 수직으로 연장된다. 두 개의 제어 게이트들(212) 사이의 중앙 접점(254)은 도 8a 및 도 8d의 금속 M3(281)에 수직으로 연장되는 주 제어 게이트 라인에 대한 제어 게이트 접속 지점이 된다. 제어 게이트 선택 트랜지스터의 다른 확산 영역은 금속M1(261)에 의해 다른 단부의 폴리실리콘 제어 게이트 스티치(252)(도 8b)에 국부적으로 접속된다. 주 비트 라인들은 금속2(271)로, 그러나 CG 접점에 인접하여 연장되며, 비트 스티치(도 8c)를 완성하도록 주 제어 게이트 접점(254) 주위에 루프를 형성하기 위해 절단되어 금속1(261)에 하향 접속된다. 따라서, 서브-어레이 공간의 한 에지에서, 교번적인 비트 선택 게이트/스티치 비아 M2 라인 및 제어 게이트 선택/스티치 비아 M3이 M1-국부 접속부 및 루프를 사용하여 완성될 수 있다. 금속1은 폴리실리콘 워드 게이트 저항을 감소시키도록 소정 간격으로 워드 게이트 라인들을 스티치하기 위해 어레이 영역에 또한 사용될 수 있다.
미국특허 제6,248,633 B1호의 트윈 MONOS 셀 디바이스에 본 발명의 특정한와이어 처리 기술을 적용하는 것은 도 9c에 도시된다. 글로벌 금속 2를 통한 비트 라인 신호 BL[1]는 비트 선택 트랜지스터(Bit Select 1)와 일측부에 접속되고, 출력부는 다른 비트 선택 트랜지스터(Bit Select 0)의 드레인측에 접속된 비트 확산 라인의 다른 측부에 접속된다. 소스 접합점은 BL[0] 금속 2 라인에 접속된다. 두개의 비트 선택 트랜지스터 사이의 블록 내의 워드 라인 중 하나가 선택되면, BL[1]로부터의 비트 신호가 트윈 셀을 통해 진행하여 BL[0]에 이른다. 한편, CG[1]으로부터의 제어 게이트 신호는 제어 게이트 트랜지스터 CG[1]의 드레인측으로 드롭되어 선택 트랜지스터를 통과한다. 그후, 제어 게이트 신호는 두개의 비트 선택 트랜지스터 사이의 제어 게이트에 전달된다.
도 9b는 접촉부(256)가 매립된 선택 디바이스를 제어 게이트에 직접적으로 위치시키는 선택적인 방법을 도시한다. 이는 직접적인 접촉부가 서브-어레이 제어 게이트 및 선택 디바이스 소스 확산부를 연결하는 제 1 금속 로컬 와이어를 제거하기 때문에 스티치 영역을 감소시킨다. 제어 게이트는 선택 디바이스 소스 확산부까지 연장된다. 접촉부(256)는 ONO를 제거한 후에 기초 확산부에 접속된다. 제 3 금속을 구비한 메인 제어 게이트 라인(281)으로부터의 제어 게이트 신호는 적층된 비아(256)를 통해 진입되고 선택 게이트(213)가 선택될 때 소스 확산부(256)에 전달된다.
본 발명의 양호한 제 4 실시예에 있어서, 본 발명의 스티치 방법은 공동 계류중인 미국 특허원 제 09/810,122호 및 제 09/994,084호에 개시된 불휘발성 메모리에 사용될 수 있다. 본 실시예는 도 10 내지 도 12를 참조로 설명된다.
이중 MONOS 메모리 장치의 다른 어레이 배열에 있어서, 워드 게이트 및 제어 게이트를 평행하게 배치된 2 개의 금속 라인들에 스티칭하는 방법이 공개된다. 본 발명의 공정에서, 얕은 트렌치 격리(STI) 영역(302) 상의 제어 게이트 접촉 영역(343)이 오목한 포토레지스트 또는 TEOS 산화막과 같은 하드 마스크에 의해 커버된다. 다음에, 측벽 폴리실리콘의 수직 에칭이 수행된다. 측벽 제어 게이트(342)가 워드 게이트(340)의 측벽들 상에 잔류된다. 하지만, 상기 폴리실리콘(343)은 도 10 (a)에 도시된 바와 같이 오목한 마스크(391)에 의해 보호된다. 기존의 CMOS 게이트 정의가 메모리 영역을 보호하면서 논리 게이트 구조를 형성하기 위해 이어진다. 다음에, 논리 게이트용의 측벽 절연 스페이서가 도 10 (b)에 도시된 바와 같이 이어진다. 상기 논리 게이트 상의 측벽 절연 스페이서는 얇은 산화물 및 질화물 스페이서일 수 있다. 측벽 제어 게이트는 40 nm보다 얇을 수 있고 제어 폴리실리콘 게이트의 상부는 워드 게이트 폴리실리콘의 상부보다 바람직하게 낮을 수 있으므로, 상기 질화물 스페이서는 전체적인 제어 게이트 폴리실리콘을 커버할 수 있다. 비트 접촉부(351)의 개방 동안에, 상기 질화물 층상의 접촉 구멍의 약간의 중복은 질화물이 산화 RIE 동안에 보다 낮은 에칭 속도를 가지므로 허용 가능하다. 제어 게이트 접촉부(352)가 제어 게이트 접촉 폴리실리콘(343) 상에 제조된다. 워드 라인 접촉부(355)와 비트 접촉부(351)도 형성된다. 상기 비트 라인은 도 10 (c) 및 도 11 (b)에서와 같이 제 1 금속부(361)에 의해 와이어되고, 제어 게이트는 도 11 (c)에서와 같이 제 2 금속부(371)에 의해 스티칭되며, 워드 라인은 도 11 (d)에서와 같이 제 3 금속부(381)에 의해 스티칭된다.
각각의 셀의 확산부는 도 10 (c), 도 11 (b) 및 도 12 (b)에서와 같이 접촉부(351)에 의해 레벨 금속부(M1)(361)에 접속된다. 상기 폴리실리콘 제어 게이트 라인(342)들과 폴리실리콘 워드 게이트 라인(340)들은 도 12 (a)에서와 같이 서로 평행하게 또한 비트 금속 라인(361)에 직각으로 배치된다. 금속부(M2)((371)는 제어 게이트(342)를 스티칭하는데 사용되며(도 11 (c)), 금속부(M3)(381)는 워드 게이트(340)를 스티칭하는데 사용된다(도 11 (d)). 워드 게이트 접촉부(355)는 워드 게이트 접촉 영역을 회피하기 위해 제어 게이트(M2)를 절단하고 금속 라인(1)에서 루프 형성함으로써 생성되는 개방 공간 내에 배치된다(도 11 (c)). 금속 라인(2)과 금속 라인(3)을 금속 피치의 2/1만큼 이동시키고 M1뿐만 아니라 M2로 루프 형성함으로써, 모든 제어 게이트 라인(342)과 다른 모든 워드 게이트 라인(340)이 동일 영역 내에서 접촉될 수 있다(도 12 (a)).
이 실시예에 대한 등가 회로도가 도 12 (d)에 도시되어 있다. 스티칭 영역은 상부 스티칭 영역과 하부 스티칭 영역으로서 정의된 메모리 어레이 블록의 양쪽 상에 배치된다. 상기 제어 게이트 라인을 스티칭하기 위한 제어 게이트 접촉부들이 상기 상부 영역과 하부 영역 상에 배치된다. 워드 접촉부들이 상부 영역 및 하부 영역 상에 교번으로 배치된다.
본 발명은 최소 금속 피치에 의해 제한되는 셀 크기 내에서 3 개의 고저항 라인들을 3 개의 저저항 금속 라인들에 스티칭하는 방법을 제공한다. 고저항 라인의 스티칭 접촉 면적을 형성하기 위한 방법들이 제공되었다. 스티칭 이외에, 비트 라인 선택 트랜지스터들 및/또는 제어 게이트 선택 트랜지스터들이 제공될 수 있다.
본 발명은 바람직한 실시예들을 참조하여 특별히 도시되고 설명되었지만, 각종 형태 변화 및 세부 사항 변화가 본 발명의 취지 및 범위로부터의 이탈없이 행해질 수 있음을 당업자는 알 수 있다.
본 발명은 특정 어레이 단부 구조와 그 제조 방법을 제공하여, 제어 게이트 폴리실리콘이 확산 비트 라인의 상부로 이어지는 확산 비트 라인과, 제어 게이트 및, 워드 게이트의 3개의 저항층은 최소 금속 피치를 유지하는 3층의 금속 라인 만으로 가장 효과적으로 스티치되는 효과가 있다.

Claims (72)

  1. MONOS 메모리 어레이의 3개의 저항층들을 3개의 도전층들에 스티칭(stitch)하는 방법에 있어서:
    상기 3개의 저항층들을 갖는 MONOS 메모리 어레이를 제공하는 단계로서, 상기 3개의 저항층들은 하단 저항층, 중간 저항층 및 상단 저항층으로서 수직으로 적층되고, 상기 하단 및 중간 저항층들은 서로 평행하게 되어 있고, 상기 상단 저항층은 상기 하단 및 중간 저항층들과 직각으로 연장하는, 상기 MONOS 메모리 어레이제공 단계; 및
    각 상부 도전층에 의해 상기 저항층들 각각을 주기적으로 접촉하는 단계를 포함하고, 상기 접촉은 상기 스티칭(stitching)이고, 상기 접촉 단계는,
    상기 상단 저항층을 위에 놓이는(overlie) 하단 도전층에 상기 중간 저항층을 주기적으로 접속하는 단계와,
    상기 하단 저항층을 노출시키기 위해 상기 중간 저항층을 절단하는 단계와,
    상기 노출된 하단 저항층으로부터 상단 도전층까지 접점/비아 스택(contact/via stack)을 설치하는 단계와,
    상기 중간 저항층의 상기 단부들을 접촉함으로써 상기 중간 저항층의 절단 단부들을 중간 도전층에 접속하는 단계로서, 상기 중간 도전층은 상기 하단 도전층을 위에 놓이고 상기 상단 도전층의 아래에 놓이며, 상기 중간 도전층은 상기 접점/비아 스택 주위에 루프되는, 상기 접속 단계와,
    상기 상단 저항층을 상기 중간 도전층에 접속하는 단계를 포함하는, 3개의 저항층들을 3개의 도전층에 스티칭하는 방법.
  2. 제 1 항에 있어서,
    상기 스티칭은 저항 라인들의 교호 세트들에서 행해지는, 3개의 저항층들을 스티칭하는 방법.
  3. 제 1 항에 있어서,
    상기 하단 및 중간 저항 라인들은 비트 라인 및 제어 게이트 라인이고, 상기 상단 저항 라인은 워드 게이트 라인인, 3개의 저항층들을 3개의 도전층에 스티칭하는 방법.
  4. 제 1 항에 있어서,
    상기 하부 및 중간 저항선들은 워드 라인 및 제어 게이트 라인들이고, 상기 상부 저항선들은 비트 라인인, 3개의 저항층들을 3개의 도전층에 스티칭하는 방법.
  5. 제 1 항에 있어서,
    상기 스티칭 방법은 상기 MONOS 메모리 어레이의 저항을 감소시키는, 3개의 저항충들을 3개의 도전층에 스티칭하는 방법.
  6. 제 1 항에 있어서,
    상기 스티칭 방법은 최소 금속 피치에 의해 제한된 셀 크기내에서 수행되는, 3개의 저항층들을 3개의 도전층에 스티칭하는 방법.
  7. MONOS 메모리 어레이내의 3개의 저항층들을 3개의 도전층들에 스티칭하는 방법에 있어서,
    상기 3개의 저항층들을 갖는 MONOS 메모리 어레이를 제공하는 단계로서, 상기 3개의 저항층들은 하부, 중간 및, 상부 저항층으로서 수직으로 적층되고, 상기 하부 및 중간 저항층들은 서로 평행하게 되어있고, 상기 상부 저항층은 상기 하부 및 중간 저항층들에 직각으로 연장하는, 상기 제공 단계; 및
    각각의 상부 도전층에 의해 상기 저항층들 각각에 주기적으로 접촉시키는 단계로서, 상기 접촉이 상기 스티칭 방법인, 상기 접촉 단계를 포함하며, 상기 접촉 단계는,
    상기 상부 저항층 위에 있는 하부 도전층에 상기 상부 저항층을 주기적으로 접촉시키는 단계;
    상기 하부 저항층을 노출시키도록 상기 중간 저항층을 절단하는 단계;
    상기 노출된 하부 저항층으로부터 상부 도전층까지 접점/비아 스택을 설치하는 단계;
    상기 중간 저항층의 상기 단추들을 상기 하부 도전층에 접촉시켜서 상기 중간 저항층의 절단된 단부들을 접속시키는 단계로서, 상기 하부 도전층은 상기접점/비아 스택 주위에 루프하는, 상기 접속 단계; 및
    상기 중간 저항층을 중간 도전층에 접속시키는 단계로서, 상기 중간 도전층은 상기 하부 도전층위에 있고 상기 상부 도전층아래에 있는, 상기 접속 단계를 포함하는, 저항층들을 도전층들에 스티칭하는 방법.
  8. 제 7 항에 있어서,
    상기 스티칭 방법은 저항선들의 교호 세트들상에서 행해지는, 저항층들을 도전층들에 스티칭하는 방법.
  9. 제 7 항에 있어서,
    상기 하부 및 중간 저항선들은 비트 라인과 제어 게이트 라인이고, 상기 상부 저항선은 워드 게이트 라인인, 저항층들을 도전층들에 스티칭하는 방법.
  10. 제 7 항에 있어서,
    상기 상부 및 중간 저항선들은 워드 라인가 제어 게이트 라인이고, 상기 상부 저항선은 비트 라인인, 저항층들을 도전층들에 스티칭하는 방법.
  11. 제 7 항에 있어서,
    상기 스티칭 방법은 상기 MONOS 메모리 어레이의 저항을 감소시키는, 저항층들을 도전층들에 스티칭하는 방법.
  12. 제 7 항에 있어서,
    상기 스티칭 방법은 최소 금속 피치에 의해 제한된 셀 크기내에서 실행되는, 저항층들을 도전층들에 스티칭하는 방법.
  13. MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법에 있어서,
    MONOS 메모리 어레이내의 복수의 메모리 셀들을 제공하는 단계로서, 각 메모리 셀은:
    워드 게이트의 어느 한 측면상의 저장 셀;
    상기 저장 셀들 각각의 아래에 있는 비트 확산 접합으로서, 상기 비트 확산 접합들 각각은 인접한 메모리 셀의 인접한 저장 셀과 공유되는, 상기 비트 확산 접합; 및
    아래에 있는 상기 비트 확산 접합들과 전기적으로 격리된 상기 저장 셀들 각각의 위에 있는 제어 게이트로서, 상기 제어 게이트들과 상기 비트 확산 접합들은 평행하게 되고, 상기 워드 게이트들은 상기 제어 게이트들과 상기 비트 확산 접합들과 직각으로 연장하는 상기 제어 게이트를 포함하고,
    상기 어레이내의 워드 게이트들은 워드 라인들을 형성하고, 상기 어레이내의 상기 제어 게이트들은 제어 게이트 라인들을 형성하고, 상기 어레이내의 상기 비트 확산 접합들은 비트 라인들을 형성하는, 상기 메모리 셀 제공 단계;
    상기 워드 게이트 라인들위에 있는 하부 도전층에 상기 제어 게이트 라인들을 주기적으로 접속시키는 단계;
    상기 비트 라인들을 노출시키도록 상기 제거 게이트 라인들을 절단하는 단계;
    상기 노출된 비트 라인들로부터 상부 도전층까지 접점/비아 스택을 설치하는 단계;
    상기 제어 게이트 라인들의 상기 단부들을 중간 도전층에 접촉시켜서 상기 제어 게이트 라인들의 절단된 단부들을 접속시키는 단계로서, 상기 중간 도전층은 상기 하부 도전층위에 있고 상기 상부 도전층아래에 있으며, 상기 중간 도전층은 상기 접점/비아 스택 주위에 루프하는, 상기 접속시키는 단계; 및
    상기 워드 게이트 라인들을 상기 중간 도전층에 접속시키는 단계를 포함하는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  14. 제 13 항에 있어서,
    상기 스티칭하는 방법은 제어 게이트 라인들, 비트 라인들 및, 워드 라인들의 교호 세트들상에서 행해지는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  15. 제 13 항에 있어서,
    상기 스티칭하는 방법은 상기 MONOS 메모리 어레이의 저항을 감소시키는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  16. 제 13 항에 있어서,
    상기 스티칭하는 방법은 최소 금속 피치에 의해 제힌된 셀 크기내에서 실행되는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  17. MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법에 있어서,
    MONOS 메모리 어레이내의 복수의 메모리 셀들을 제공하는 단계로서, 각 메모리 셀은:
    워드 게이트의 어느 한 측면상의 저장 셀;
    상기 저장 셀들 각각의 아래에 있는 비트 확산 접합으로서, 상기 비트 확산 접합들 각각은 인접한 메모리 셀의 인접한 저장 셀과 공유되는, 상기 비트 확산 접합; 및
    아래에 있는 상기 비트 확산 접합들과 전기적으로 격리된 상기 저장 셀들 각각의 위에 있는 제어 게이트로서, 상기 제어 게이트들과 상기 비트 확산 접합들은 평행하게 되고, 상기 워드 게이트들은 상기 제어 게이트들과 상기 비트 확산 접합들과 직각으로 연장하는 상기 제어 게이트를 포함하고,
    상기 어레이내의 워드 게이트들은 워드 라인들을 형성하고, 상기 어레이내의 상기 제어 게이트들은 제어 게이트 라인들을 형성하고, 상기 어레이내의 상기 비트 확산 접합들은 비트 라인들을 형성하는, 상기 메모리 셀 제공 단계;
    상기 워드 게이트 라인들위에 있는 중간 도전층에 상기 제어 게이트 라인들을 주기적으로 접속시키는 단계;
    상기 비트 라인들을 노출시키도록 상기 제거 게이트 라인들을 절단하는 단계;
    상기 노출된 비트 라인들로부터 상부 도전층까지 접점/비아 스택을 설치하는 단계로서, 상기 상부 도전층은 상기 중간 도전층위에 있는, 상기 설치 단계;
    상기 제어 게이트 라인들의 상기 단부들을 하부 도전층에 접촉시켜서 상기 제어 게이트 라인들의 절단된 단부들을 접속시키는 단계로서, 상기 하부 도전층은 상기 중간 도전층아래에 있고, 상기 하부 도전층은 상기 접점/비아 스택 주위에 루프하는, 상기 접속시키는 단계; 및
    상기 워드 게이트 라인들을 상기 하부 도전층에 접속시키는 단계를 포함하는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  18. 제 17 항에 있어서,
    상기 스티칭 방법은 제어 게이트 라인들과 비트 라인들의 교호 세트들상에서 행해지는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  19. 제 17항에 있어서,
    상기 스티칭 방법은 상기 MONOS 메모리 어레이의 저항을 감소시키는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  20. 제 17 항에 있어서,
    상기 스티칭 방법은 최소 금속 피치에 의해 제한된 셀 크기내에서 실행되는, MONOS 메모리 어레이내의 저항층들을 스터칭하는 방법.
  21. MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법에 있어서,
    MONOS 메모리 어레이내의 복수의 메모리 셀들을 제공하는 단계로서, 각 메모리 셀은:
    워드 게이트의 어느 한 측면상의 저장 셀;
    상기 저장 셀들 각각의 아래에 있는 비트 확산 접합으로서, 상기 비트 확산 접합들 각각은 인접한 메모리 셀의 인접한 저장 셀과 공유되는, 상기 비트 확산 접합; 및
    아래에 있는 상기 비트 확산 접합들과 전기적으로 격리된 상기 저장 셀들 각각의 위에 있는 제어 게이트로서, 상기 제어 게이트들과 상기 비트 확산 접합들은 평행하게 되고, 상기 워드 게이트들은 상기 제어 게이트들과 상기 비트 확산 접합들과 직각으로 연장하는 상기 제어 게이트를 포함하고,
    상기 어레이내의 워드 게이트들은 워드 라인들을 형성하고, 상기 어레이내의 상기 제어 게이트들은 제어 게이트 라인들을 형성하고, 상기 어레이내의 상기 비트 확산 접합들은 비트 라인들을 형성하는, 상기 메모리 셀 제공 단계;
    각각의 상부 도전층에 의해 상기 워드 라인들, 제어 게이트 라인들 및, 비트 라인들 각각을 주기적으로 접촉시키는 단계로서, 상기 접촉이 상기 스티칭이고,
    상기 워드 게이트 라인들위에 있는 중간 도전층에 상기 제어 게이트 라인들을 주기적으로 접속시키는 단계;
    상기 비트 라인들을 노출시키도록 상기 제거 게이트 라인들을 절단하는 단계;
    상기 노출된 비트 라인들로부터 상부 도전층까지 접접/비아 스택을 설치하는 단계로서, 상기 상부 도전층은 상기 중간 도전층위에 있는, 상기 접점/비아 스택을 설치하는 단계;
    상기 제어 게이트 라인들의 상기 단부들을 하부 도전층에 접촉시켜서 상기 제어 게이트 라인들의 절단된 단부들을 접속시키는 단계로서, 상기 하부 도전층은 상기 중간 도전층아래에 있고, 상기 하부 도전층은 상기 접점/비아 스택 주위에서 루프하는, 상기 접속시키는 단계; 및
    상기 워드 게이트 라인들을 상기 하부 도전층에 접속시키는 단계를 포함하는, 상기 접촉시키는 단계; 및
    상기 MONOS 메모리 셀들의 서브-어레이들사이의 상기 스티칭 방법의 영역들로 선택 트랜지스터들을 부가하는 단계를 포함하는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  22. 제 21 항에 있어서,
    상기 스티칭 방법은 제어 게이트 라인들과 비트 라인들의 교호 세트들상에서 행해지는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  23. 제 21 항에 있어서,
    상기 스티칭 방법은 상기 MONOS 메모리 어레이의 저항을 감소시키는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  24. 제 21 항에 있어서,
    상기 스티칭 방법은 최소 금속 피치에 의해 제한된 셀 크기내에서 수행되는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  25. 제 21 항에 있어서,
    상기 MONOS 메모리 셀들의 서브 어레이들사이의 상기 스티칭의 영역들로 선택 트랜지스터들을 부가하는 상기 단계는,
    상기 제어 게이트들의 형성전에 상기 제어 게이트들의 엣지를 지나 상기 비트 확산들을 연장하는 단계;
    상기 서브-어레이들 각각의 어느 한 측면상의 상기 연장된 비트 확산들과 교대로 및 상기 연장된 비트 확산들에 걸쳐 수평으로 비트 라인 선택 트랜지스터들을 형성하는 단계; 및
    상기 중간 도전층에의 접점 스택들에 의해. 연장되지 않은 비트 확산들을 상기 비트 라인들에 접속시키는 단계를 포함하는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  26. 제 21 항에 있어서,
    상기 MONOS 메모리 셀들의 서브-어레이들사이의 상기 스티칭 방법의 영역들로 선택 트랜지스터들을 부가하는 상기 단계는,
    상기 서브-어레이들사이에 제어 게이트 선택 트랜지스터들의 쌍들을 형성하는 단계; 및
    셸로우 트렌치 절연 영역들에 대해 제어 게이트 접점들을 형성하는 단계로서, 중심 제어 게이트는 한 쌍의 2개의 제어 게이트 선택 트랜지스터들사이에 있고, 외부의 제어 게이트 접점들은 상기 쌍들 각각의 외부 측면들상에 있고, 상기 중심 제어 게이트 접점들은 상기 상부 도전선들에 의해 상기 제어 게이트선들에 접속되고, 상기 외부 제어 게이트들은 가장 가까운 상기 서브-어레이의 제어 게이트들에 접촉하는, 상기 제어 게이트 접점 형성 단계를 포함하는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  27. 제 1 항에 있어서,
    상기 서브-어레이 제어 게이트들 각각은 상기 제어 게이트 선택 트랜지스터의 소스 확산에 상기 하부 도전층에 의해 접속되는, 3개의 저항층들을 스티칭하는 방법.
  28. 제 21 항에 있어서,
    상기 서브-어레이 제어 게이트들 각각은 대응하는 상기 제어 게이트 선택 트랜지스터의 소스 확산으로 확장되고, 그에의해 상기 제어 게이트들 각각을 대응하는 제어 게이트 선택 트랜지스터 소스 확산에 직접 접속시키는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  29. 제 26 항에 있어서,
    상기 제어 게이트 선택 트랜지스터들은 절연된 P-웰(P-well)내의 N-채널 디바이스 및 독립된 N-웰(N-well)내의 P-채널 디바이스로 이루어진 그룹으로부터 선택되는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  30. 제 26 항에 있어서,
    상기 제어 게이트 선택 트랜지스터들의 쌍들은 상기 워드선들과 평행하고 상기 비트선들과 상기 제어 게이트선들에 수직인, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  31. 제 21 항에 있어서,
    선택 트랜지스터들을 상기 MONOS 메모리 셀들의 서브 어레이들 사이의 상기 스티칭의 영역들에 더하는 상기 단계는,
    상기 제어 게이트들의 형성 전에 상기 제어 게이트들의 에지를 지나서 교대로 상기 비트 확산들을 확장하는 단계와,
    각각의 상기 서브 어레이들의 어느 한 쪽 측면 상에 상기 확장된 비트 확산들과 교대로 및 상기 확장된 비트 확산들을 수평으로 가로지르는 비트선 선택 트랜지스터들을 형성하는 단계와,
    상기 중간 도전층에 접점 스택들에 의해 상기 비트선들로 확장되지 않은 비트 확산들을 접속시키는 단계와,
    2개의 상기 서브 어레이들의 2개의 에지들 내에 2개의 상기 비트 라인 선택 트랜지스터들 사이의 단의 바깥에 제어 게이트 선택 트랜지스터들의 쌍을 형성하는 단계와,
    얕은 트렌치 절연 영역들 상에 제어 게이트 접점들을 형성하는 단계로서, 중간 제어 게이트 접점들은 2개의 제어 게이트 선택 트랜지스터들 쌍에 놓이고, 바깥의 제어 게이트 접점들은 각각의 상기 쌍들의 바깥 측면들 상에 놓이고, 상기 중간 제어 게이트 접점들은 상기 상부 도전층에 의해 상기 제어 게이트선들에 접속되며, 상기 바깥의 제어 게이트들은 가장 가까운 상기 서브 어레이의 제어 게이트들과 접촉하는, 상기 형성 단계를 포함하는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  32. 제 31 항에 있어서,
    상기 서브 어레이 제어 게이트들 각각은 상기 제어 게이트 선택 트랜지스터의 소스 확산에 상기 하부 도전층의 하나에 의해 접속되는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  33. 제 31 항에 있어서,
    상기 서브 어레이 제어 게이트들 각각은 상기 대응하는 제어 게이트 선택 트랜지스터의 소스 확산으로 확장되며 그것에 의해 대응하는 제어 게이트 선택 트랜지스터 소스 확산에 각각의 상기 제어 게이트들을 직접 접속시키는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  34. 제 31 항에 있어서,
    상기 제어 게이트 선택 트랜지스터들은 절연된 P-웰내의 N 채널 디바이스 및 독립된 N-웰내의 P 채널 디바이스로 이루어진 그룹으로부터 선택되는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  35. 제 31 항에 있어서,
    상기 제어 게이트 선택 트랜지스터들의 쌍들은 상기 워드선들과 평행하고 상기 비트선들과 상기 제어 게이트선들에 수직인, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  36. MONOS 메모리 어레이내의 저항층들을 스티칭하는(stitching) 방법에 있어서, MONOS 메모리 어레이내의 다수의 메모리 셀들을 제공하는 단계로서, 각각의 메모리 셀은,
    워드 게이트의 어느 한 쪽 측면 상의 저장 셀과,
    상기 각각의 저장 셀들 아래에 놓여 있는 비트 확산 접합으로서, 인접한 메모리 셀의 인접한 저장 셀과 공유되는, 상기 각각의 비트 확산 접합들, 및
    상기 비트 확산 접합들 아래에 놓여 있으며 전기적으로 절연된 상기 각각의 저장 셀들 위에 놓여 있는 제어 게이트로서, 상기 제어 게이트들과 상기 워드 게이트들은 평행하며, 상기 비트 확산 접합들은 상기 제어 게이트들과 상기 워드 게이트들과 직각으로 놓여 있는, 상기 제어 게이트를 포함하며,
    상기 어레이내의 워드 게이트들은 워드선들을 형성하고, 상기 어레이내의 상기 제어 게이트들은 제어 게이트선들을 형성하고, 상기 어레이내의 상기 비트 확산 접합들은 비트선들을 형성하는, 상기 제공 단계와,
    상기 워드 게이트선들 위에 놓여 있는 하부 도전층에 상기 비트선들을 주기적으로 접속시키는 단계와,
    중간 도전층에 상기 제어 게이트선들을 주기적으로 접속시키는 단계와,
    상기 워드 게이트선들로부터 상기 중간 도전층 위에 놓여 있는 상부 도전층까지 접점/비아 스택(contact/via stack)을 설치하는 단계, 및
    상기 제어 게이트선들을 하부 도전층에 접촉시키는 단계로서, 상기 하부 도전층은 상기 중간 도전층 아래에 놓여 있으며 상기 접점/비아 스택 주위에 루프하는, 상기 접촉 단계를 포함하는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  37. 제 36 항에 있어서,
    상기 스티칭은 교호 세트들의 제어 게이트선들과 워드선들 상에서 행해지는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  38. 제 36 항에 있어서,
    상기 중간 도전선과 상기 상부 도전선은 금속 피치를 절반만큼 시프트시키고, 상기 중간 도전층은 또한 상기 접점/비아 스택 주위에 루프하며, 상기 스티칭은 모든 제어 게이트선 상에서 및 교호 세트들의 워드선들 상에서 행해지는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  39. 제 36 항에 있어서,
    상기 스티칭 방법(stitching method)은 상기 MONOS 메모리 어레이의 저항을 감소시키는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  40. 제 36 항에 있어서,
    상기 스티칭 방법은 최소 금속 피치에 의해 한정된 셀 사이즈 내에서 수행되는, MONOS 메모리 어레이내의 저항층들을 스티칭하는 방법.
  41. 스티치드 MONOS 메모리 어레이에 있어서,
    3개의 저항성 층들로서, 상기 3개의 저항성 층들은 하부, 중간 및 상부 저항성 층으로서 수직으로 적층되고, 상기 하부 및 중간 저항성 층들은 서로 평행하게 되어 있고, 상기 상부 저항성 층은 상기 하부 및 중간 저항성 층들에 직각으로 연장하는, 상기 3개의 저항성 층들과,
    각각의 상기 저항성 층들이 각각의 상부 도전성 층에 주기적으로 접촉하는 스티치들을 포함하고,
    상기 스티치들은:
    상기 중간 저항성 층으로부터 상기 상부 저항성 층을 중첩하는 하부 도전성 층으로의 접속들과,
    상기 하부 저항성 층으로부터 상부 도전성 층으로의 접점/비아 스택들과,
    상기 중간 저항성 층의 절단 단부들을 접속하는 중간 도전성 층으로서, 상기 중간 도전성 층은 상기 하부 도전성 층 위에 놓이고 상기 상부 도전성 층 아래에 놓이고, 상기 중간 도전성 층은 상기 접점/비아 스택들 주위에 루프하는, 상기 중간 도전성 층과,
    상기 상부 저항성 층으로부터 상기 중간 도전성 층으로의 접속들을 포함하는, 스티치드 MONOS 메모리 어레이.
  42. 제 41 항에 있어서,
    상기 스티치들은 저항성 라인들의 교호 세트들(alternate sets) 위에 배치되는, 스티치드 MONOS 메모리 어레이.
  43. 제 41 항에 있어서,
    상기 하부 및 중간 저항성 라인들은 비트 라인과 제어 게이트 라인이며 상기 상부 저항성 라인은 워드 게이트 라인인, 스티치드 MONOS 메모리 어레이.
  44. 제 41 항에 있어서,
    상기 하부 및 중간 저항성 라인들은 워드 라인 및 제어 게이트 라인이고 상기 상부 저항성 라인은 비트 라인인, 스티치드 MONOS 메모리 어레이.
  45. 제 41 항에 있어서,
    상기 스티치들은 상기 MONOS 메모리 어레이의 저항을 감소시키는, 스티치드 MONOS 메모리 어레이.
  46. 제 41 항에 있어서,
    상기 스티치들은 최소 금속 피치에 의해 한정된 셀 사이즈 내에 놓이는, 스티치드 MONOS 메모리 어레이.
  47. 스티치드 MONOS 메모리 어레이에 있어서,
    3개의 저항성 층들로서, 상기 3개의 저항성 층들은 하부, 중간 및 상부 저항성 층으로서 수직으로 적층되고, 상기 하부 및 중간 저항성 층들은 서로 평행하게 되어 있고, 상기 상부 저항성 층은 상기 하부 및 중간 저항성 층들에 직각으로 연장하는, 상기 3개의 저항성 층들과,
    각각의 상기 저항성 층들이 각각의 상부 도전성 층에 주기적으로 접촉하는 스티치들을 포함하고,
    상기 스티치들은:
    상기 상부 저항성 층으로부터 상기 상부 저항성 층을 중첩하는 하부 도전성 층으로의 접속들과,
    상기 하부 저항성 층으로부터 상부 도전성 층으로의 접점/비아 스택들과,
    상기 중간 저항성 층의 절단 단부들을 접속하는 하부 도전성 층으로서, 상기 하부 도전성 층은 상기 접점/비아 스택들 주위에 루프하는, 상기 하부 도전성 층과,
    상기 중간 저항성 층으로부터 상기 중간 도전성 층으로의 접속들로서, 상기 중간 도전성 층은 상기 하부 도전성 층 위에 놓이고 상기 상부 도전성 층 아래에 놓이는, 상기 접속들을 포함하는, 스티치드 MONOS 메모리 어레이.
  48. 제 47 항에 있어서,
    상기 스티치들은 저항성 라인들의 교호 세트들 상에 배치되는, 스티치드 MONOS 메모리 어레이.
  49. 제 47 항에 있어서,
    상기 하부 및 중간 저항성 라인들은 비트 라인과 제어 게이트 라인이고, 상기 상부 저항성 라인은 워드 게이트 라인인, 스티치드 MONOS 메모리 어레이.
  50. 제 47 항에 있어서,
    상기 바닥 및 중간 저항성 라인들은 워드 라인과 제어 게이트 라인이고, 상기 상부 저항성 라인은 비트 라인인, 스티치드 MONOS 메모리 어레이.
  51. 제 47 항에 있어서,
    상기 스티치들(stitches)은 상기 MONOS 메모리 어레이의 저항을 감소시키는, 스티치드 MONOS 메모리 어레이.
  52. 제 47 항에 있어서,
    상기 스티치들은 최소 금속 피치에 의해 한정된 셀 사이즈 내에 놓이는, 스티치드 MONOS 메모리 어레이.
  53. 스티치드 MONOS 메모리 어레이에 있어서,
    MONOS 메모리 어레이 내의 복수의 메모리 셀들로서, 각 메모리 셀은,
    워드 게이트의 각 측 상에 저장 셀;
    상기 저장 셀들 각각의 아래에 있는 비트 확산 접합으로서, 상기 비트 확산 접합들의 각각은 인접 메모리 셀의 인접 저장 셀과 공유되는, 상기 비트 확산 접합; 및
    아래에 놓인 상기 비트 확산 접합들로부터 전기적으로 절연된 각각의 상기 저장 셀들 위에 놓인 제어 게이트로서, 상기 제어 게이트들과 상기 비트 확산 접합들은 평행하게 되어 있고, 상기 워드 게이트들은 상기 제어 게이트들과 상기 비트 확산 접합들과 직각으로 연장하는, 상기 제어 게이트를 포함하며,
    상기 어레이 내의 워드 게이트들은 워드 라인들을 형성하고, 상기 어레이 내의 상기 제어 게이트들은 제어 게이트 라인들을 형성하고, 상기 어레이 내의 상기 비트 확산 접합들은 비트 라인들을 형성하는, 상기 복수의 메모리 셀들;
    상기 제어 게이트 라인들로부터 상기 워드 게이트 라인들 위에 놓인 하부 도전층으로의 접속들;
    상기 비트 라인들로부터 상부 도전층까지 접점/비아 스택들;
    상기 제어 게이트 라인들의 절단 단부들을 접속하는 중간 도전층으로서, 상기 중간 도전층은 상기 하부 도전층 위에 놓이고 상기 상부 도전층 아래에 놓이며, 상기 중간 도전층은 상기 접점/비아 스택들의 주위에 루프하는, 상기 중간 도전층; 및
    상기 워드 게이트 라인들로부터 상기 중간 도전층으로의 접속들을 포함하는, 스티치드 MONOS 메모리 어레이.
  54. 제 53 항에 있어서,
    상기 접속들은 제어 게이트 라인들, 비트 라인들 및 워드 라인들의 교호 세트들 상에 놓여있는, 스티치드 MONOS 메모리 어레이.
  55. 스티치드 MONOS 메모리 어레이에 있어서,
    MONOS 메모리 어레이 내의 다수의 메모리 셀들로서, 각각의 메모리 셀은,
    워드 게이트 각 측의 저장 셀과;
    각각의 상기 저장 셀들 아래에 있는 비트 확산 접합으로서, 각각의 상기 비트 확산 접합들은 인접 메모리 셀의 인접 저장 셀과 공유되는, 상기 비트 확산 접합과;
    아래에 놓인 상기 비트 확산 접합으로부터 전기적으로 절연된 각각의 상기 저장 셀들위에 놓인 제어 게이트로서, 상기 제어 게이트들 및 상기 비트 확산 접합들은 평행하게 되어 있고, 상기 워드 게이트들은 상기 제어 게이트들 및 상기 비트 확산 접합들과 직각으로 연장하고, 상기 제어 게이트를 포함하는, 상기 다수의 메모리 셀들;
    상기 어레이 내의 워드 게이트들은 워드 라인들을 형성하고, 상기 어레이 내의 상기 제어 게이트들은 제어 게이트 라인들을 형성하고, 및 상기 어레이 내의 상기 비트 확산 접합들은 비트 라인들을 형성하고 ;
    상기 제어 게이트 라인들로부터 상기 워드 게이트 라인들 위에 놓인 중간 도전층으로의 접속들;
    상기 비트 라인들로부터 상부 도천층까지의 접점/비아 스택들로서, 상기 상부 도전층은 상기 중간 도전층 상에 놓이는 접점/비아 스택들;
    상기 제어 게이트 라인들의 절단 단부들을 접속하는 하부 도전층으로서 상기하부 도전층은 상기 중간 도전층 아래에 놓이고, 상기 하부 도전층은 상기 접점/비아 스택들 주위에 루프하는, 상기 하부 도전층;
    상기 워드 게이트 라인들로부터 상기 하부 도전층으로의 접속들을 포함하는, 메모리 어레이.
  56. 제 55 항에 있어서,
    상기 접속들은 제어 게이트 라인들 및 비트 라인들의 교호 세트들 상에 놓인, 메모리 어레이.
  57. 스티치드(stitched) MONOS 메모리 어레이에 있어서,
    MONOS 메모리 어레이 내에 복수의 메모리 셀들로서,
    각 메모리 셀은,
    워드 게이트의 각 측면 상에 저장 셀과,
    상기 저장 셀들 각각의 아래에 놓이는 비트 확산 접합으로서, 상기 비트 확산 접합들 각각이 인접한 메모리 셀의 인접 저장 셀과 공유되는, 상기 비트 확산 접합과,
    아래에 놓이는 상기 비트 확산 접합들로부터 전기적으로 절연된 상기 저장 셀들 각각 위에 놓이는 제어 게이트로서, 상기 제어 게이트들 및 상기 비트 확산 접합들은 평행하게 되어 있고, 상기 워드 게이트들은 상기 제어 게이트들 및 상기 비트 확산 접합들에 직각으로 연장하는, 상기 제어 게이트를 포함하고,
    상기 워드 라인들로부터 상기 어레이 내의 워드 게이트들, 제어 게이트 라인들로부터 상기 어레이 내의 상기 제어 게이트들, 및 비트 라인들로부터 상기 어레이 내의 상기 비트 확산 접합들은 비트 라인들을 형성하는, 상기 복수의 메모리 셀과,
    각각의 상부 도전성 층에 의한 상기 워드 라인들, 제어 게이트 라인들, 및 비트 라인들 각각에 주기적으로 접촉하는 스티치들로서,
    상기 접촉은,
    상기 제어 게이트 라이들로부터 상기 워드 게이트 라인들 위에 놓이는 중간 도전성 층으로의 접속들과,
    상기 비트 라인들에서 상부 도전성 층으로의 접점/비아 스택들(contact/via stacks)로서, 상기 상부 도전성 층이 상기 중간 도전성 층인, 상기 접점/비아 스택들과,
    상기 제어 게이트 라인들의 절단 단부들을 접속시키는 하부 도전성 층으로서, 상기 하부 도전성 층은 상기 중간 도전성 층 아래에 놓이고, 상기 하부 도전성층은 상기 접점/비아 스택들 주위에 루프하는, 상기 하부 도전성 층과,
    상기 워드 게이트 라인들로부터 상기 하부 도전성 층으로의 접속들을 포함하는, 상기 스티치들과,
    상기 MONOS 메모리 셀들의 서브-어레이들간의 상기 스티치의 영역들 내의 선택 트랜지스터들을 포함하는, 스티치드 MONOS 메모리 어레이.
  58. 제 57 항에 있어서,
    상기 스티치들은 제어 게이트 라인들 및 비트 라인들의 교호 세트들 상에 놓이는, 스티치드 메모리 어레이.
  59. 제 57 항에 있어서,
    상기 선택 트랜지스터들은:
    상기 제어 게이트들의 에지를 지나간 상기 비트 확산들을 엇갈리게 하는 연장부들; 및
    상기 서브-어레이들의 각각의 양 측부 상의 상기 연장된 비트 확산들이 교대로 위치되고 상기 연장된 비트 확산들을 수평으로 가로지르는 비트 라인 선택 트랜지스터로서, 접촉 스택에 의해 상기 비트 라인들에 접속된 상기 비트 확산들이 상기 중간 도전층으로 연장되지 않는, 상기 비트 라인 선택 트랜지스터를 포함하는, 스티치드 메모리 어레이.
  60. 제 57 항에 있어서,
    상기 선택 트랜지스터들은, 상기 서브-어레이들 사이의 한쌍의 제어 게이트 선택 트랜지스터들 및, 셸로우 트랜치 절연 영역들 위의 제어 게이트 접점을 포함하며;
    중심 제어 게이트 접점들이 한쌍의 두 개의 제어 게이트 선택 트랜지스터들 사이에 놓이고, 외부 제어 게이트 접접들이 한쌍의 각 외측부 상에 놓이며, 상기중심 제어 게이트 접점들은 상기 상부 도전층에 의해 상기 제어 게이트 라인들에 접속되고, 상기 외부 제어 게이트들은 상기 서브-어레이의 제어 게이트들과 접촉하는, 스티치드 메모리 어레이.
  61. 제 60 항에 있어서,
    상기 각각의 서브-어레이 제어 게이트들은 상기 저부 도전층에 의해, 상기 제어 게이트 선택 트랜지스터의 소스 확산에 접속된, 스티치드 메모리 어레이.
  62. 제 60 항에 있어서,
    상기 각각의 서브-어레이 제어 게이트들은 상기 각각의 제어 게이트들을 대응하는 제어 게이트 선택 트랜지스터 소스 확산에 직접 접속시키도록, 대응하는 상기 제어 게이트 선택 트랜지스터의 소스 확산으로 연장되는, 스티치드 메모리 어레이.
  63. 제 60 항에 있어서,
    상기 제어 게이트 선택 트랜지스터들은 격리 P-웰의 N-채널 디바이스와 독립 N-웰의 P-채널 디바이스로 이루어진 그룹에서 선택되는, 스티치드 메모리 어레이.
  64. 제 60 항에 있어서,
    상기 한쌍의 제어 게이트 선택 트랜지스터들은 상기 제어 게이트 라인들과상기 비트 라인들에 수직하고 상기 워드 라인들에 평행하게 되어 있는, 스티치드 메모리 어레이.
  65. 제 57 항에 있어서,
    상기 선택 트랜지스터는,
    상기 제어 게이트들의 에지를 지나친 교호적 상기 비트 확산들의 연장부들과,
    비연장된 상기 비트 확산들이 상기 중간 도전층과의 접촉 스택들에 의해 상기 비트 라인들에 접속되는 상기 연장된 비트 확산들을 수평적으로 가로질르고 상기 서브어레이들 각각의 어느 한 측상에 상기 연장된 비트 확산들과 함께 교호적으로 배치되는 비트 라인 선택 트랜지스터들과,
    두 개의 상기 서브어레이들의 두 개의 에지들 내측에 두 개의 상기 비트 라인 선택 트랜지스터들 사이 및 상기 두 개의 상기 비트 라인 선택 트랜지스터들과 함께 위상이 어긋나게 배치되는 제어 게이트 선택 트랜지스터들의 쌍들과,
    셸로우 트랜치 절연 영역들 상의 제어 게이트 접점들로서, 중간 제어 게이트 접점들은 한 쌍의 두 제어 게이트 선택 트랜지스터들 사이에 놓여지고 외측 제어 게이트 접점들은 상기 쌍들의 외측에 놓여지며, 상기 중간 제어 게이트 접점들은 상기 상부 도전층에 의해 상기 제어 게이트 라인들에 접속되고 상기 외측 제어 게이트들은 가장 인접한 상기 서브어레이의 제어 게이트들과 접촉하는 상기 제어 게이트 접점들을 포함하는, 스티치드 메모리 어레이.
  66. 제 65 항에 있어서,
    상기 서브 어레이 제어 게이트들 각각은 상기 제어 게이트 선택 트랜지스터의 소스 확산에 상기 하부 도전층에 의해 접속되는, 스티치드 메모리 어레이.
  67. 제 65 항에 있어서,
    상기 서브어레이 제어 게이트들 각각은 대응하는 제어 게이트 선택 트랜지스터 소스 확산에 상기 제어 게이트들 각각을 직렬 접속시키도록 대응하는 상기 제어 게이트 선택 트랜지스터의 소스 확산에 연장되는, 스티치드 메모리 어레이.
  68. 제 65 항에 있어서,
    상기 제어 게이트 선택 트랜지스터들은 절연된 P웰내의 N채널 디바이스와 독립 N웰내의 P채널 디바이스로 이루어진 그룹에서 선택되는, 스티치드 메모리 어레이.
  69. 제 65 항에 있어서,
    상기 제어 게이트 쌍들은 상기 워드 라인들과 병렬로 뻗어있고 상기 비트 라인들과 상기 제어 게이트 라인들에 수직인 트랜지스터들을 선택하는, 스티치드 메모리 어레이.
  70. 스티치드 MONOS 메모리 어레이에 있어서,
    MONOS 메모리 어레이 내의 복수의 메모리 셀들로서, 각각의 메모리 셀은:
    워드 게이트의 어느 한쪽의 저장 셀과;
    상기 각각의 저장 셀들 아래에 있는 비트 확산 접합으로서, 상기 비트 확산 접합들 각각은 인접한 메모리 셀의 인접한 저장 셀과 분배되는, 상기 비트 확산 접합과;
    아래에 있는 상기 비트 확산 접합들로부터 전기적으로 절연된 상기 저장 셀들 각각 위에 있는 제어 게이트로서, 상기 제어 게이트들 및 상기 워드 게이트들은 나란히 뻗어있고, 상기 비트 확산 접합들은 상기 제어 게이트들과 상기 워드 게이트들에 직각으로 연장하고;
    상기 어레이 내의 워드 게이트들은 워드 라인들을 형성하고, 상기 어레이 내의 제어 게이트들은 제어 게이트 라인들을 형성하고, 상기 어레이 내의 상기 비트 확산 접합들은 비트 라인들을 형성하는, 상기 제어 게이트를 포함하는, 상기 MONOS 메모리 어레이 내의 복수의 메모리 셀들;
    상기 비트 라인들로부터 상기 워드 게이트 라인들 위에 있는 바닥 도전층으로의 접속들;
    상기 제어 게이트 라인들로부터 중간 도전층으로의 접속들;
    상기 워드 게이트 라인들로부터 상기 중간 도전층 위에 있는 상단 도전층으로의 접점/비아 스택들; 및
    상기 제어 게이트 라인들을 접촉하는 하부 도전층으로서, 상기 바닥 도전층은 상기 중단 도전층 아래에 있고 상기 접점/비아 스택들 주위에 루프하는, 상기 바닥 도전층을 포함하는, 스티치드 MONOS 메모리 어레이.
  71. 제 70 항에 있어서,
    상기 접속들은 제어 게이트 라인들과 워드 라인들의 교호 세트들(alternate sets) 상에 있는, 스티치드 MONOS 메모리 어레이.
  72. 제 70 항에 있어서,
    상기 중간 도전 라인 및 상기 상부 도전 라인은 금속 피치를 반만큼 시프트되고, 상기 중간 도전층은 또한 상기 접점/비아 스택 주위에 루프하고, 상기 접속들은 모든 제어 게이트 라인 및 워드 라인들의 교호 세트들 상에 있는, 스티치드 MONOS 메모리 어레이.
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