KR20030070964A - 비휘발성 메모리소자의 제조방법 및 구조 - Google Patents

비휘발성 메모리소자의 제조방법 및 구조 Download PDF

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KR20030070964A
KR20030070964A KR1020020010439A KR20020010439A KR20030070964A KR 20030070964 A KR20030070964 A KR 20030070964A KR 1020020010439 A KR1020020010439 A KR 1020020010439A KR 20020010439 A KR20020010439 A KR 20020010439A KR 20030070964 A KR20030070964 A KR 20030070964A
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최정달
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삼성전자주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

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Abstract

본 발명은 비휘발성 메모리소자의 제조방법 및 구조에 관한 것이다. 본 발명은 선택트랜지스터 사이에 채널이 직렬로 연결된 복수의 셀 트랜지스터를 가지는 단위 셀 스트링을 복수로 구비하며, 두 개의 단위 셀 스트링마다 하나의 비트라인을 공유하는 비휘발성 메모리소자의 제조방법에 있어서, 복수 개의 단위 셀 스트링의 전면에 제1 절연막을 형성하고 이를 사진 식각하여, 인접한 두개의 단위 셀 스트링의 콘택형성영역을 연결하는 콘택 패드 홀을 형성한 후, 상기 콘택 패드 홀에 도전물을 형성하여 콘택패드를 형성하는 단계와; 상기 제1 절연막이 형성된 셀 스트링 상부에 제 2 절연막을 형성하여 이를 사진 식각공정하여 비트라인 트랜치 패턴을 형성하고, 상기 콘택패드상 및 상기 비트라인 트랜치 패턴 하부에, 상기 셀 스트링과 이후에 형성될 비트라인을 연결할 콘택을 형성하는 단계와; 상기 콘택 상부 및 비트라인 트렌치패턴에 도전물을 형성하여 비트라인을 형성하는 단계로 이루어진다.

Description

비휘발성 메모리소자의 제조방법 및 구조{Structure and manufacturing method of nonvolatile memory devices}
본 발명은 비휘발성 메모리소자의 제조방법 및 구조에 관한 것이다.
최근, 반도체 메모리 소자의 고집적화를 위해, 복수 개의 메모리 셀들이 직렬로 연결되어 한 개의 셀 스트링(cell string)으로 구성되고, 복수 개의 스트링들이 하나의 메모리 셀 어레이를 이루는 낸드(NAND)형의 비휘발성 메모리 장치가 제안되고 있다.
상기한 낸드형의 비휘발성 메모리 장치의 다수의 단위 셀 스트링의 구성을 도 1에 도시하고 있는 데, 여기서 각 단위 셀 스트링(Cell String)은 비트라인(B/L) 및 공통 소스라인(C/S) 사이에 구성된다. 여기서 하나의 단위 셀 스트링(200a 또는 200b)은 스트링 선택 트랜지스터(string select transistor : SSL)와 접지 선택 트랜지스터(Ground select transistor : GSL) 및 다수의 셀 트랜지스터(cell transistor:CT-1...CT-m-1,CT-m)로 구성되어 있다.
이 때, 메모리소자의 고집적화에 용이한 구조를 위해 인접한 두 단위 셀 스트링(200a, 200b)을 하나의 비트라인을 통해 공유하고, 그 비트라인 상부에 하나의 콘택(C)을 형성하게 된다.
그러나 상기와 같은 고집적한 메모리소자에 적합한 미세한 콘택을 형성하기 위해서는 사진공정을 실시하게 되는 데, 이때, 사진공정 중에 발생할 수 있는 3차원 효과 등으로 인해 비트라인에 콘택을 형성할 영역의 패턴사이즈가 변화될 수 있다. 도 1의 영역(A)과 같이 증가된 비트라인의 콘택형성영역의 패턴사이즈가 단위 셀 스트링의 선택트랜지스터(SSL-1)의 활성영역과 접촉되지 않도록 하기 위해서는 비트라인의 콘택형성영역의 면적이 증가하게 된다. 이로 인해 비트라인의 면적이 증가하게 되고, 이는 메모리소자의 동작에 있어서 불필요한 부분의 증가시키게 되어 메모리소자의 면적을 증가되고, 메모리소자의 속도도 저하시키게 되는 문제점이있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 셀 트랜지스터 제조방법을 제공함에 있다.
또, 본 발명의 목적은 두 단위 셀 스트링을 공유하는 비트라인의 변화를 방지할 수 있는 비휘발성 메모리소자의 제조방법 및 구조를 제공함에 있다.
또, 본 발명의 목적은 메모리 셀의 사이즈를 감소시킬 수 있도록 하는 비휘발성 메모리소자의 제조방법 및 구조를 제공함에 있다.
또, 본 발명의 목적은 메모리 소자의 고집적화를 이루는 비휘발성 메모리소자 및 제조방법을 제공함에 있다.
따라서 상술한 문제점을 해결하기 위한 본 발명은 선택트랜지스터 사이에 채널이 직렬로 연결된 복수의 셀 트랜지스터를 가지는 단위 셀 스트링을 복수로 구비하며, 두 개의 단위 셀 스트링마다 하나의 비트라인을 공유하는 비휘발성 메모리소자의 제조방법에 있어서, 복수 개의 단위 셀 스트링의 전면에 제1 절연막을 형성하고 이를 사진 식각하여, 인접한 두개의 단위 셀 스트링의 콘택형성영역을 연결하는 콘택 패드 홀을 형성한 후, 상기 콘택 패드 홀에 도전물을 형성하여 콘택패드를 형성하는 단계와; 상기 제1 절연막이 형성된 셀 스트링 상부에 제 2 절연막을 형성하여 이를 사진 식각공정하여 비트라인 트랜치 패턴을 형성하고, 상기 콘택패드상 및 상기 비트라인 트랜치 패턴 하부에, 상기 셀 스트링과 이후에 형성될 비트라인을연결할 콘택을 형성하는 단계와; 상기 콘택 상부 및 비트라인 트렌치패턴에 도전물을 형성하여 비트라인을 형성하는 단계로 이루어진다. 상기 콘택 패드는 두 개의 셀 스트링의 콘택형성영역 상에 워드라인과는 평행하고, 비트라인과는 직교하도록 함으로써 두 개의 단위 셀 스트링의 콘택형성영역을 연결하기 위해 형성하고, 상기 콘택형성영역은 상기 선택트랜지스터와 인접한 상기 셀 스트링 상에 위치하고, 이후에 형성할 비트라인과 연결하기 위한 콘택을 형성하는 것이 바람직하다. 상기 비트라인 트렌치 패턴은 상기 비트라인을 형성하기 위해 도전물이 채워질 수 있도록 트렌치 패턴을 가지고, 상기 콘택패드를 형성하는 단계와 콘택을 형성하는 단계사이에는 복수 개의 셀 스트링 전면에 제1 절연막을 형성하고 이를 사진 식각공정하여 공통소스라인홀을 형성한 후, 상기 공통소스라인홀에 도전물을 형성하여 복수개의 셀 스트링의 소스라인을 공통적으로 연결하는 공통소스라인을 형성하는 단계를 더 구비하는 것이 바람직하다.
또, 본 발명은 선택트랜지스터 사이에 채널이 직렬로 연결된 복수의 셀 트랜지스터를 가지는 단위 셀 스트링을 복수로 구비하며, 두 단위 셀 스트링마다 하나의 비트라인을 공유하는 비휘발성 메모리소자의 제조방법에 있어서, 복수 개의 단위 셀 스트링의 전면에 절연막을 형성하고 이를 사진 식각하여, 인접한 두 개의 단위 셀 스트링의 콘택형성영역을 연결하는 콘택 패드 홀을 형성한 후, 상기 콘택 패드 홀에 도전물을 형성하여 콘택패드를 형성하는 단계와; 상기 절연막이 형성된 셀 스트링 상부에 제 2 절연막을 형성하여 이를 사진 식각공정하여 상기 콘택패드와 접촉하는 비트라인 트랜치 패턴을 형성한 후, 상기 비트라인 트랜치 패턴에 도전물을 형성하여 상기 콘택패드와 접촉하는 비트라인을 형성하는 단계로 이루어진다. 상기 콘택 패드는 두 셀 스트링의 콘택형성영역 상에 워드라인과는 평행하고, 비트라인과는 직교하도록 함으로써 두개의 단위 셀 스트링의 콘택형성영역을 연결하기 위해 형성하고, 상기 콘택형성영역은 상기 선택트랜지스터와 인접한 상기 셀 스트링 상에 위치하고, 이후에 형성할 비트라인과 연결하기 위한 콘택을 형성하는 것이 바람직하다. 상기 비트라인 트렌치 패턴은 상기 비트라인을 형성하기 위해 도전물이 채워질 수 있도록 하는 트렌치 패턴을 가지고, 상기 콘택패드를 형성하는 단계 전에 복수 개의 셀 스트링 전면에 제1 절연막을 형성하고 이를 사진 식각공정하여 공통 소스 라인 홀을 형성한 후, 상기 공통 소스 라인 홀에 도전물을 형성하여 복수개의 셀 스트링의 소스라인을 공통적으로 연결하는 공통소스라인을 형성하는 단계를 더 구비하는 것이 바람직하다.
또, 본 발명은 선택 트랜지스터 사이에 채널이 직렬로 연결된 복수의 셀 트랜지스터를 가지는 복수 개의 단위 셀 스트링과; 상기 인접한 두 개의 단위 셀 스트링의 콘택형성영역이 연결되기 위해 상기 단위 셀 스트링의 콘택형성영역 상에 도전층으로 형성되는 콘택패드와; 상기 콘택패드와 이후에 형성될 비트라인을 접촉하기 위해 형성되는 콘택과; 상기 콘택 상부에 단위 셀 스트링과 평행하게 형성되는 비트라인을 구비한다. 상기 콘택 패드는 두 셀 스트링의 콘택형성영역 상에 워드라인과는 평행하고, 비트라인과는 직교하도록 함으로써 두개의 단위 셀 스트링의 콘택형성영역을 연결하기 위해 형성하고, 상기 콘택형성영역은 상기 선택트랜지스터와 인접한 상기 셀 스트링 상에 위치하고, 이후에 형성할 비트라인과 연결하기위한 콘택을 형성하는 영역인 것이 바람직하다.
또, 본 발명은 선택 트랜지스터 사이에 채널이 직렬로 연결된 복수의 셀 트랜지스터를 가지는 복수 개의 단위 셀 스트링과; 상기 인접한 두 개의 단위 셀 스트링의 콘택형성영역이 연결되기 위해 상기 단위 셀 스트링의 콘택형성영역 상에 도전층으로 형성되는 콘택패드와; 상기 도전층으로 형성된 콘택패드 상부에 단위 셀 스트링과 평행하고 상기 콘택패드와 접촉할 수 있도록 형성되는 비트라인을 구비한다. 상기 콘택 패드는 두 셀 스트링의 콘택형성영역 상에 워드라인과는 평행하고, 비트라인과는 직교하도록 함으로써 두 개의 단위 셀 스트링의 콘택형성영역을 연결하기 위해 형성하고, 상기 콘택형성영역은 상기 선택트랜지스터와 인접한 상기 셀 스트링 상에 위치하고, 이후에 형성할 비트라인과 연결하기 위한 콘택을 형성하는 영역인 것이 바람직하다.
도 1은 종래의 비휘발성 메모리소자의 구조를 보인 레이아웃 배치도
도 2은 본 발명에 따른 비휘발성 메모리소자의 구조를 보인 레이아웃 배치도
도 3, 도 4 및 도 5는 본 발명에 따른 제1 일실시예인 비휘발성 메모리소자의 제조방법을 보인 공정 순서도
도 6은 도 5의 상태를 도 2에 보인 b-b'에서의 절단면
도 7, 도 8, 도 9은 본 발명에 따른 제2 실시예인 비휘발성 메모리소자의 제조방법을 보인 공정 순서도
도 10는 도 9의 상태를 도 2에 보인 b - b'에서의 절단면
본 발명은 두 개의 단위 셀 스트링을 공유하기 위해 콘택패드를 형성하고 이 콘택패드 상에 비트라인을 형성함으로써, 상기 셀 스트링과 연결되는 비트라인의 변화를 방지할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시 예에 대해 상세히 설명한다.
우선, 도 2는 본 발명에 따른 비휘발성 메모리소자의 구조를 보인 레이아웃 배치도이고, 도 3, 도 4 및 도 5는 본 발명에 따른 제1 일실시예인 비휘발성 메모리소자의 구조 및 제조방법을 보인 공정 순서도로써, 상기 도 2에 보인 a-a'에서의 절단면으로 도시하고 있다. 도 5는 도 4의 상태를 도 2에 보인 b-b'에서의 절단면으로 도시하고 있다.
도 3에 도시된 바와 같이 비휘발성 메모리소자의 단위 셀 스트링을 형성한다. 이 단위 셀 스트링의 형성은, 반도체 기판(100) 상에 필드 산화막으로 형성하여 소자 분리영역과 소자활성영역으로 구분하고, 소자활성영역 상에 이후에 형성될 각 트랜지스터에 적절한 산화막(102)을 형성하고, 그 상부에 플로팅 게이트(104a) 및 콘트롤 게이트(140b)를 형성하여 스택형 게이트구조(104)를 형성한다. 이렇게 형성한 스택형 게이트구조는 셀 트랜지스터(104,..N)를 형성하게 되고, 두 개의 게이트를 구비한 스택형 게이트구조와는 구별되는 하나의 게이트를 구비한 싱글형 게이트구조로 선택 트랜지스터(SSL-1,SSL-2,GSL-1,GSL-2)를 형성한다. 이 후에 소스 및 드레인용 불순물을 이온 주입하여 소스 및 드레인(205)을 형성하게 된다. 따라서 복수 개의 셀 트랜지스터(104...N) 및 선택 트랜지스터(SSL-1,SSL-2,GSL-1,GSL-2)를 갖는 단위 셀 스트링(200)을 형성하게 된다.
이어서, 도 4를 살펴보면, 상기와 같이 형성된 인접한 두 개의 단위 셀 스트링(200a, 200b)을 서로 연결하는 콘택 패드(Contact pad : 210) 및 공통소스라인(common source line : 220)을 형성하는 단계이다. 다시 말해, 인접한 두 개의 단위 셀 스트링(200a, 200b)에서의 콘택이 형성되는 영역인 콘택형성영역을 연결하기 위해 콘택패드(210)를 형성하고, 이 콘택패드(210)상에는 이후에 비트라인을 형성한다. 또, 단위 셀 스트링(200a, 200b)에서의 전 소스라인을 공통적으로 형성할 수 있도록 하는 공통소스라인(220)을 형성하게 된다. 이들을 형성하기 위해서는, 상기 단위 셀 스트링(200a,200b)의 전면에 제1 층간 절연막을 형성하고, 이 제1 층간 절연막을 사진 식각하여 인접한 두 개의 단위 셀 스트링(200a,200b)을 연결하는 콘택형성영역에 콘택 패드 홀(210)을 형성하고, 두 개의 단위 단위 셀 스트링(200a,200b)의 전 소스라인을 연결하는 공통 소스 라인 홀(220)을 형성하게 된다. 그리고 콘택 패드 홀(210) 및 공통 소스 라인 홀(220)에 도전물을 침적하여 제1 도전층을 형성하고, 콘택 패드 홀(210) 및 공통 소스 라인 홀(220)에 형성된 제1 도전층을 제외한 나머지 도전물을 에치백(Etch back)이나 씨엠피(CMP)공정으로 제거하게 된다. 따라서 제1 도전층이 채워진 콘택 패드(210)와 공통 소스라인(220)을 형성하게 된다. 이때, 상기 콘택 패드 홀(210)과 공통소스라인 홀(220)에 침적된 도전물은 폴리실리콘으로 형성한다. 상술한 바와 같이 형성한 콘택 패드(210)는 인접한 단위 셀 스트링(200a,200b)의 콘택형성영역을 연결하게 된다.
다음으로, 도 5 또는 도 6은 비트라인과 단위 셀 스트링을 연결하는 콘택(400)을 형성하는 단계이다. 즉, 상술한 바와 같이 형성한 콘택패드(210)와 이후에 형성될 비트라인(410)과 연결할 콘택(400)을 형성하는 단계이다. 이때, 비트라인(410)과 콘택패드(210)의 연결이 비트라인(410)을 형성하기 위해 생성되는 비트라인용 트렌치 패턴에 의해 단절될 수 있다. 비트라인용 트렌치패턴을 형성하기 전에 비트라인(410)과 콘택패드(210)를 연결할 콘택(400)을 형성하는 것이다. 이런 이유로 콘택(400)을 형성하기 위해서는, 상술한 바와 같이 형성된 콘택 패드(210) 및 공통 소스 라인(220)상에 듀얼 다마신(Dual Damascene)공정을 수행하여 콘택패드(210)상부에 비트라인 콘택(400)을 형성하게 된다. 이를 상세히 설명하면, 상기 콘택 패드(210)상에 제2 층간 절연막(302)을 형성하고 여기에 사진 식각공정을 수행하여 비트라인 트렌치 패턴(미도시)을 형성하게 된다. 이때, 형성되는 비트라인 트렌치 패턴(미도시)은 이후에 도전물을 침적하여 비트라인(410)이 될 것이고, 지금 단계는 도전물이 매립되기 전이다. 이와 같이 비트라인용 트랜치 패턴(미도시)이 형성되면 사진 식각공정을 수행하여, 상기에서와 같이 형성된 비트라인용 트랜치 패턴(미도시)아래에, 상기 콘택 패드(210) 상에 콘택(400)을 형성하게 된다. 이렇게 되면 제2 도전물이 나중에 생성된 콘택(400)에 먼저 침적하고, 다음으로 비트라인용 트랜치 패턴(미도시)에 침적하여, 비트라인용 트랜치 패턴(미도시) 및 콘택(400)에 형성된 제2 도전층을 제외한 나머지 도전물은 에치백이나 씨엠피(CMP)공정으로 제거하게 된다. 따라서 제2 도전층으로 형성된 비트라인(410)을 형성하고, 이 비트라인(410) 하부에 상기 콘택패드(210)와 상기 비트라인(410)을 연결할 콘택(400)도 형성한다.
상술한 바와 같이 두 개의 단위 셀 스트링(200a,200b)을 연결하는 콘택패드(210)를 형성하고, 이 콘택패드(210) 상에 비트라인(410)을 형성하게 된다.
따라서 두 단위 셀 스트링의 콘택형성영역를 연결하는 콘택패드를 형성하고이를 비트라인에 의해서 공유할 수 있게 함으로써, 콘택을 형성할 영역을 비트라인의 지정해 주기 때문에 콘택을 형성하기 위해 비트라인이 변화되는 것을 방지할 수 있게 된다.
다음은 본 발명의 또 다른 일실시 예인 제2 실시예에 대해 설명하고 있다.
도 7, 도 8, 도 9는 본 발명에 따른 제2 실시예인 비 휘발성 메모리소자의 제조방법을 보인 공정 순서도로써, 이는 상기 도 2에 보인 a - a'에서의 절단면으로 도시되고 있다. 도 10은 도 9의 상태를 도 2에 도시된 b - b'에서의 절단면으로 도시하고 있다.
이때, 제1 실시 예와 동일한 공정의 이후부터 설명하고자 하는데 이는 불휘발성 메모리 소자의 단위 셀 스트링을 형성한 이후부터 설명한다.
도 7을 살펴보면, 상기 형성된 단위 셀 스트링(200a,200b)에 공통 소스라인(common source line, 220)을 형성하는 단계이다. 즉, 상기 단위 셀 스트링(200a,200b)에서의 전 소스라인을 공통적으로 연결할 수 있도록 하는 공통소스라인(220)을 형성하는 단계이다. 이를 형성하기 위해서는 단위 셀 스트링(200a,200b)상에 제1 층간 절연막(201)을 형성하고, 이 제1 층간 절연막(201)을 사진 식각 하여 공통 소스 라인 홀(220)을 형성하게 된다. 이 공통 소스 라인 홀(220) 상에 도전물을 침적하여 제1 도전층을 형성하고, 공통 소스 라인 홀(220) 상에 형성된 제1 도전층을 제외한 나머지 도전물은 에치백이나 씨엠피(CMP)공정으로 제거한다. 따라서 공통소스 라인(220)을 형성하게 된다.
다음으로 콘택 패드(210)를 형성하는 단계인데, 이는 상기와 같이 형성된 두 개의 단위 셀 스트링에서의 콘택형성영역을 연결하기 위한 비트라인용 콘택패드를 형성하는 단계로서, 이는 도 8에 도시되어 있다. 이를 형성하기 위해서는 제1 층간 절연막(201)이 형성된 상부에 제2 층간 절연막(302)을 형성하고, 이 제2 층간 절연막(302)을 사진식각 함으로써 콘택 패드 홀(210)을 형성하게 된다. 이 콘택 패드 홀(210) 상에 도전물을 침적하여 제2 도전층을 형성하고, 콘택 패드 홀(210) 상에 형성된 제2 도전층을 제외한 나머지 도전물을 에치백이나 씨엠피(CMP)공정으로 제거하게 된다. 따라서 콘택 패드(210)를 형성하게 된다.
다음으로, 도 9 또는 도 10을 살펴보면, 상기와 같이 형성된 콘택 패드(210)를 노출하도록 하는 단계로서, 이는 상기와 같이 형성된 콘택 패드(210)를, 이후에 형성할 비트라인(410)과 연결할 수 있도록 하기 위해 상기 콘택패드(210)를 노출하는 것이다. 이러한 콘택패드(210)의 노출은 비트라인(410)을 형성하기 위한 비트라인용 트렌치 패턴이 상기 콘택패드(210)와 접촉하도록 형성함으로써 가능하다. 우선, 이러한 기능을 할 비트라인 트렌치 패턴의 형성은 콘택 패드(210)상에 다마신(Damascene)공정을 수행하여 이루어진다. 다시 말해, 제2 층간 절연막(302)이 형성된 상기 콘택 패드(210) 및 단위 셀 스트링 상에 제3 층간 절연막을 형성하여 상기 콘택패드(210)와 접촉하도록 이를 사진 식각함으로써 비트 라인 트렌치 패턴을 형성하게 된다. 그리하여 상기 콘택패드(210)와 상기 비트라인 트랜치 패턴은 접촉될 수 있게 된다. 다음으로 상술한 비트라인 트랜치 패턴에 제3 도전물을 침적하여 제3 도전층을 형성하고, 비트라인 트랜치 패턴 상에 형성된 제3 도전층을 제외한 나머지 도전물을 에치백이나 씨엠피(CMP)공정으로 제거하게 된다. 따라서 상기 콘택패드(210)는 노출되어 비트라인(520)과 연결된다.
따라서 두 단위 셀 스트링의 콘택형성영역를 연결하는 콘택패드를 형성하고이를 비트라인에 의해서 공유할 수 있게 함으로써, 콘택을 형성할 영역을 비트라인의 지정해 주기 때문에 콘택을 형성하기 위해 비트라인이 변화되는 것을 방지할 수 있게 된다.
이상에서 살펴본 것과 같이 본 발명은 두 개의 단위 셀 스트링을 연결하는 콘택패드를 형성하고, 이 콘택패드 상에 비트라인을 형성하게 하여, 콘택을 형성할 영역을 비트라인의 지정해 줌으로써 콘택을 형성하기 위해 비트라인이 변화되는 것을 방지할 수 있는 효과가 있다.
또, 콘택패드를 형성하여 두 개의 단위 셀 스트링을 공유하는 비트라인을 형성하게 함으로써, 메모리 셀의 사이즈를 감소시킬 수 있는 효과가 있다.
또, 콘택패드를 형성하여 두 개의 단위 셀 스트링을 공유하는 비트라인을 형성하게 함으로써, 메모리 소자의 고집적화를 이루는 데 효과가 있다.

Claims (16)

  1. 선택트랜지스터 사이에 채널이 직렬로 연결된 복수의 셀 트랜지스터를 가지는 단위 셀 스트링을 복수로 구비하며, 두 개의 단위 셀 스트링마다 하나의 비트라인을 공유하는 비휘발성 메모리소자의 제조방법에 있어서,
    복수 개의 단위 셀 스트링의 전면에 제1 절연막을 형성하고 이를 사진 식각하여, 인접한 두개의 단위 셀 스트링의 콘택형성영역을 연결하는 콘택 패드 홀을 형성한 후, 상기 콘택 패드 홀에 도전물을 형성하여 콘택패드를 형성하는 단계와;
    상기 제1 절연막이 형성된 셀 스트링 상부에 제 2 절연막을 형성하여 이를 사진 식각공정하여 비트라인 트랜치 패턴을 형성하고, 상기 콘택패드상 및 상기 비트라인 트랜치 패턴 하부에, 상기 셀 스트링과 이후에 형성될 비트라인을 연결할 콘택을 형성하는 단계와;
    상기 콘택 상부 및 비트라인 트렌치패턴에 도전물을 형성하여 비트라인을 형성하는 단계로 이루어진 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  2. 제 1 항에 있어서, 상기 콘택 패드는
    두 개의 셀 스트링의 콘택형성영역 상에 워드라인과는 평행하고, 비트라인과는 직교하도록 함으로써 두 개의 단위 셀 스트링의 콘택형성영역을 연결하기 위해 형성한 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  3. 제 1 항에 있어서, 상기 콘택형성영역은
    상기 선택트랜지스터와 인접한 상기 셀 스트링 상에 위치하고, 이후에 형성할 비트라인과 연결하기 위한 콘택을 형성하는 영역인 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  4. 제1 항에 있어서, 상기 비트라인 트렌치 패턴은
    상기 비트라인을 형성하기 위해 도전물이 채워질 수 있도록 트렌치 패턴을 가진 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  5. 제 1 항에 있어서, 상기 콘택패드를 형성하는 단계와 콘택을 형성하는 단계사이에는
    복수 개의 셀 스트링 전면에 제1 절연막을 형성하고 이를 사진 식각공정하여 공통소스라인홀을 형성한 후, 상기 공통소스라인홀에 도전물을 형성하여 복수개의 셀 스트링의 소스라인을 공통적으로 연결하는 공통소스라인을 형성하는 단계를 더 구비함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  6. 선택트랜지스터 사이에 채널이 직렬로 연결된 복수의 셀 트랜지스터를 가지는 단위 셀 스트링을 복수로 구비하며, 두 단위 셀 스트링마다 하나의 비트라인을 공유하는 비휘발성 메모리소자의 제조방법에 있어서,
    복수 개의 단위 셀 스트링의 전면에 절연막을 형성하고 이를 사진 식각하여, 인접한 두 개의 단위 셀 스트링의 콘택형성영역을 연결하는 콘택 패드 홀을 형성한 후, 상기 콘택 패드 홀에 도전물을 형성하여 콘택패드를 형성하는 단계와;
    상기 절연막이 형성된 셀 스트링 상부에 제 2 절연막을 형성하여 이를 사진 식각공정하여 상기 콘택패드와 접촉하는 비트라인 트랜치 패턴을 형성한 후, 상기 비트라인 트랜치 패턴에 도전물을 형성하여 상기 콘택패드와 접촉하는 비트라인을 형성하는 단계로 이루어진 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  7. 제 6 항에 있어서, 상기 콘택 패드는
    두 셀 스트링의 콘택형성영역 상에 워드라인과는 평행하고, 비트라인과는 직교하도록 함으로써 두개의 단위 셀 스트링의 콘택형성영역을 연결하기 위해 형성한 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  8. 제 6 항에 있어서, 상기 콘택형성영역은
    상기 선택트랜지스터와 인접한 상기 셀 스트링 상에 위치하고, 이후에 형성할 비트라인과 연결하기 위한 콘택을 형성하는 영역인 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  9. 제 6 항에 있어서, 상기 비트라인 트렌치 패턴은
    상기 비트라인을 형성하기 위해 도전물이 채워질 수 있도록 트렌치 패턴을 가진 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  10. 제 6 항에 있어서, 상기 콘택패드를 형성하는 단계 전에
    복수 개의 셀 스트링 전면에 제1 절연막을 형성하고 이를 사진 식각공정하여 공통 소스 라인 홀을 형성한 후, 상기 공통 소스 라인 홀에 도전물을 형성하여 복수개의 셀 스트링의 소스라인을 공통적으로 연결하는 공통소스라인을 형성하는 단계를 더 구비함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  11. 선택 트랜지스터 사이에 채널이 직렬로 연결된 복수의 셀 트랜지스터를 가지는 복수 개의 단위 셀 스트링과;
    상기 인접한 두 개의 단위 셀 스트링의 콘택형성영역이 연결되기 위해 상기 단위 셀 스트링의 콘택형성영역 상에 도전층으로 형성되는 콘택패드와;
    상기 콘택패드와 이후에 형성될 비트라인을 접촉하기 위해 형성되는 콘택과;
    상기 콘택 상부에 단위 셀 스트링과 평행하게 형성되는 비트라인을 구비하는 것을 특징으로 하는 비휘발성 메모리소자의 구조.
  12. 제 11 항에 있어서, 상기 콘택 패드는
    두 셀 스트링의 콘택형성영역 상에 워드라인과는 평행하고, 비트라인과는 직교하도록 함으로써 두개의 단위 셀 스트링의 콘택형성영역을 연결하기 위해 형성한 것을 특징으로 하는 비휘발성 메모리소자의 구조.
  13. 제 11 항 또는 제 12항에 있어서, 상기 콘택형성영역은
    상기 선택트랜지스터와 인접한 상기 셀 스트링 상에 위치하고, 이후에 형성할 비트라인과 연결하기 위한 콘택을 형성하는 영역인 것을 특징으로 하는 비휘발성 메모리소자의 구조.
  14. 선택 트랜지스터 사이에 채널이 직렬로 연결된 복수의 셀 트랜지스터를 가지는 복수 개의 단위 셀 스트링과;
    상기 인접한 두 개의 단위 셀 스트링의 콘택형성영역이 연결되기 위해 상기단위 셀 스트링의 콘택형성영역 상에 도전층으로 형성되는 콘택패드와;
    상기 도전층으로 형성된 콘택패드 상부에 단위 셀 스트링과 평행하고 상기 콘택패드와 접촉할 수 있도록 형성되는 비트라인을 구비하는 것을 특징으로 하는 비휘발성 메모리소자의 구조.
  15. 제 14 항에 있어서, 상기 콘택 패드는
    두 셀 스트링의 콘택형성영역 상에 워드라인과는 평행하고, 비트라인과는 직교하도록 함으로써 두 개의 단위 셀 스트링의 콘택형성영역을 연결하기 위해 형성한 것을 특징으로 하는 비휘발성 메모리소자의 구조.
  16. 제 14 항 및 제 15 항에 있어서, 상기 콘택형성영역은
    상기 선택트랜지스터와 인접한 상기 셀 스트링 상에 위치하고, 이후에 형성할 비트라인과 연결하기 위한 콘택을 형성하는 영역인 것을 특징으로 하는 비휘발성 메모리소자의 구조.
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