CN110085599A - 三维存储器及其制备方法 - Google Patents

三维存储器及其制备方法 Download PDF

Info

Publication number
CN110085599A
CN110085599A CN201910228325.8A CN201910228325A CN110085599A CN 110085599 A CN110085599 A CN 110085599A CN 201910228325 A CN201910228325 A CN 201910228325A CN 110085599 A CN110085599 A CN 110085599A
Authority
CN
China
Prior art keywords
epitaxial structure
hole
channel hole
stacked structure
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910228325.8A
Other languages
English (en)
Inventor
肖梦
耿静静
王攀
赵新梅
王香凝
张慧
罗流洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201910228325.8A priority Critical patent/CN110085599A/zh
Publication of CN110085599A publication Critical patent/CN110085599A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种三维存储器的制备方法，包括：在衬底上形成具有多个第一沟道孔的第一堆叠结构，其中，每个所述第一沟道孔均使得所述衬底露出；在每个所述第一沟道孔内形成不凹于所述第一堆叠结构的外延结构；在所述第一堆叠结构与所述外延结构上形成具有多个第二沟道孔的第二堆叠结构，其中，所述第二沟道孔与所述外延结构一一对应，且一个所述第二沟道孔使得一个所述外延结构露出。本发明解决了由于沟道孔较深，沉积在沟道孔内的外延结构的高度难以控制，且外延结构底部的平整度难以保证，进而对后续的工艺有较大影响，影响三维存储器的电性能的技术问题。

Description

三维存储器及其制备方法
技术领域
本发明涉及半导体器件技术领域，特别涉及一种三维存储器及其制备方法。
背景技术
反及存储器(NAND)是一种比硬盘驱动器更好的存储设备，具有功耗低、质量轻等优点，其中，三维(3D)结构的NAND存储器因是将存储单元三维地布置在衬底之上而具有集成密度高、存储容量大，从而在电子产品中得到了更广泛的应用。
传统的存储器由于沟道孔较深，从而形成在沟道孔内的外延结构的高度难以控制，且外延结构底部的平整度难以保证，通常表现为外延结构的底部有气孔，进而对后续的工艺有较大影响，影响三维存储器的电性能。
发明内容
本发明的目的在于提供一种三维存储器及其制备方法，以解决由于沟道孔较深，沉积在沟道孔内的外延结构的高度难以控制，且外延结构底部的平整度难以保证，进而对后续的工艺有较大影响，影响三维存储器的电性能的技术问题。
本发明提供一种三维存储器的制备方法，包括：
在衬底上形成具有多个第一沟道孔的第一堆叠结构，其中，每个所述第一沟道孔均使得所述衬底露出；
在每个所述第一沟道孔内形成不凹于所述第一堆叠结构的外延结构；
在所述第一堆叠结构与所述外延结构上形成具有多个第二沟道孔的第二堆叠结构，其中，所述第二沟道孔与所述外延结构一一对应，且一个所述第二沟道孔使得一个所述外延结构露出。
其中，“在每个所述第一沟道孔内形成不凹于所述第一堆叠结构的外延结构”包括：
在每个所述第一沟道孔内形成与所述第一堆叠结构平齐的所述外延结构。
其中，“在每个所述第一沟道孔内形成不凹于所述第一堆叠结构的外延结构”包括：
在每个所述第一沟道孔内形成凸出所述第一堆叠结构的所述外延结构。
其中，在填充所述外延结构之后且在形成所述第二堆叠结构之前，所述方法还包括：
平坦化每个所述外延结构，以使平坦化后的所述外延结构的表面与所述第一堆叠结构的表面平齐。
其中，“平坦化每个所述外延结构”包括：
在平坦化每个所述外延结构时，平坦化所述第一堆叠结构，以使平坦化后的所述第一堆叠结构的表面与平坦化后的所述外延结构的表面平齐。
其中，平坦化后的每个外延结构的表面的每个位置到衬底背离所述外延结构的表面的高度差小于5nm。
其中，平坦化后的所述第一堆叠结构的表面的每个位置到衬底背离所述外延结构表面的高度差值小于5nm。
其中，所述外延结构中任意两个外延结构在衬底上的堆叠高度差值均小于5nm。
其中，在形成所述第二堆叠结构之后，所述方法还包括：
在所述第二沟道孔中沿第二沟道孔的侧壁向孔中心的方向依次形成电荷存储层与沟道保护层，且使所述第二沟道孔露出所述外延结构。
其中，“在所述第二沟道孔中沿第二沟道孔的侧壁向孔中心的方向依次形成电荷存储层与沟道保护层”包括：
在所述第二沟道孔中沿第二沟道孔的孔壁向孔中心依次形成电荷存储层与沟道保护层，并刻蚀所述第二沟道孔底壁的所述电荷存储层与所述沟道保护层，以使所述第二沟道孔露出所述外延结构。
其中，在“在每个所述第一沟道孔内形成不凹于所述第一堆叠结构的外延结构”之前，所述方法还包括：
对每个所述第一沟道孔进行预清洁。
其中，“在衬底上形成具有多个第一沟道孔的第一堆叠结构”包括：
在所述衬底上依次形成所述第一堆叠结构、第一保护层、第一抗反射膜与第一光阻层；
光刻所述第一光阻层以形成图案化的第一光阻层；
以图案化的第一光阻层为掩膜刻蚀所述第一抗反射膜与所述第一保护层以形成图案化的第一保护层；
以图案化的第一保护层为掩膜，刻蚀所述第一堆叠结构以及所述衬底，以形成具有所述第一沟道孔的所述第一堆叠结构，每个所述第一沟道孔均使得所述衬底露出。
其中，“在所述第一堆叠结构与所述外延结构上形成具有多个第二沟道孔的第二堆叠结构”包括：
在所述第一堆叠结构与所述外延结构上依次形成第二堆叠结构、第二保护层、第二抗反射膜与第二光阻层；
光刻所述第二光阻层以形成图案化的第二光阻层；
以图案化的第二光阻层为掩膜刻蚀所述第二抗反射膜与所述第二保护层以形成图案化的第二保护层；
以图案化的第二保护层为掩膜，刻蚀所述第二堆叠结构，以形成具有所述第二沟道孔的所述第二堆叠结构，每个所述第二沟道孔均使得所述外延结构露出。
其中，所述第二沟道孔的中轴线与所述第一沟道孔的中轴线重合或错位。
其中，所述第二沟道孔的孔径小于所述第一沟道孔的孔径。
本发明提供一种三维存储器，包括：
衬底；
设置在所述衬底上的第一堆叠结构；
内嵌在所述第一堆叠结构中的多个外延结构，所述外延结构表面的每个位置到衬底背离所述外延结构的表面的高度差小于预设值；
设置在所述第一堆叠结构与所述外延结构上的第二堆叠结构，所述第二堆叠结构具有多个通孔，其中，所述通孔与所述外延结构一一对应，且一个所述通孔使得一个所述外延结构露出。
其中，所述预设值为5nm。
其中，所述三维存储器还包括电荷存储层与沟道保护层，所述电荷存储层与所述沟道保护层依次在所述通孔中沿通孔的侧壁向孔中心形成，且露出所述外延结构。
其中，所述第一堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层，所述第二堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层。
其中，所述通孔的中轴线与所述外延结构的中轴线重合或错位。
其中，所述通孔的孔径小于所述外延结构的直径。
综上所述，本发明首先在衬底上形成具有多个第一沟道孔的第一堆叠结构，然后通过在每个第一沟道孔内形成不凹于第一堆叠结构的外延结构，最后在第一堆叠结构与外延结构上形成具有多个第二沟道孔的第二堆叠结构，进而本申请将堆叠结构分为两个，在形成一个足够容纳外延结构的第一堆叠结构后，便形成第一沟道孔，第一沟道孔足够沉积外延结构，而由于外延结构的高度较小，第一沟道孔便较浅，从而在第一沟道孔内沉积外延结构的过程中，外延结构较方便沉积，且较浅的第一沟道孔可使得外延结构较平整地沉积在第一沟道孔的底部，外延结构与衬底之间没有气孔，从而增大了所述外延结构与后续膜层的连接面积，有利于提高所述三维存储器的电性能。本申请的三维存储器的制备方法解决了现有技术中，由于沟道孔较深，沉积在沟道孔内的外延结构的高度难以控制，且外延结构底部由于有气孔而平整度难以保证，进而对后续的工艺有较大影响，影响三维存储器的电性能的技术问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-8为业界普遍采用的三维存储器件的制备工艺流程图；
图9为本发明提供的一种三维存储器的制备方法的工艺流程图；
图10是图9中第一堆叠结构上形成在衬底的示意图；
图11是图10中第一堆叠结构上形成第一保护层、第一抗反射膜以及第一光阻层的示意图；
图12是图10中的第一光阻层形成图案化的第一光阻层的示意图；
图13是图12中刻蚀第一光阻层的示意图；
图14是图13中第一堆叠结构上形成第一沟道孔的示意图；
图15是图14中第一沟道孔内填充外延结构的示意图；
图16是图15中平坦化外延结构的示意图；
图17是图16中第一堆叠结构与平坦化后的外延结构上形成第二堆叠结构的示意图；
图18是图17中第二堆叠结构中形成第二沟道孔的示意图；
图19是图18中第二沟道孔中形成电荷存储层与沟道保护层的示意图；
图20是图19中第二沟道孔使得外延结构露出的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在描述本发明的具体实施方式之前，先简单介绍下传统的制备三维存储器的方法。其过程一般包括(参见图1-7)：在衬底10上形成堆叠结构20，然后在堆叠结构20上沉积硬掩膜30、抗反射膜40以及光阻层50，首先光刻光阻层50以形成图案化的光阻层501，以图案化的光阻层501为掩膜光刻抗反射膜40与硬掩膜30，硬掩膜30形成图案化的硬掩膜301，图案化的光阻层501以及抗反射膜40在光刻的过程中被消耗。再以图案化的硬掩膜301刻蚀堆叠结构20，形成沟道孔201，使得沟道孔201使得衬底10露出，预清洁沟道孔201，在沟道孔201内沉积外延结构60，在沟道孔201中沿沟道孔201的侧壁向孔中心方向依次形成位于外延结构60上的电荷存储层70与沟道保护层130，刻蚀沟道孔201底部的电荷存储层70与沟道保护层130，以使得外延结构60露出，去除沟道保护层130，然后再在外延结构60与沟道孔201侧壁的电荷存储层70上沉积后续的膜层。
请参阅图8，上述方法形成的沟道孔201较深，因而形成在沟道孔201内的外延结构60的底面与顶面均无法保证平整度。通常表现为在外延结构60的底面形成有气孔601，外延结构60的顶面602较弯曲，部分较高，部分较低。从而在沉积电荷存储层70与沟道保护层130后，外延结构60顶部的电荷存储层70与沟道保护层130也不平整，进而在刻蚀外延结构60顶部的电荷存储层70与沟道保护层130时，将会出现部分的外延结构60刻蚀的较深，部分的外延结构60刻蚀较浅，甚至部分的没有外延结构60未被刻蚀，无法暴露，给后续的工艺带来较大影响，后续的膜层结构将无法较好地与外延结构60连接，从而影响三维存储器的电性能。
基于上述问题，本发明提供一种三维存储器的制备方法。请参阅图9，图9为本发明提供的一种三维存储器的制备方法的流程图。本申请首先在衬底10上形成具有多个第一沟道孔202a的第一堆叠结构202，然后通过在每个第一沟道孔202a内形成不凹于第一堆叠结构202的外延结构60，最后在第一堆叠结构202与外延结构60上形成具有多个第二沟道孔203a的第二堆叠结构203，由于外延结构60的高度较小，第一沟道孔202a便较浅，在第一沟道孔202a内沉积外延结构60的过程中，外延结构60较方便沉积，且较浅的第一沟道孔202a可使得外延结构60较平整地沉积在第一沟道孔202a的底部，外延结构60与衬底10之间没有气孔，从而增大了所述外延结构60与后续膜层的连接面积，有利于提高所述三维存储器的电性能。所述三维存储器的制备方法包括S1、S2、S3。S1、S2、S3详细介绍如下。
S1，请参阅图14，在衬底10上形成具有多个第一沟道孔202a的第一堆叠结构202，其中，每个第一沟道孔202a均使得衬底10露出。
步骤S1中，衬底10的材质例如为硅，当然还可以为其他含硅的衬底，例如绝缘体上有硅(Silicon On Insulator，SOI)、SiGe、Si:C等，该衬底10内可通过离子注入等工艺形成了器件所需的p-型/n-型或深或浅的各种势阱。第一堆叠结构202为绝缘层202b和栅极牺牲层202c交替层叠的叠层。可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或其他合适的沉积方法，依次在衬底10上交替沉积。绝缘层202b例如由氧化硅构成，栅极牺牲层202c例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层。本实施例中，第一堆叠结构202以O/N/O(氧化硅作为绝缘层，氮化硅作为栅极牺牲层)的3层堆叠结构。当然，本发明的第一堆叠结构202并不仅仅局限于上述的3层结构，还可以为其他不同于3层的多层结构，具体以实际的需求设置。绝缘层202b还可以为氮氧化硅等，栅极牺牲层202c还可以为无定型硅、多晶硅、氧化铝等。第一沟道孔202a贯穿第一堆叠结构202到达衬底10。
请参阅图10-14，本步骤中，多个第一沟道孔202a的形成方法包括S11，S12，S13以及S14。S11，S12，S13以及S14详细介绍如下。
S11，在衬底10上依次形成第一堆叠结构202、第一保护层80、第一抗反射膜90与第一光阻层110。本实施例中，第一保护层80为硬掩膜。
S12，光刻第一光阻层110以形成图案化的第一光阻层110a。在第一光阻层110的刻蚀过程中，第一抗反射膜90的作用为防止反射光对入射光的影响，进而影响刻蚀效率。
S13，以图案化的第一光阻层110a为掩膜刻蚀第一抗反射膜90与第一保护层80以形成图案化的第一保护层801。在此过程中，第一抗反射膜90被消耗。
S14，以图案化的第一保护层801为掩膜，刻蚀第一堆叠结构20以及衬底10，以形成具有第一沟道孔202a的第一堆叠结构202，第一沟道孔202a露出衬底10。在第一沟道孔202a形成后，将剩余的第一保护层801剥离。
S2，请参阅图15-16，在每个第一沟道孔202a内形成(例如，填充或沉积)不凹于第一堆叠结构202的外延结构60。
在本步骤中，在每个第一沟道孔202a内形成不凹于第一堆叠结构202的外延结构60包括两种方式：
第一种：在每个第一沟道孔202a内形成凸出第一堆叠结构202的外延结构60。
第二种：在每个第一沟道孔202a内形成与第一堆叠结构202平齐的外延结构60。此种方式形成的外延结构60的表面与第一堆叠结构202平齐，若在第一堆叠结构202顶层的绝缘层202b的高度与所需的外延结构60的高度基本相等时，可直接用来形成后续的膜层。
外延结构60的示例性材料为硅，但不限于此。在本申请中，为了更好地沉积外延结构60，在外延结构60沉积之前，还需对第一沟道孔202a的底部进行预清洁。
S3，请参阅图17-18，在第一堆叠结构202与外延结构60上形成具有多个第二沟道孔203a的第二堆叠结构203，其中，第二沟道孔203a与外延结构60一一对应，且一个第二沟道孔203a使得一个外延结构60露出。
在步骤S3中，第二堆叠结构203为绝缘层和栅极牺牲层交替层叠的叠层。可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic LayerDeposition，ALD)或其他合适的沉积方法，依次在第一堆叠结构202与外延结构60上交替沉积。绝缘层例如由氧化硅构成，栅极牺牲层例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层。第二堆叠结构203以O/N/O(氧化硅作为绝缘层，氮化硅作为栅极牺牲层)的多层堆叠结构，第二堆叠结构203紧邻第一堆叠结构202的膜层为绝缘层，进而将每个外延结构60的位置固定。第二堆叠结构203的具体高度以实际的需求为准。
在本步骤中，多个第二沟道孔203a的形成方法包括S31，S32，S33以及S34。S31、S32、S33以及S34详细介绍如下。
S31，在第一堆叠结构202与外延结构60上依次形成第二堆叠结构203、第二保护层、第二抗反射膜与第二光阻层。在本实施例中，第二保护层为硬掩膜。
S32，光刻第二光阻层以形成图案化的第二光阻层。在第二光阻层的刻蚀过程中，第二抗反射膜的作用为防止反射光对入射光的影响，进而影响刻蚀效率。
S33，以图案化的第二光阻层为掩膜刻蚀第二抗反射膜与第二保护层以形成图案化的第二保护层。在此过程中，第二抗反射膜被消耗。
S34，以图案化的第二保护层为掩膜，刻蚀第二堆叠结构203，以形成具有第二沟道孔203a的第二堆叠结构203，第二沟道孔203a露出外延结构60。在第二沟道孔203a形成后，将剩余的第二保护层剥离。
本发明中，首先在衬底10上形成具有多个第一沟道孔202a的第一堆叠结构202，然后通过在每个第一沟道孔202a内形成不凹于第一堆叠结构202的外延结构60，最后在第一堆叠结构202与外延结构60上形成具有多个第二沟道孔203a的第二堆叠结构203，进而本申请将堆叠结构分为两个，在形成一个足够容纳外延结构60的第一堆叠结构202后，便形成第一沟道孔202a，第一沟道孔202a足够沉积外延结构60，而由于外延结构60的高度较小，第一沟道孔202a便较浅，从而在第一沟道孔202a内沉积外延结构60的过程中，外延结构60较方便沉积，且较浅的第一沟道孔202a可使得外延结构60较平整地沉积在第一沟道孔202a的底部，外延结构60与衬底10之间没有气孔，从而增大了所述外延结构60与后续膜层的连接面积，有利于提高所述三维存储器的电性能。
而且由于每一个外延结构60均不凹于第一堆叠结构202，外延结构60的初始高度可以制成为比实际需求的高度稍大，然后再去除多余的高度以得到最后需求的高度，从而外延结构60的高度较好控制，可根据需求的外延结构60的高度控制最后成型的外延结构60的高度。
从而本申请的三维存储器的制备方法解决了现有技术中，由于沟道孔较深，形成在沟道孔内的外延结构60的高度难以控制，且外延结构60底部由于有气孔而平整度难以保证，进而对后续的工艺有较大影响，影响三维存储器的电性能的技术问题。
且本申请在外延结构60形成之前，对第一沟道孔202a进行了预清洁。由于本申请的第一沟道孔202a较浅，刻蚀形成的第一沟道孔202a的孔壁较平整，在第一沟道孔202a的预清洁过程中，只需刻蚀较薄的衬底10即可将第一沟道孔202a的孔壁清洁平整，衬底10的刻蚀深度是较容易控制的，且衬底10的损失较小。而传统的沟道层，由于沟道孔较深，则沟道孔的孔壁不平整，尤其相对于沟道孔底部的部分，就更加不平整，在沟道孔预清洁的过程中，就需要花费大量的人力物力进行清洁，而且需要刻蚀较深的衬底10方可将沟道孔的孔壁清洁平整。从而本申请相较于传统的较深的沟道孔的清洁，清洁方便，且节省物力人力。
进一步地，由于第二沟道孔203a延伸至外延结构60，相较于传统的延伸至衬底10的沟道孔，本申请的第二沟道孔203a的长度/孔径(A/R)相较于传统的沟道孔的长度/孔径(A/R)更小，本申请的第二沟道孔203a更容易形成，且第二沟道孔203a的孔壁更平整。
在本申请中，第二沟道孔203a的中轴线与第一沟道孔202a的中轴线重合或错位。具体为，当第二沟道孔203a的中轴线与第一沟道孔202a的中轴线重合时，则外延结构60的中轴线将与第二沟道孔203a的中轴线重合，从而后续沉积在第二沟道孔203a内的膜层可以较好地与外延结构60对位，进而实现良好连接。当第二沟道孔203a的中轴线与第一沟道孔202a的中轴线错位时，则外延结构60的中轴线将与第二沟道孔203a的中轴线错位，由于第二沟道孔203a可以露出外延结构60，则外延结构60的中轴线将与第二沟道孔203a的中轴线稍微错位，后续沉积在第二沟道孔203a内的膜层仍可以与外延结构60连接。
第二沟道孔203a的孔径小于第一沟道孔202a的孔径。具体为，由于第一沟道孔202a内沉积外延结构60，第二沟道孔203a内沉积后续膜层，为了提高外延结构60与后续膜层连接的稳定性，需设置较大孔径的第一沟道孔202a以沉积较大面积的外延结构60，以提高外延结构60的连接面积，且即使在第二沟道孔203a的中轴线与第一沟道孔202a的中轴线错位时，由于较大面积的外延结构60，仍然可以实现对后续膜层的连接。在一种具体的实施例中，第一沟道孔202a的孔径为100nm，第二沟道孔203a的孔径为90nm。
本申请中，在上述步骤S2与S3之间，三维存储器的制备方法还可包括S4。S4的详细介绍如下。
S4，请参阅图16，平坦化每个外延结构60的表面603。
以下介绍步骤S4中外延结构60的平坦化过程。外延结构60的平坦化可以至少具有如下两种实现方式。
方式1：
外延结构60的平坦化过程的一种具体方式可以为：平坦化每个外延结构60，以使平坦化后的外延结构60的表面603与第一堆叠结构202的表面平齐。也就是说，在外延结构60凸出第一堆叠结构202时，去除并磨平凸出第一堆叠结构202的外延结构60，以使平坦化后的外延结构60的表面603与第一堆叠结构202的表面平齐。此种方式的第一堆叠结构202顶层的绝缘层202b的高度与所需的外延结构60的高度基本相等，只要使得平坦化后的外延结构60的表面603与第一堆叠结构202的表面平齐即可。外延结构60的表面603的平整度的具体体现可以为：平坦化的每个外延结构60的表面603的每个位置到衬底10背离外延结构60的表面的高度差值小于5nm。
方式2：
外延结构60的平坦化过程的另一种具体方式可以为：在平坦化每个外延结构60时，平坦化第一堆叠结构202，以使平坦化后的第一堆叠结构202的表面与平坦化后的外延结构60的表面平齐。也就是说，不管是外延结构60凸出第一堆叠结构202，还是外延结构60与第一堆叠结构202平齐，去除并磨平部分第一堆叠结构202，去除并磨平凸出于第一堆叠结构202的外延结构60，且使得剩余的第一堆叠结构202的表面与剩余的外延结构60的表面603平齐。此种方式中，第一堆叠结构202顶层的绝缘层202b的高度与所需的外延结构60的高度差较大，为了使得第一堆叠结构202顶层的绝缘层202b的高度与所需的外延结构60的高度相匹配，在去除多余的外延结构60时，不仅要去除并磨平部分第一堆叠结构202，而且要去除并磨平凸出于第一堆叠结构202的外延结构60，具体为按照所需的高度磨平第一堆叠结构202顶层的绝缘层202b，在磨平第一堆叠结构202顶层的绝缘层202b时，同时可以将外延结构60的表面603磨平。第一堆叠结构202与外延结构60的表面603的平整度的具体体现可以为：平坦化的第一堆叠结构202表面的每个位置到衬底10背离外延结构60表面的高度差小于5nm。平坦化的每个外延结构60的表面603的每个位置到衬底10的背离外延结构60的表面的高度差小于5nm。此种平坦化方式中，由于对部分第一堆叠结构202进行了磨平，第一堆叠结构202的高度不仅可以减小，而且第一堆叠结构202的表面更平整，优化了第一堆叠结构202，从而三维存储器的电性能将是更好的，而且有利于后续膜层的沉积，提高了产品的良率与生产率。上述磨平的方式包括但不限于化学机械研磨。
上述方式1与方式2的区别在于：方式1的第一堆叠结构202顶层的绝缘层202b的高度与所需的外延结构60的高度基本相等，仅需要平坦化外延结构60；方式2的第一堆叠结构202顶层的绝缘层202b的高度与所需的外延结构60的高度差较大，需要平坦化外延结构60与第一堆叠结构202。方式1的优点在于外延结构60的平坦化过程方便，且快速；方式2的优点在于第一堆叠结构202也经过了平坦化，第一堆叠结构202的表面更平整，更有利于后续膜层的形成。
外延结构60中任意两个外延结构60在衬底10上的堆叠高度差值均小于5nm。也就是说，多个外延结构60的高度差值均在5nm之内。具体为，不管采用上述的那种外延结构60的平坦化方式，平坦化后的第一堆叠结构202与外延结构60的表面603较为平整，且高度均一，为后续的膜层沉积稳定性提供理想的高度，提高了产品的良率与生产率。
从而本申请在每个外延结构60沉积在第一沟道孔202a内之后，对每个外延结构60的表面进行平坦化，以提高每个外延结构60顶面的平整度，进而后续工序的膜层可以平整地沉积在每个外延结构60的顶面，以提高每个外延结构60与后续膜层连接的稳定性，提高了三维存储器的电性能。且外延结构60的高度根据需求设置，外延结构60的高度更容易控制，外延结构60高度的变化更少。
本申请中，由于在第二堆叠结构203沉积之前便进行了对每个外延结构60顶面的平坦化，相较于传统的外延结构60沉积在较深的沟道孔中，本申请的外延结构60顶面的平坦化操作简单且容易实现，解决了传统的外延结构60由于沉积在较深的沟道孔中，外延结构60顶面的平坦化过程较难的技术问题。
本申请中，在上述步骤S3：在第一堆叠结构202与外延结构60上形成具有多个第二沟道孔203a的第二堆叠结构203之后，方法还包括S5，S5详细介绍如下。
S5，请参阅图20，在第二沟道孔203a中沿第二沟道孔203a的侧壁向孔中心的方向依次形成沟道保护层130与电荷存储层70，且使第二沟道孔203a露出外延结构60。
在步骤S5中，电荷存储层70与沟道保护层130设于第二沟道孔203a的侧壁并位于外延结构60之上，即电荷存储层70与沟道保护层130并没有完全将第二沟道孔203a填充，还露出有外延结构60。在本实施例中，电荷存储层70贴着第二沟道孔203a的侧壁。
在一种具体的制备方式中，可以直接将电荷存储层70与沟道保护层130沉积在第二沟道孔203a的侧壁并位于外延结构60之上，而不在第二沟道孔203a的底壁沉积。
请参阅图19，在另一种具体的制备方式中，在第二沟道孔203a中沿第二沟道孔203a的孔壁向孔中心方向依次形成电荷存储层70与沟道保护层130，电荷存储层70贴着第二沟道孔203a的孔壁，刻蚀第二沟道孔203a底壁的电荷存储层70与沟道保护层130，以使第二沟道孔203a露出外延结构60。也就是说，在本步骤中，先在第二沟道孔203a的底壁与侧壁上均沉积电荷存储层70与沟道保护层130，再刻蚀第二沟道孔203a底壁的电荷存储层70与沟道保护层130，以露出外延结构60。从而露出的外延结构60可以与后续的膜层进行连接。
根据上述的论述可知，外延结构60的顶面较平整，从而本申请的电荷存储层70与沟道保护层130均沉积在较平整的外延结构60上后，第二沟道孔203a底壁的电荷存储层70与沟道保护层130也较平整，进而在刻蚀第二沟道孔203a底壁的电荷存储层70与沟道保护层130时，刻蚀露出的外延结构60也较平整，解决了由于外延结构60的表面不平整所导致的部分外延结构60刻蚀的较深，部分的外延结构60刻蚀较浅，甚至部分的外延结构60未被刻蚀，无法暴露，给后续的工艺带来较大影响，后续的膜层结构将无法较好地与外延结构60连接，从而影响三维存储器的电性能的技术问题。
且即使采用直接在将电荷存储层70与沟道保护层130沉积在第二沟道孔203a的侧壁并位于外延结构60的这种方式时，那么较平整的外延结构60也可以与后续的膜层结构较好地连接，提高三维存储器的电性能。
在申请中，电荷存储层70包括沿第二沟道孔203a的侧壁向孔中心的阻挡绝缘层701、电荷捕获层702和隧穿绝缘层703。由于阻挡绝缘层701和隧穿绝缘层703的示例性材料为氧化硅，电荷捕获层702的示例性材料为氮化硅，沟道保护层130的示例性材料为多晶硅。因此，电荷存储层70与沟道保护层130形成了多晶硅-氧化硅-氮化硅-氧化硅(SONO)的叠层结构。可以理解的是，这些层可以选择其他材料。电荷存储层70、沟道保护层130的形成方式可以通过常用的原子层沉积工艺(Atomic Layer Deposition，ALD)、化学气相沉积(Chemical Vapor Deposition，CVD)等来沉积。
以上描述了本发明实施例的制备三维存储器的方法，本发明实施例还提供了一种三维存储器，该三维存储器可以使用但不限于使用上述制备方法来制备。图18是示出根据本发明实施例的三位存储器的示意图。
如图20所示，该三维存储器包括衬底10；设置在衬底10上的第一堆叠结构202；内嵌在所述第一堆叠结构202中的多个外延结构60，所述外延结构60表面603的每个位置到衬底10背离所述外延结构60的表面的高度差小于预设值；在一种具体的实施例中，预设值为5nm。
三维存储器包括还包括设置在第一堆叠结构202与外延结构60上的第二堆叠结构203，第二堆叠结构203具有多个通孔，其中，通孔与外延结构60一一对应，且一个通孔露出一个外延结构60。本申请中，通孔即为上述的第二沟道孔203a。
三维存储器还包括电荷存储层70与沟道保护层130，电荷存储层70与保护层130依次在通孔中沿通孔的侧壁向孔中心方向沉积，且露出外延结构60。电荷存储层70贴着通孔的侧壁。
通孔的中轴线与外延结构60的中轴线重合或错位。具体效果同第二沟道孔203a的中轴线与第一沟道孔202a的中轴线重合或错位。
通孔的孔径小于外延结构60的直径。具体效果与第二沟道孔203a的孔径小于第一沟道孔202a的孔径的效果相同。
至于该三维存储器件的效果及各结构已在上文有介绍，这里不再描述。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (21)

1.一种三维存储器的制备方法，其特征在于，包括：
在衬底上形成具有多个第一沟道孔的第一堆叠结构，其中，每个所述第一沟道孔均使得所述衬底露出；
在每个所述第一沟道孔内形成不凹于所述第一堆叠结构的外延结构；
在所述第一堆叠结构与所述外延结构上形成具有多个第二沟道孔的第二堆叠结构，其中，所述第二沟道孔与所述外延结构一一对应，且一个所述第二沟道孔使得一个所述外延结构露出。
2.根据权利要求1所述的制备方法，其特征在于，“在每个所述第一沟道孔内形成不凹于所述第一堆叠结构的外延结构”包括：
在每个所述第一沟道孔内形成与所述第一堆叠结构平齐的所述外延结构。
3.根据权利要求1所述的制备方法，其特征在于，“在每个所述第一沟道孔内形成不凹于所述第一堆叠结构的外延结构”包括：
在每个所述第一沟道孔内形成凸出所述第一堆叠结构的所述外延结构。
4.根据权利要求2或3所述的制备方法，其特征在于，在填充所述外延结构之后且在形成所述第二堆叠结构之前，所述方法还包括：
平坦化每个所述外延结构，以使平坦化后的所述外延结构的表面与所述第一堆叠结构的表面平齐。
5.根据权利要求4所述的制备方法，其特征在于，“平坦化每个所述外延结构”包括：
在平坦化每个所述外延结构时，平坦化所述第一堆叠结构，以使平坦化后的所述第一堆叠结构的表面与平坦化后的所述外延结构的表面平齐。
6.根据权利要求4所述的制备方法，其特征在于，平坦化后的每个外延结构的表面的每个位置到衬底背离所述外延结构的表面的高度差小于5nm。
7.根据权利要求5所述的制备方法，其特征在于，平坦化后的所述第一堆叠结构的表面的每个位置到衬底背离所述外延结构表面的高度差值小于5nm。
8.根据权利要求4所述的制备方法，其特征在于，所述外延结构中任意两个外延结构在衬底上的堆叠高度差值均小于5nm。
9.根据权利要求1所述的制备方法，其特征在于，在形成所述第二堆叠结构之后，所述方法还包括：
在所述第二沟道孔中沿第二沟道孔的侧壁向孔中心的方向依次形成电荷存储层与沟道保护层，且使所述第二沟道孔露出所述外延结构。
10.根据权利要求9所述的制备方法，其特征在于，“在所述第二沟道孔中沿第二沟道孔的侧壁向孔中心的方向依次形成电荷存储层与沟道保护层”包括：
在所述第二沟道孔中沿第二沟道孔的孔壁向孔中心依次形成电荷存储层与沟道保护层，并刻蚀所述第二沟道孔底壁的所述电荷存储层与所述沟道保护层，以使所述第二沟道孔露出所述外延结构。
11.根据权利要求1-3任一项所述的制备方法，其特征在于，在“在每个所述第一沟道孔内形成不凹于所述第一堆叠结构的外延结构”之前，所述方法还包括：
对每个所述第一沟道孔进行预清洁。
12.根据权利要求1所述的制备方法，其特征在于，“在衬底上形成具有多个第一沟道孔的第一堆叠结构”包括：
在所述衬底上依次形成所述第一堆叠结构、第一保护层、第一抗反射膜与第一光阻层；
光刻所述第一光阻层以形成图案化的第一光阻层；
以图案化的第一光阻层为掩膜刻蚀所述第一抗反射膜与所述第一保护层以形成图案化的第一保护层；
以图案化的第一保护层为掩膜，刻蚀所述第一堆叠结构以及所述衬底，以形成具有所述第一沟道孔的所述第一堆叠结构，每个所述第一沟道孔均使得所述衬底露出。
13.根据权利要求1所述的制备方法，其特征在于，“在所述第一堆叠结构与所述外延结构上形成具有多个第二沟道孔的第二堆叠结构”包括：
在所述第一堆叠结构与所述外延结构上依次形成第二堆叠结构、第二保护层、第二抗反射膜与第二光阻层；
光刻所述第二光阻层以形成图案化的第二光阻层；
以图案化的第二光阻层为掩膜刻蚀所述第二抗反射膜与所述第二保护层以形成图案化的第二保护层；
以图案化的第二保护层为掩膜，刻蚀所述第二堆叠结构，以形成具有所述第二沟道孔的所述第二堆叠结构，每个所述第二沟道孔均使得所述外延结构露出。
14.根据权利要求1所述的制备方法，其特征在于，所述第二沟道孔的中轴线与所述第一沟道孔的中轴线重合或错位。
15.根据权利要求1所述的制备方法，其特征在于，所述第二沟道孔的孔径小于所述第一沟道孔的孔径。
16.一种三维存储器，其特征在于，包括：
衬底；
设置在所述衬底上的第一堆叠结构；
内嵌在所述第一堆叠结构中的多个外延结构，所述外延结构表面的每个位置到衬底背离所述外延结构的表面的高度差小于预设值；
设置在所述第一堆叠结构与所述外延结构上的第二堆叠结构，所述第二堆叠结构具有多个通孔，其中，所述通孔与所述外延结构一一对应，且一个所述通孔使得一个所述外延结构露出。
17.根据权利要求16所述的三维存储器，其特征在于，所述预设值为5nm。
18.根据权利要求16所述的三维存储器，其特征在于，所述三维存储器还包括电荷存储层与沟道保护层，所述电荷存储层与所述沟道保护层依次在所述通孔中沿通孔的侧壁向孔中心形成，且露出所述外延结构。
19.根据权利要求16所述的三维存储器，其特征在于，所述第一堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层，所述第二堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层。
20.根据权利要求16所述的三维存储器，其特征在于，所述通孔的中轴线与所述外延结构的中轴线重合或错位。
21.根据权利要求16所述的三维存储器，其特征在于，所述通孔的孔径小于所述外延结构的直径。
CN201910228325.8A 2019-03-25 2019-03-25 三维存储器及其制备方法 Pending CN110085599A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910228325.8A CN110085599A (zh) 2019-03-25 2019-03-25 三维存储器及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910228325.8A CN110085599A (zh) 2019-03-25 2019-03-25 三维存储器及其制备方法

Publications (1)

Publication Number Publication Date
CN110085599A true CN110085599A (zh) 2019-08-02

Family

ID=67413527

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910228325.8A Pending CN110085599A (zh) 2019-03-25 2019-03-25 三维存储器及其制备方法

Country Status (1)

Country Link
CN (1) CN110085599A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600480A (zh) * 2019-08-26 2019-12-20 长江存储科技有限责任公司 存储器及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380431A1 (en) * 2014-06-25 2015-12-31 Kohji Kanamori Semiconductor device having vertical channel and air gap, and method of manufacturing thereof
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
CN107564915A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107946314A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 3d nand存储器源极选择管及其形成方法
CN109065546A (zh) * 2018-08-31 2018-12-21 长江存储科技有限责任公司 3d存储器件的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380431A1 (en) * 2014-06-25 2015-12-31 Kohji Kanamori Semiconductor device having vertical channel and air gap, and method of manufacturing thereof
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
CN107564915A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107946314A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 3d nand存储器源极选择管及其形成方法
CN109065546A (zh) * 2018-08-31 2018-12-21 长江存储科技有限责任公司 3d存储器件的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600480A (zh) * 2019-08-26 2019-12-20 长江存储科技有限责任公司 存储器及其制作方法

Similar Documents

Publication Publication Date Title
CN107564915B (zh) 一种3d nand存储器件及其制造方法
CN107464817B (zh) 一种3d nand闪存的制作方法
CN109920792A (zh) 一种3d nand存储器件的制造方法
US8921922B2 (en) Nonvolatile memory device and method for fabricating the same
CN109244075A (zh) 3d存储器件的制造方法
CN107611135B (zh) 一种3d nand存储器件的制造方法
CN109087916A (zh) 形成三维存储器的方法
CN107482012B (zh) 三维存储器及其制作方法
CN109256384B (zh) 一种通孔结构及其制备方法、三维存储器
CN109904165B (zh) 三维存储器的制造方法及三维存储器
CN110197830A (zh) 3d nand存储器及其形成方法
CN109727981A (zh) 3d nand存储器及其形成方法
CN109244076B (zh) 3d存储器件
CN107994027B (zh) 一种sono刻蚀中负载效应影响的减轻方法
CN110289263A (zh) 3d nand存储器及其形成方法
CN107591407B (zh) 一种3d nand存储器及其制造方法
CN109768049A (zh) 一种3d nand存储器件及其制造方法
CN107833892B (zh) 一种顶层选择栅切线的氧化物填充方法
CN109872997A (zh) 一种3d nand存储器件及其制造方法
CN109065545A (zh) 三维存储器及其堆叠层的平坦化方法
CN109860105A (zh) 三维存储器的制造方法及三维存储器
CN111162078A (zh) 一种3d nand存储器及其制造方法
CN107644877A (zh) 一种三维存储器台阶部位填充方法及三维存储器
CN110085599A (zh) 三维存储器及其制备方法
CN109935547A (zh) 一种3d nand存储器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190802