CN111162078A - 一种3d nand存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种3D NAND存储器及其制造方法，本发明的方法通过刻蚀衬底在衬底上形成条状凸起的第一凸起部，第一凸起部上方和侧壁上形成的背部选择栅氧化物形成背部选择栅切线，将后续形成的背部选择栅切断，实现背部选择栅的分离控制，提升器件的控制时间，降低器件字线层的RC延时效应。或者在形成第一凸起部的同时，在衬底上形成阵列分布的柱状凸起的第二凸起部。在堆叠结构中形成的阵列分布的存储结构与第二凸起部一一对应，部分存储结构形成在第一凸起部上。上述第一凸起部和第二凸起部代替在沟道孔中形成选择性外延结构，衬底图形化过程易于控制，并且无需可刻蚀后处理。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种3D NAND存储器及其制造方法。
背景技术
随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。
在3D NAND存储器中，通常采用堆叠栅极的顶部选择栅极来控制存储结构。随着堆叠层数的增加，通过背部选择栅与顶部选择栅分别对存储结构进行控制。然而，随着堆叠层数的增加，在形成背部选择栅切线时通常采用首先形成部分堆叠层，然后刻蚀部分对叠层形成沟槽，在沟槽中填充绝缘材料形成背部选择栅切线，将后续的背部选择栅切断。该方法工艺繁琐，刻蚀形成沟槽的过程还会对衬底造成损伤。在形成存储结构时，刻蚀堆叠结构形成沟道孔，然后在沟道孔底部进行选择性外延结构的生长，在形成选择性外延结构之前，首先需要对沟道孔及衬底进行刻蚀后清洗，该清洗过程，容易对衬底造成损伤，或者清洗不彻底，衬底清洁度不够，生长的选择性外延结构均匀性较差等。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND存储器及其制造方法，本发明首先通过对衬底图形化形成第一凸起部或者同时形成第一凸起部及第二凸起部，第一凸起部为条状凸起，第二凸起部为阵列排布的柱状凸起。上述第一凸起部的上方及侧壁上形成背部选择栅切线，实现背部选择栅的分离控制。第一凸起部和第二凸起部上方形成存储结构。本发明的方法简化了背部选择栅切线的形成工艺，还能够省去存储结构底部外延结构的形成，降低了器件制造难度，降低了制造成本。
为实现上述目的及其它相关目的，本发明提供了一种3D NAND存储器的制造方法，该制造方法包括以下步骤：
提供衬底；
在所述衬底上形成至少一个第一凸起部，所述第一凸起部形成为沿所述第一方向延伸的条状凸起；
在所述衬底及所述条状凸起上方及侧壁上形成背部选择栅；
在所述背部选择栅牺牲层及所述背部选择栅切上方形成堆叠结构，所述堆叠结构顶部的至少一层栅极层作为顶部选择栅；
形成贯穿所述堆叠结构的栅线缝隙；
在所述堆叠结构中形成存储结构。
可选地，在所述衬底及所述条状凸起上方及侧壁上形成背部选择栅还包括以下步骤：
在所述衬底及所述条状凸起上方及侧壁上形成背部选择栅氧化物，所述条状凸起上方及侧壁上的背部选择栅氧化物形成背部选择栅切线；
在所述背部选择栅氧化物上方形成背部选择栅牺牲层；
对所述背部选择栅牺牲层进行平坦化，至暴露所述条状凸起上方的背部选择栅氧化物，并且使得所述背部选择栅牺牲层的上表面低于所述第一凸起部的上表面。
可选地，在所述堆叠结构中形成存储结构，还包括以下步骤：
刻蚀所述堆叠结构以及部分所述衬底，形成贯穿所述堆叠结构的阵列排布的沟道孔，部分所述沟道孔形成在所述条状凸起中；
在所述沟道孔的底部形成选择性外延结构；
在所述沟道孔中依次形成阻挡层、电荷捕获层、隧穿层及沟道层，所述沟道层与所述选择性外延结构连通。
可选地，所述3D NAND存储器的制造方法还包括：在所述衬底上形成至少一个第一凸起部的同时或者之后，在所述第一凸起部之外的所述衬底上形成第二凸起部，所述第二凸起部形成为阵列排布的多个柱状凸起。
可选地，该3D NAND存储器制造方法还包括：
在所述衬底上方、所述条状凸起及所述柱状凸起上方及侧壁上形成背部选择栅氧化物，所述条状凸起上方及侧壁上的背部选择栅氧化物形成背部选择栅切线；
在所述背部选择栅氧化物上方形成背部选择栅牺牲层；
对所述背部选择栅牺牲层进行平坦化，至暴露所述条状凸起上方的背部选择栅氧化物，并且使得所述背部选择栅牺牲层的上表面低于所述第一凸起部的上表面。
可选地，在所述背部选择栅沟槽中形成背部选择栅牺牲层还包括以下步骤：
在所述背部选择栅氧化物上方沉积背部选择栅牺牲层；
对所述背部选择栅牺牲层进行平坦化，使得所述背部选择栅牺牲层低于所述柱状凸起。
可选地，在所述堆叠结构中形成存储结构，还包括以下步骤：
刻蚀所述堆叠结构形成贯穿所述堆叠结构的阵列排布的沟道孔，所述沟道孔形成在所述柱状凸起及所述条状凸起的上方，并且所述沟道孔的底部暴露所述柱状凸起及所述条状凸起；
在所述沟道孔的侧壁上依次形成阻挡层、电荷捕获层、隧穿层及沟道层，所述沟道层与所述柱状凸起及所述条状凸起连通。
可选地，在所述背部选择栅牺牲层及所述背部选择栅切上方形成堆叠结构还包括以下步骤：
在所述背部选择栅氧化物及所述背部选择栅牺牲层上方交替形成绝缘层和牺牲层。
可选地，该3D NAND存储器制造方法还包括以下步骤：
经所述栅线缝隙去除所述背部选择栅牺牲层及所述牺牲层，分别形成背部选择栅沟槽及栅极沟槽；
在所述背部选择栅沟槽及所述栅极沟槽中填充导电材料分别形成背部选择栅极及堆叠栅极层。
可选地，该3D NAND存储器制造方法还包括：
在形成所述背部选择栅极及所述堆叠栅极层之前，在所述背部选择栅沟槽及所述栅极沟槽中填充栅极介电层。
可选地，该3D NAND存储器制造方法还包括在所述栅线缝隙中形成共源极的如下步骤：
在所述栅线缝隙的侧壁上形成栅极隔离层；
在所述栅线缝隙中填充源极导电材料。
可选地，该3D NAND存储器制造方法还包括以下步骤：
刻蚀位于所述堆叠的栅极层顶部的顶部选择栅极，形成在第一方向上延伸的顶部选择栅切线沟槽；
在所述顶部选择栅沟槽中填充介电材料，形成所述顶部选择栅切线。
可选地，所述顶部选择栅切线与所述背部选择栅切线上下对齐。
本发明还提供了一种3D NAND存储器，该存储器包括：
衬底，所述衬底包括至少一个第一凸起部，所述第一凸起部为沿所述第一方向延伸的条状凸起；
形成在所述衬底上的背部选择栅，所述背部选择栅包括形成在所述衬底上方及所述条状凸起的上表面及侧壁上的背部选择栅切线；
形成在所述背部选择栅上方的堆叠结构，所述堆叠结构包括依次堆叠的绝缘层及栅极层，所述堆叠结构顶部的至少一层栅极层作为顶部选择栅；
贯穿所述堆叠结构的陈列共源极；以及
形成在所述堆叠结构中的存储结构。
可选地，所述存储结构包括：
贯穿所述堆叠结构的阵列排布的沟道孔；
位于沟道孔底部的选择性外延结构；
依次形成在所述沟道孔中的阻挡层、电荷捕获层、遂穿层及沟道层，所述沟道层与所述选择性外延结构连通。
可选地，所述衬底还包括第二凸起部，所述第二凸起部为阵列排布的多个柱状凸起。
可选地，所述存储结构包括：
贯穿所述堆叠结构的阵列排布的沟道孔，所述沟道孔的底部暴露所述柱状凸起及所述条状凸起；
依次形成在所述沟道孔中的阻挡层、电荷捕获层、隧穿层及沟道层，所述沟道层与所述柱状凸起或所述条状凸起连通。
可选地，所述阵列共源极包括：
栅极隔离层，所述栅极隔离层形成所述阵列共源极的侧壁，与所述堆叠结构中栅极层和绝缘层连接，隔离所述栅极层；
导电层，所述导电层形成在所述侧壁之间，并且与所述衬底电耦合。
如上所述，本发明提供的3D NAND存储器及其制造方法，至少具备如下有益技术效果：
本发明的方法通过图形化衬底在衬底上形成至少一个第一凸起部，该第一凸起部为条状凸起，在衬底上方及第一凸起部上方和侧壁上形成背部选择栅氧化物，第一凸起部上方和侧壁上的背部选择栅氧化物形成背部选择栅切线，将后续形成的背部选择栅切断，实现背部选择栅的分离控制，提升器件的控制时间，降低器件字线层的RC延时效应。该方法通过图形化衬底提前形成背部选择栅切线的氧化物，并且可以适当减少背部选择栅氧化物的厚度，同时避免对衬底造成损伤；简化了背部选择栅的形成过程，同时大大降低背部选择栅的漏电风险。并且衬底的图形化过程易于控制，更有利于减少对衬底的损伤。该方法简化了整个制造工艺，节省了制造成本。
本发明的方法还可以图形化所述衬底，在衬底上同时形成上述第一凸起部以及第二凸起部，第二凸起部形成为阵列分布的柱状凸起。在第一凸起部及第二凸起部的上方及侧壁上同时形成背部选择栅氧化物。然后形成堆叠结构，在堆叠结构中形成阵列分布的存储结构。所述存储结构的底部形成在上述第一凸起部和第二凸起部上，并且存储结构中的沟道层与第一凸起部或第二凸起部连通。通过图形化衬底形成上述第一凸起部和第二凸起部代替在沟道孔中形成选择性外延结构，衬底图形化过程易于控制，并且无需可刻蚀后处理；另外，图形化衬底能够使得形成的第一凸起部和第二凸起部具有几乎完全相同的高度以及平整的表面，离子注入的可控性更好。
附图说明
图1显示为本发明一实施例中3D NAND存储器制造方法的流程示意图。
图2显示为图1所示图形化衬底形成的结构的平面示意图。
图3显示为沿图2中Y方向上的线L0-L0的剖面结构示意图。
图4和图5显示为在图3所示的结构上方形成背部选择栅氧化物及背部选择栅牺牲层的结构示意图。
图6显示为在5所示的结构上方形成堆叠结构的结构示意图。
图7显示为在图6所示的堆叠结构中沟道孔的平面结构示意图。
图8显示为沿图7所示Y方向上的线L1-L1的剖面结构示意图。
图9显示为沿图7所示Y方向上的线L1′-L1′的剖面结构示意图。
图10显示为在图7和图8所示的沟道孔中形成存储结构的结构示意图。
图11显示为在图10所示的结构中形成栅线缝隙的平面结构示意图。
图12显示为沿图11所示Y方向上的线L2-L2的剖面结构示意图。
图13显示为形成背部选择栅的结构示意图。
图14显示为在栅线缝隙中形成共源极的结构示意图。
图15显示为在图14所示的结构中形成顶部选择栅切线沟槽的结构示意图。
图16显示为在图15所示的结构中形成顶部选择栅切线的结构示意图。
图17显示为本发明另一实施例中图形化衬底形成的结构的平面示意图。
图18显示为沿图17中Y方向上的线L0-L0的剖面结构示意图。
图19和图20显示为在图18所示的结构上方形成背部选择栅氧化物及背部选择栅牺牲层的结构示意图。
图21显示为在20所示的结构上方形成堆叠结构的结构示意图。
图22显示为在图21所示的堆叠结构中沟道孔的平面结构示意图。
图23显示为沿图22所示Y方向上的线L1-L1的剖面结构示意图。
图24显示为沿图22所示Y方向上的线L1′-L1′的剖面结构示意图。
图25显示为图22和图23所示的沟道孔中形成存储结构的结构示意图。
图26显示为在图25所示的结构中形成栅线缝隙的平面结构示意图。
图27显示为沿图26所示Y方向上的线L2-L2的剖面结构示意图。
图28显示为形成背部选择栅的结构示意图。
图29显示为在栅线缝隙中形成共源极的结构示意图。
图30显示为在图29所示的结构中形成顶部选择栅切线沟槽的结构示意图。
图31显示为在图30所示的结构中形成顶部选择栅切线的结构示意图。
图32显示为现有技术中在堆叠结构中形成沟道孔的结构示意图。
图33显示为在图32所示的沟道孔底部形成选择性外延结构的示意图。
图34显示为在图33所示的沟道孔中形成存储结构的示意图。
元件标号说明
100 衬底
1001 第一凸起部
1010 背部选择栅
1011 背部选择栅氧化物
1012 背部选择栅牺牲层
1013 阻挡层
102 堆叠结构
1021 堆叠结构的绝缘层
1022 堆叠结构的牺牲层
103′ 沟道孔
103 存储结构
1031 存储结构的阻挡层
1032 存储结构的电荷捕获层
1033 存储结构的遂穿层
1034 存储结构的沟道层
1035 存储结构的介电隔离层
1030 存储结构的选择性外延结构
104 栅线缝隙
104′ 共源极
1041 栅极隔离层
1042 导电层
105 栅极
106 顶部选择栅沟切线沟槽
1061 顶部选择栅切线
107 第二凸起部
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
现有技术中，形成3D NAND存储器时，如图32～34所示，通常首先在衬底001上形成完整的堆叠结构002，然后在堆叠结构中形成沟道孔003，再在沟道孔底部形成选择性外延结构004，然后在沟道孔内形成存储结构。最后形成堆叠栅极及顶部选择栅切线005，将顶部选择栅切断，使得顶部选择栅能够分别控制不同的存储结构，而底部选择栅无法实现分别控制。随着堆叠结构的堆叠层数的增加，需要将底部选择删进行分离控制，与顶部选择栅一致。然而，现有技术中的上述方法无法实现上述要求。另外，随着堆叠层数的增加，沟道孔底部选择性外延结构的形成面临更多的挑战和困难，例如难以保证沟道孔底部的清洁度，无法保证选择性外延结构的一致性及均匀性，由此可能影响器件的电性能。
针对以上问题，本发明提供了一种3D NAND存储器及其制造方法，以解决现有技术中的上述问题，下面以实施例的形式进行详细描述，但是该实施例仅仅是示例性的，用于解释本发明而不能理解为对本发明的限定。
实施例一
本实施例提供了一种3D NAND存储器制造方法，如图1所示，该方法包括如下步骤：
步骤S101：提供衬底；
参照图2，提供一衬底100，衬底100在X方向(第一方向)和Y方向(第二方向)上延伸。该衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
步骤S102：在所述衬底上形成至少一个第一凸起部，所述第一凸起部形成为沿所述第一方向延伸的条状凸起；
如图2和图3所示，对衬底100进行图形化，例如可以采用等离子刻蚀等工艺刻蚀衬底100，在衬底上形成至少一个第一凸起部1001，如图2所示，该第一凸起部1001形成为沿第一方向延伸的条状凸起。虽然图2和3仅示出了在衬底100上形成的一个条状凸起，但是应该理解的是，该条状凸起的个数可以根据后续背部选择栅具体的控制需要来确定，例如形成两条甚至更多条。
步骤S103：在所述衬底及所述条状凸起上方及侧壁上形成背部选择栅；
步骤S104：在所述背部选择栅牺牲层及所述背部选择栅切上方形成堆叠结构，所述堆叠结构顶部的至少一层栅极层作为顶部选择栅；
步骤S105：形成贯穿所述堆叠结构的栅线缝隙；
在本实施例中，形成图2和图3所示的第一凸起部1001之后，首先如图4所示，在如3所示的结构上方以及第一凸起部1001的侧壁上依次沉积背部选择栅绝缘层1011及背部选择栅牺牲层1012，更优选地，在背部选择栅牺牲层上方沉积阻挡层1013。在优选实施例中，第一凸起部1001两侧的背部选择栅牺牲层1012的高度与第一凸起部1001的高度相同。在本实施例的优选实施例中，该背部选择栅绝缘层1011可以是氧化物，例如氧化硅等，背部选择栅牺牲层1012可以是氮化物，例如氮化硅等，阻挡层同样可以是氧化物，例如氧化硅等。然后如图5所示，对上述背部选择栅牺牲层1012进行平坦化，例如可以通过CMP(ChemicalMechanical Planarization，化学机械研磨平坦化)对背部选择栅牺牲层1012进行平坦化。对阻挡层1013及背部选择栅牺牲层1012进行平坦化，阻挡层1013作为牺牲层，首先被平坦化至暴露背部选择栅牺牲层1012。然后进一步对背部选择栅牺牲层1012进行平坦化，至暴露第一凸起部1001上方的背部选择栅绝缘层1011，并使得背部选择栅牺牲层1012的上表面低于第一凸起部上方的背部选择栅绝缘层的上表面，优选地，使得背部选择栅牺牲层1012的上表面低于第一凸起部的上表面，形成图5所示的结构。在优选实施例中，第一凸起部的高度可以为70nm～80nm，而平坦化之后的背部选择栅牺牲层厚度介于10nm～20nm。第一凸起部1001表面及侧壁上的背部选择栅氧化物形成为背部选择栅切线，背部选择栅切线将背部选择栅牺牲层切断，后续用于替换该背部选择栅牺牲层形成的背部选择栅切断。
然后，在图5所示的结构上方依次沉积绝缘层1021和牺牲层1022形成图6所示的堆叠结构102。上述绝缘层1021和牺牲层1022可以分别是氧化硅和氮化硅，例如可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底100上交替沉积氧化硅和氮化硅形成堆叠结构102。该堆叠结构102的层数可以是32层、64层、128层甚至更多层，可以根据后续器件的需要确定要沉积的堆叠结构的层数。
之后，参照11和图12所示，如图11所示，刻蚀堆叠结构102、背部选择栅牺牲层、背部选择栅绝缘层，更优选地，继续刻蚀部分衬底，形成栅线缝隙104。
经该栅线缝隙104由酸液对牺牲层1022及背部选择栅牺牲层1012进行湿法刻蚀，直至去除所述牺牲层1022及背部选择栅牺牲层1012，形成栅极沟槽以及背部选择栅沟槽，然后在栅极沟槽及背部选择栅沟槽中填充导电层材料形成堆叠的栅极层105以及背部选择栅极1010。如图13所示，形成的背部选择栅1010由背部选择栅切线切断，实现背部选择栅的分离控制。该导电材料可以是钨、钴等金属导电材料，也可以是多晶硅等非金属导电材料。形成的堆叠栅极中，位于顶层的栅极105作为顶部选择栅。如可以理解的，在填充导电材料之前，在栅极沟槽及背部选择栅沟槽的侧壁上形成栅介质层，在此未详细图示。
S106：在所述堆叠结构中形成存储结构。
在形成图6所示的堆叠结构之后，形成如图7所示的阵列式沟道孔103′。如图8所示，刻蚀堆叠结构102、背部选择栅牺牲层、背部选择栅绝缘层以及部分衬底，形成贯穿堆叠结构的沟道孔103′。如图7和图9所示，有部分沟道孔形成在第一凸起部1001中。然后如图10所示，首先在沟道孔的底部，即裸露的衬底上方，形成选择性外延结构1030。形成选择性外延结构1030之前，首先需要对沟道孔103′进行清洗，以保证衬底的清洁度，由此保证形成的选择性外延结构1030的均匀性以及结构的完整性，保证选择性外延结构的良好的导电性。
然后在沟道孔103′中沿侧壁向内依次沉积阻挡层1031、电荷捕获层1032、遂穿层1033以及沟道层1034，沟道层与选择性外延结构连通。然后还包括在沟道孔103′的核心区填充接电隔离层1035，形成图10所示的存储结构103。在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层可以是多晶硅。介电隔离材料可以是氧化硅。
在优选实施例中，还包括在所述堆叠结构的所述顶部选择栅中形成顶部选择栅切线。
如图15所示，形成栅极之后，在顶部选择栅中形成顶部选择栅切线沟槽1061，该顶部选择栅切线沟槽1061贯穿的堆叠层(绝缘层和牺牲层)的层数可以是1-10层。然后如图16所示，在顶部选择栅切线沟槽1061中填充介电材料，形成顶部选择栅切线106。优选地，如图16所示，该顶部选择栅切线沟槽在堆叠结构的堆叠方向上与背部选择栅切线上下对齐。顶部选择栅切线106在堆叠结构的堆叠方向上与背部选择栅切线上下对齐，由此实现顶部选择栅与背部选择栅相一致。背部选择栅切线实现背部选择栅的分别控制，并且与顶部选择栅相对应。提升器件的控制时间，降低字线层的RC延时效应。
如本领域所公知的，本实施例还还包括在栅线缝隙104中形成共源极的步骤。具体地，如图15所示，首先在栅线缝隙104的侧壁上形成栅极隔离层1041，以隔离栅极层。然后在栅线缝隙104的中间部分填充导电层1042。该导电层可以是多晶硅也可以是金属等。
本实施例中通过图像化衬底形成第一凸起部，然后沉积背部选择栅氧化物，第一凸起部上方及侧壁上的背部选择栅氧化物形成背部选择栅切线，背部选择栅切线将后续形成的背部选择栅切断，实现背部选择栅的分离控制。本实施例的方法简化了工艺，降低了制造成本。形成的背部选择栅切线与顶部选择栅切线上下对齐，实现背部选择栅和顶部选择栅的一一对应，提升了器件的控制时间，降低了器件的RC延时效应。
实施例二
本实施例同样提供一种3D NAND存储器制造方法，本实施例的制造方法与实施例一所述制造方法的相同之处不再赘述，不同之处详述如下：
参照图17，本实施例在图形化衬底100形成第一凸起部的同时，在衬底100上形成阵列式分布的多个第二凸起部107。如图18所示，第二凸起部107为阵列式分布的柱状凸起。优选地，第一凸起部和第二凸起部具有相同的高度。
在本实施例的优选实施例中，还可以在形成第一凸起部之后，再次对衬底进行图形化，形成多个第二凸起部107。可以根据实际操作规程选择在形成第一凸起部的同时或者之后形成上述第二凸起部。
在本实施例中，形成图17和图18所示的第一凸起部和第二凸起部之后，首先如图19所示，在图18所示的结构的衬底上方以及第一凸起部1001和第二凸起部107的表面及侧壁上依次沉积背部选择栅绝缘层1011、背部选择栅牺牲层1012，更优选地，同样在背部选择栅牺牲层1012上方沉积阻挡层1013。然后如图20所示，对上述背部选择栅牺牲层1012进行平坦化，例如可以通过CMP(Chemical Mechanical Planarization，化学机械研磨平坦化)对背部选择栅牺牲层1012进行平坦化。对阻挡层1013及背部选择栅牺牲层1012进行平坦化，阻挡层1013作为牺牲层，首先被平坦化至暴露背部选择栅牺牲层1012。然后进一步对背部选择栅牺牲层1012进行平坦化，至暴露第一凸起部1001上方的背部选择栅绝缘层1011，并使得背部选择栅牺牲层1012的上表面低于第二凸起部及第一凸起部的上表面，形成图20所示的结构。在优选实施例中，第一凸起部和第二凸起部可以具有相同的高度，例如二者的高度可以为70nm～80nm，平坦化之后的背部选择栅牺牲层厚度介于10nm～20nm。第一凸起部1001表面及侧壁上的背部选择栅氧化物形成背部选择栅切线，将背部选择栅牺牲层1012切断，以便切断后续替换背部选择栅牺牲层形成的背部选择栅。
然后，在图20所示的结构上方依次沉积绝缘层1021和牺牲层1022形成图21所示的堆叠结构102。上述绝缘层1021和牺牲层1022同样可以分别是氧化硅和氮化硅，例如可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底100上交替沉积氧化硅和氮化硅形成堆叠结构102。该堆叠结构102的层数可以是32层、64层、128层甚至更多层，可以根据后续器件的需要确定要沉积的堆叠结构的层数。
参照26至图28所示，本实施例中同样通过栅线缝隙104完成导电层的替换。如图26所示，刻蚀堆叠结构102、背部选择栅牺牲层、背部选择栅绝缘层以及部分衬底，形成栅线缝隙104。然后经该栅线缝隙104由酸液对牺牲层1022及背部选择栅牺牲层1012进行湿法刻蚀，直至去除所述牺牲层1022及背部选择栅牺牲层1012，分别形成栅极沟槽及背部选择栅沟槽，然后填充导电层材料形成堆叠的栅极层105以及背部选择栅极1010，背部选择栅1010由上述形成的背部选择栅切线切断，由此实现背部选择栅的分离控制。该导电材料可以是钨、钴等金属导电材料，也可以是多晶硅等非金属导电材料。形成的堆叠栅极中，位于顶层的栅极105作为顶部选择栅105′。
在形成上述栅极及背部选择栅极之前，本实施例的方法同样包括在堆叠结构中形成存储结构，具体包括以下步骤：
在形成图21所示的堆叠结构之后，形成如图22所示的贯穿所述堆叠结构的阵列式沟道孔103′。具体地，如图22至图24所示，刻蚀第二凸起部107所对应的堆叠结构102、第二凸起部上方的背部选择栅氧化物以及部分第二凸起部，在第一凸起部102对应的位置处，刻蚀堆叠结构102、第一凸起部102上方的背部选择栅氧化物及部分第一凸起部102，形成贯穿堆叠结构的沟道孔103′。由于通过刻蚀衬底形成了第二凸起部及第一凸起部102，因此省去了在沟道孔中生长选择性外延结构的步骤，由此也就省去了相应地刻蚀沟道孔后的清洗等处理步骤，大大简化了工艺，节省了制造成本。
然后在沟道孔103′中形成图25所示的存储结构103。此步骤与实施例一的步骤相同，再次不在赘述。
如图30所示，形成栅极之后，在顶部选择栅中形成顶部选择栅切线沟槽1061，该顶部选择栅切线沟槽1061贯穿的堆叠层(绝缘层和牺牲层)的层数可以是1-10层。如图30所示，该顶部选择栅切线沟槽在堆叠结构的堆叠方向上与背部选择栅切线上下对齐。然后如图31所示，在顶部选择栅切线沟槽1061中填充介电材料，形成顶部选择栅切线106。优选地，顶部选择栅切线106在堆叠结构的堆叠方向上与背部选择栅切线上下对齐，由此实现顶部选择栅与背部选择栅相对应。背部选择栅切线实现背部选择栅的分别控制，并且与顶部选择栅相对应。提升器件的控制时间，降低字线层的RC延时效应。
如本领域所公知的，本实施例还还包括在栅线缝隙104中形成共源极的步骤。如图29所示，首先在栅线缝隙104的侧壁上形成栅极隔离层1041，以隔离栅极层。然后在栅线缝隙104的中间部分填充导电层1042。该导电层可以是多晶硅也可以是金属等。
本实施例中通过刻蚀衬底形成背部选择栅切线，同时，刻蚀衬底形成阵列分布的第二凸起部，然后在后续形成堆叠结构之后，在该第二凸起部对应的位置处形成阵列分布的存储结构。存储结构中的沟道层与第一凸起部或第二凸起部连通。通过图形化衬底形成上述第一凸起部和第二凸起部代替在沟道孔中形成选择性外延结构，衬底图形化过程易于控制，并且无需可刻蚀后处理；另外，图形化衬底能够使得形成的第一凸起部和第二凸起部具有几乎完全相同的高度以及平整的表面，离子注入的可控性更好。
实施例三
本实施例提供一种3D NAND存储器，同样参照附图2～附图15，该3D NAND存储器包括：
衬底100，衬底100在相互垂直的第一方向(X方向)和第二方向(Y方向)上延伸，衬底100包括至少一个第一凸起部102，该第一凸起部102形成为沿X方向延伸的条状凸起。衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
形成在所述衬底上的背部选择栅，所述背部选择栅包括背部选择栅氧化物及导电材料，所述背部选择栅氧化物形成在所述衬底上方及所述条状凸起的上表面及侧壁上，所述条状凸起上表面及侧壁上的所述背部选择栅氧化物形成背部选择栅切线，将所述背部选择栅导电材料隔离。
衬底100上方形成有背部选择栅1010，背部选择栅1010由导电材料，例如金属钨钴等形成。背部选择栅1010与衬底之间形成有背部选择栅氧化物1011，另外，该背部选择栅氧化物1011形成在第一凸起部102的侧壁及上方，形成在第一凸起部102的侧壁及上方的背部选择栅氧化物形成背部选择栅切线，将背部选择栅隔离成多个部分(本实施例中仅示出了分隔成两部分的情况)，实现背部选择栅的分别控制。
形成在所述背部选择栅上方的堆叠结构。在背部选择栅上方，形成有堆叠结构102，该堆叠结构102包括在与所述衬底垂直的第三方向上依次交替形成的绝缘层1021以及栅极层105。堆叠结构顶部的至少一层栅极层作为顶部选择栅105′。栅极层105同样可以是金属钨、钴等金属材料，也可以是其他导电材料，例如多晶硅等。在本实施例中，背部选择栅和栅极层通过相同的步骤形成，为相同的导电材料。
在顶部选择栅105′中形成有顶部选择栅切线106，该顶部选择栅切线同样在X方向上延伸，并且如图15所示，该顶部选择栅切线与背部选择栅切线在堆叠结构的堆叠方向上上下对齐。由此使得顶部选择栅和底部选择栅一一对应，提升器件的控制时间，降低器件的RC延时效应。
如图9所示，该3D NAND存储器还包括存储结构103，所述存储结构包括阵列分布的沟道孔103＇，沟道孔沿所述堆叠结构的堆叠方向贯穿所述堆叠结构并且形成在部分所述衬底中，部分存储结构形成在第一凸起部102中。该存储结构还包括：位于沟道孔底部的选择性外延结构1030；沿沟道孔的侧壁向中心依次分布的阻挡层1031、电荷捕获层1032、遂穿层1033以及沟道层1034，沟道层1034与选择性外延结构1030连通，沟道孔的核心部分还包括介电隔离材料1035。在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层可以是多晶硅。介电隔离材料可以是氧化硅。
如图13所示，本实施例中，上述3D NAND存储器还包括阵列共源极104′，所述阵列共源极在所述第一方向上延伸并且在所述第三方向上贯穿所述堆叠结构以及所述背部选择栅，并包括：
栅极隔离层1041，所述栅极隔离层形成所述阵列共源极的侧壁，与所述堆叠结构中栅极层和绝缘层连接，隔离所述栅极层；
导电层1042，所述导电层形成在所述侧壁之间，并且与所述衬底电耦合。
实施例四
本实施例同样提供一种3D NAND存储器，参照附图17～附图30，与实施例三的相同之处不再赘述，不同之处在于：
本实施例中，衬底100包括沿X方向延伸的第一凸起部1001及阵列式分布的第二凸起部107。衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
上述第一凸起部与实施例三的第一凸起部相同，不再赘述。第二凸起部107形成为阵列排布的多个柱状凸起，该柱状凸起的侧壁上同样形成有上述背部选择栅氧化物。
本实施例中，存储结构与第二凸起部107及第一凸起部102一一对应地形成。因此，在本实施例中，第二凸起部和第一凸起部起到选择性外延结构的作用，无需另外形成选择性外延结构。存储结构同样包括沿沟道孔的侧壁向中心依次分布的阻挡层1031、电荷捕获层1032、遂穿层1033以及沟道层1034，沟道层1034与第一凸起部102和第二凸起部107连通，沟道孔的核心部分还包括介电隔离材料1035。本发明实施例中，阻挡层同样可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层可以是多晶硅。介电隔离材料可以是氧化硅。
如上所述，本发明提供的3D NAND存储器及其制造方法，至少具备如下有益技术效果：
本发明的方法通过图形化衬底在衬底上形成至少一个第一凸起部，该第一凸起部为条状凸起，在衬底上方及第一凸起部上方和侧壁上形成背部选择栅氧化物，第一凸起部上方和侧壁上的背部选择栅氧化物形成背部选择栅切线，将后续形成的背部选择栅切断，实现背部选择栅的分离控制，提升器件的控制时间，降低器件字线层的RC延时效应。该方法通过图形化衬底提前形成背部选择栅切线的氧化物，并且可以适当减少背部选择栅氧化物的厚度，同时避免对衬底造成损伤；简化了背部选择栅的形成过程，同时大大降低背部选择栅的漏电风险。并且衬底的图形化过程易于控制，更有利于减少对衬底的损伤。该方法简化了整个制造工艺，节省了制造成本。
本发明的方法还可以图形化所述衬底，在衬底同时形成上述第一凸起部以及第二凸起部，第二凸起部形成为阵列分布的柱状凸起。在第一凸起部及第二凸起部的上方及侧壁上同时形成背部选择栅氧化物。然后形成堆叠结构，在堆叠结构中形成阵列分布的存储结构。所述存储结构的底部形成在上述第一凸起部和第二凸起部上，并且存储结构中的沟道层与第一凸起部或第二凸起部连通。通过图形化衬底形成上述第一凸起部和第二凸起部代替在沟道孔中形成选择性外延结构，衬底图形化过程易于控制，并且无需可刻蚀后处理；另外，图形化衬底能够使得形成的第一凸起部和第二凸起部具有几乎完全相同的高度以及平整的表面，离子注入的可控性更好。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (19)
1.一种3D NAND存储器制造方法，其特征在于，包括如下步骤：
提供衬底；
在所述衬底上形成至少一个第一凸起部，所述第一凸起部形成为沿所述第一方向延伸的条状凸起；
在所述衬底及所述条状凸起上方及侧壁上形成背部选择栅；
在所述背部选择栅牺牲层及所述背部选择栅切上方形成堆叠结构，所述堆叠结构顶部的至少一层栅极层作为顶部选择栅；
形成贯穿所述堆叠结构的栅线缝隙；
在所述堆叠结构中形成存储结构。
2.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，在所述衬底及所述条状凸起上方及侧壁上形成背部选择栅还包括以下步骤：
在所述衬底及所述条状凸起上方及侧壁上形成背部选择栅氧化物，所述条状凸起上方及侧壁上的背部选择栅氧化物形成背部选择栅切线；
在所述背部选择栅氧化物上方形成背部选择栅牺牲层；
对所述背部选择栅牺牲层进行平坦化，至暴露所述条状凸起上方的背部选择栅氧化物，并且使得所述背部选择栅牺牲层的上表面低于所述第一凸起部的上表面。
3.根据权利要求1述的3D NAND存储器制造方法，其特征在于，在所述堆叠结构中形成存储结构，还包括以下步骤：
刻蚀所述堆叠结构以及部分所述衬底，形成贯穿所述堆叠结构的阵列排布的沟道孔，部分所述沟道孔形成在所述条状凸起中；
在所述沟道孔的底部形成选择性外延结构；
在所述沟道孔中依次形成阻挡层、电荷捕获层、隧穿层及沟道层，所述沟道层与所述选择性外延结构连通。
4.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，还包括：在所述衬底上形成至少一个第一凸起部的同时或者之后，在所述第一凸起部之外的所述衬底上形成第二凸起部，所述第二凸起部形成为阵列排布的多个柱状凸起。
5.根据利要求4所述的3D NAND存储器制造方法，其特征在于，还包括：
在所述衬底上方、所述条状凸起及所述柱状凸起上方及侧壁上形成背部选择栅氧化物，所述条状凸起上方及侧壁上的背部选择栅氧化物形成背部选择栅切线；
在所述背部选择栅氧化物上方形成背部选择栅牺牲层；
对所述背部选择栅牺牲层进行平坦化，至暴露所述条状凸起上方的背部选择栅氧化物，并且使得所述背部选择栅牺牲层的上表面低于所述第一凸起部的上表面。
6.根据利要求5所述的3D NAND存储器制造方法，其特征在于，在所述堆叠结构中形成存储结构，还包括以下步骤：
刻蚀所述堆叠结构形成贯穿所述堆叠结构的阵列排布的沟道孔，所述沟道孔形成在所述柱状凸起及所述条状凸起的上方，并且所述沟道孔的底部暴露所述柱状凸起及所述条状凸起；
在所述沟道孔的侧壁上依次形成阻挡层、电荷捕获层、隧穿层及沟道层，所述沟道层与所述柱状凸起及所述条状凸起连通。
7.根据权利要求2或5所述的3D NAND存储器制造方法，其特征在于，在所述背部选择栅牺牲层及所述背部选择栅切上方形成堆叠结构还包括以下步骤：
在所述背部选择栅氧化物及所述背部选择栅牺牲层上方交替形成绝缘层和牺牲层。
8.根据权利要求7所述的3D NAND存储器制造方法，其特征在于，还包括以下步骤：
经所述栅线缝隙去除所述背部选择栅牺牲层以及所述牺牲层，分别形成背部选择栅沟槽及栅极沟槽；
在所述背部选择栅沟槽及所述栅极沟槽中填充导电材料形成背部选择栅极及堆叠栅极层。
9.根据权利要求8所述的3D NAND存储器制造方法，其特征在于，还包括：
在形成所述背部选择栅极及所述堆叠栅极层之前，在所述背部选择栅沟槽及所述栅极沟槽中填充栅极介电层。
10.根据权利要求8所述的3D NAND存储器制造方法，其特征在于，还包括在所述栅线缝隙中形成共源极的如下步骤：
在所述栅线缝隙的侧壁上形成栅极隔离层；
在所述栅线缝隙中填充源极导电材料。
11.根据权利要求2或5所述的3D NAND存储器制造方法，其特征在于，还包括以下步骤：
刻蚀位于所述堆叠的栅极层顶部的顶部选择栅极，形成在第一方向上延伸的顶部选择栅切线沟槽；
在所述顶部选择栅沟槽中填充介电材料，形成所述顶部选择栅切线。
12.根据权利要求11所述的3D NAND存储器制造方法，其特征在于，所述顶部选择栅切线所述背部选择栅切线上下对齐。
13.一种3D NAND存储器，其特征在于，包括：
衬底，所述衬底包括至少一个第一凸起部，所述第一凸起部为沿所述第一方向延伸的条状凸起；
形成在所述衬底上的背部选择栅，所述背部选择栅包括形成在所述条状凸起上表面及侧壁上的背部选择栅切线；
形成在所述背部选择栅上方的堆叠结构，所述堆叠结构包括依次堆叠的绝缘层及栅极层，所述堆叠结构顶部的至少一层栅极层作为顶部选择栅；
贯穿所述堆叠结构的陈列共源极；以及
形成在所述堆叠结构中的存储结构。
14.根据权利要求13所述的3D NAND存储器，其特征在于，所述存储结构包括：
贯穿所述堆叠结构的阵列排布的沟道孔；
位于所述沟道孔底部的选择性外延结构；
依次形成在所述沟道孔中的阻挡层、电荷捕获层、遂穿层及沟道层，所述沟道层与所述选择性外延结构连通。
15.根据权利要求13所述的3D NAND存储器，其特征在于，所述衬底还包括第二凸起部，所述第二凸起部为阵列排布的多个柱状凸起。
16.根据权利要求15所述的3D NAND存储器，其特征在于，所述存储结构包括：
贯穿所述堆叠结构的阵列排布的沟道孔，所述沟道孔的底部暴露所述柱状凸起及所述条状凸起；
依次形成在所述沟道孔中的阻挡层、电荷捕获层、隧穿层及沟道层，所述沟道层与所述柱状凸起或所述条状凸起连通。
17.根据权利要求13所述的3D NAND存储器，其特征在于，所述阵列共源极包括：
栅极隔离层，所述栅极隔离层形成所述阵列共源极的侧壁，与所述堆叠结构中栅极层和绝缘层连接，隔离所述栅极层；
导电层，所述导电层形成在所述侧壁之间，并且与所述衬底电耦合。
18.根据权利要求13所述的3D NAND存储器，其特征在于，所述顶部选择栅中还形成有顶部选择栅切线。
19.根据权利要求18所述的3D NAND存储器，其特征在于，所述顶部选择栅切线与所述背部选择栅切线上下对齐。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200515 |