WO2022134156A1 - 一种三维存储器件及其制造方法、电子装置 - Google Patents

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WO2022134156A1
WO2022134156A1 PCT/CN2020/140982 CN2020140982W WO2022134156A1 WO 2022134156 A1 WO2022134156 A1 WO 2022134156A1 CN 2020140982 W CN2020140982 W CN 2020140982W WO 2022134156 A1 WO2022134156 A1 WO 2022134156A1
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layer
control gate
memory device
gate stack
dimensional memory
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PCT/CN2020/140982
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English (en)
French (fr)
Inventor
孔繁生
周华
Original Assignee
光华临港工程应用技术研发(上海)有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • the present invention relates to the field of electronic storage, in particular to a three-dimensional storage device, a manufacturing method thereof, and an electronic device.
  • planar flash memory With the development of planar flash memory, the production process of semiconductors has made great progress. However, in recent years, the development of planar flash memory has encountered various challenges: physical limits, existing development technology limits, and storage electron density limits. In this context, in order to solve the difficulties encountered by planar flash memory and to minimize the production cost of unit memory cells, various three-dimensional (3D) memory structures have emerged, such as 3D NOR (3D or non) flash memory and 3D NAND (3D and not) flash memory. Among them, in the 3D flash memory of the NOR type structure, the memory cells are arranged in parallel between the bit line and the ground line, while in the 3D flash memory of the NAND type structure, the memory cells are arranged in series between the bit line and the ground line.
  • the NAND-type flash memory with the serial structure has a lower reading speed, but has a higher writing speed and erasing speed, so the NAND-type flash memory is suitable for storing data, and has the advantages of small size and large capacity.
  • the number of stacked structures in the 3D NAND flash memory is required to increase, and the height of the stacked structure continues to increase, which makes it more and more difficult to form channels in the three-dimensional memory.
  • the process cost increases, which seriously restricts the development of 3D NAND flash memory technology.
  • the realization of epitaxial growth, deposition, ion implantation and other processes in the channel also becomes more and more difficult as the height of the stack structure continues to increase.
  • 3D NAND flash memory with polysilicon as the gate layer still has problems such as large die size, high power consumption and signal propagation delay, which need to be solved urgently.
  • the present invention provides a method for manufacturing a three-dimensional memory device, comprising:
  • a control gate stack structure is formed on the substrate, the control gate stack structure includes a plurality of interlayer dielectric layers and a control gate layer that are alternately stacked, and the control gate layers are formed on adjacent interlayer dielectrics between layers, the control gate layer includes transition metal sulfide;
  • control gate stack patterning the control gate stack to form a hole in the control gate stack exposing the source
  • a drain is formed on the control gate stack.
  • the method further includes:
  • a first selection gate structure is formed on the substrate, and the first selection gate structure includes a first selection gate layer, an interlayer dielectric layer under the first selection gate layer and an interlayer dielectric layer under the first selection gate layer. An interlayer dielectric layer above the select gate layer, the first select gate layer including transition metal sulfide.
  • the method further includes:
  • a second select gate structure is formed on the control gate stack structure, and the second select gate structure includes a second select gate layer, an interlayer dielectric layer located under the second select gate layer and an interlayer dielectric layer located under the second select gate layer.
  • the interlayer dielectric layer above the second selection gate layer, the second selection gate layer includes transition metal sulfide.
  • the transition metal sulfide is a compound having a two-dimensional layered structure formed by a transition metal from Group IVA to Group VIIA and a chalcogenide.
  • the transition metal sulfide includes VSe 2 , NbSe 2 , TaS 2 , TiS 2 , TiSe 2 , TiTe 2 , MoS 2 or WSe 2 .
  • the charge trapping layer includes a ferroelectric material layer.
  • the ferroelectric material layer includes HfO 2 or CuInP 2 S 6 .
  • forming the charge trapping layer on the sidewall of the hole includes:
  • a second insulating material layer is formed on the ferroelectric material layer.
  • the channel material layer includes polysilicon.
  • the manufacturing method of the three-dimensional memory device also includes:
  • the openings are filled with conductive material to form metal contacts to the source, drain and control gate layers, respectively.
  • the present invention also provides a three-dimensional storage device, comprising:
  • a source electrode is formed in the substrate
  • a control gate stack structure is formed on the substrate, the control gate stack structure includes a multi-layer interlayer dielectric layer and a control gate layer that are alternately stacked, and the control gate layer is formed on an adjacent interlayer dielectric between layers, the control gate layer includes transition metal sulfide;
  • a drain is formed on the control gate stack structure
  • the channel penetrates the control gate stack structure, and two ends of the channel are respectively connected to the source electrode and the drain electrode;
  • the three-dimensional storage device also includes:
  • first select gate structure located between the source and the control gate stack, the first select gate structure including a first select gate layer and located between the source and the control gate stack an interlayer dielectric layer under the first selection gate layer and an interlayer dielectric layer above the first selection gate layer, the first selection gate layer comprising transition metal sulfide;
  • the second select gate structure including a second select gate layer and located between the drain and the control gate stack An interlayer dielectric layer below the second select gate layer and an interlayer dielectric layer above the second select gate layer, the second select gate layer including transition metal sulfide.
  • the transition metal sulfide is a compound having a two-dimensional layered structure formed by a transition metal from Group IVA to Group VIIA and a chalcogenide.
  • the transition metal sulfide includes VSe 2 , NbSe 2 , TaS 2 , TiS 2 , TiSe 2 , TiTe 2 , MoS 2 or WSe 2 .
  • the charge trapping layer includes a ferroelectric material layer.
  • the ferroelectric material layer includes HfO 2 or CuInP 2 S 6 .
  • the charge trapping layer further includes a first insulating material layer located between the ferroelectric material layer and the control gate stack structure, and a first insulating material layer located between the channel and the ferroelectric material layer Two insulating material layers.
  • the three-dimensional memory device further includes: a plurality of metal contacts connected to the source electrode, the drain electrode and the control gate layer, respectively.
  • the three-dimensional storage device includes 3D NAND memory.
  • the present invention also provides an electronic device comprising the above three-dimensional storage device.
  • the control gate stack structure can be effectively reduced. Control the height of the gate stack structure, thereby reducing the difficulty of the formation of the channel and deposition in the channel, reducing the die size of the three-dimensional memory device, reducing power consumption, and avoiding problems such as signal propagation delays .
  • FIG. 1A-1E are schematic cross-sectional views of devices respectively obtained by sequentially implementing steps of a method according to an exemplary embodiment of the present invention
  • FIG. 2 is a schematic diagram of a three-dimensional memory device according to an exemplary embodiment of the present invention.
  • FIG. 3 is a schematic structural diagram of a three-dimensional memory device according to an exemplary embodiment of the present invention.
  • FIG. 4 is a schematic flow chart of a method for manufacturing a three-dimensional memory device according to an exemplary embodiment of the present invention
  • FIG. 5 is a schematic structural diagram of an electronic device according to an exemplary embodiment of the present invention.
  • Spatial relational terms such as “under”, “below”, “below”, “under”, “above”, “above”, etc., in It may be used herein for convenience of description to describe the relationship of one element or feature to other elements or features shown in the figures. It should be understood that the spatially relative terms are intended to encompass different orientations of the device in use and operation in addition to the orientation shown in the figures. For example, if the device in the figures is turned over, then elements or features described as “below” or “beneath” or “beneath” other elements or features would then be oriented “above” the other elements or features. Thus, the exemplary terms “below” and “under” can encompass both an orientation of above and below. The device may be otherwise oriented (rotated 90 degrees or at other orientations) and the spatial descriptors used herein interpreted accordingly.
  • Embodiments of the invention are described herein with reference to cross-sectional illustrations that are schematic illustrations of idealized embodiments (and intermediate structures) of the invention. As such, variations from the shapes shown may be expected due to, for example, manufacturing techniques and/or tolerances. Accordingly, embodiments of the present invention should not be limited to the particular shapes of the regions shown herein, but include shape deviations due, for example, to manufacturing. For example, an implanted region shown as a rectangle typically has rounded or curved features and/or a gradient of implant concentration at its edges rather than a binary change from implanted to non-implanted region. Likewise, a buried region formed by implantation may result in some implantation in the region between the buried region and the surface over which the implantation proceeds. Thus, the regions shown in the figures are schematic in nature and their shapes are not intended to illustrate the actual shape of a region of a device and are not intended to limit the scope of the invention.
  • the control gate stack structure 130 includes a multi-layer interlayer dielectric layer 131 and a control gate layer 132 that are alternately stacked.
  • the control gate layer 132 formed between adjacent interlayer dielectric layers 131, the control gate layer 132 includes transition metal sulfide;
  • step S401 is performed, as shown in FIG. 1A , a substrate 100 is provided.
  • the substrate 100 may be at least one of the following mentioned materials: single crystal silicon, silicon on insulator (SOI), silicon on insulator (SSOI), silicon germanium on insulator (S-SiGeOI) ), silicon germanium on insulator (SiGeOI) and germanium on insulator (GeOI), etc.
  • the substrate 100 is a silicon substrate.
  • step S402 is performed, as shown in FIG. 1A , the substrate 100 is doped to form the source electrode 110 .
  • a protective layer and/or a mask layer can be formed on the substrate first, then ion implantation is performed to form the source electrode 102, and the protective layer and/or the protective layer and/or the protective layer are removed after the ion implantation. or mask layer.
  • a patterned mask layer is formed on the substrate 100 to expose the region where the source electrode 110 needs to be formed;
  • ion implantation is performed using the mask layer as a mask, and the implanted ions are N-type ions to form the source electrode 110 .
  • the implanted ion energy is 1kev-10kev
  • the implanted ion dose is 5 ⁇ 10 14 -5 ⁇ 10 16 atoms/cm 2 .
  • step S403 is performed.
  • a control gate stack structure 130 is formed on the substrate 100 , and the control gate stack structure 130 includes a plurality of interlayer dielectric layers 131 and control gates that are alternately stacked.
  • Layer 132, the control gate layer 132 is formed between adjacent interlayer dielectric layers 131, and the control gate layer 132 includes transition metal sulfide.
  • the control gate stack structure 130 on the substrate 100 further includes forming a first select gate structure on the substrate 110, and the first select gate structure includes a first select gate The gate layer 160 and the interlayer dielectric layer located under the first select gate layer 160 and the interlayer dielectric layer located above the first select gate layer 160, the first select gate layer 160 including a transition metal sulfide.
  • control gate stack structure 130 after the control gate stack structure 130 is formed, it further includes forming a second select gate structure on the control gate stack structure 130 , and the second select gate structure includes a second select gate layer 170 and an interlayer dielectric layer below the second select gate layer 170 and an interlayer dielectric layer above the second select gate layer 170, the second select gate layer 160 comprising a transition metal sulfide thing.
  • the interlayer dielectric layer may use an inorganic insulating layer such as a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer, such as an insulating layer including polyvinylphenol, polyimide, or siloxane, etc. layers, etc. are formed.
  • an inorganic insulating layer such as a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer, such as an insulating layer including polyvinylphenol, polyimide, or siloxane, etc. layers, etc. are formed.
  • the deposition of the interlayer dielectric layer can be selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), or atomic layer deposition (ALD), such as low-pressure chemical vapor deposition (LPCVD), laser burning, etc. Etch deposition (LAD) and selective epitaxial growth (SEG).
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • ALD atomic layer deposition
  • LLD low-pressure chemical vapor deposition
  • LAD selective epitaxial growth
  • SEG selective epitaxial growth
  • the transition metal sulfide (TMDC) is a Group IVA to VIIA transition metal (eg, titanium (Ti), zirconium (Zr), hafnium (Hf), chromium (Cr), molybdenum (Mo), tungsten (W), etc.) and a chalcogen (eg, sulfur (S), selenium (Se), ion (Te)) and a compound having a two-dimensional layered structure.
  • the transition metal dichalcogenide (TMDC) includes, but is not limited to, VSe 2 , NbSe 2 , TaS 2 , TiS 2 , TiSe 2 , TiTe 2 , MoS 2 or WSe 2 .
  • TMDC materials Due to the van der Waals interaction between the transition metal sulfide layers, it is possible to achieve a two-dimensional material with a single-layer atomic thickness by mechanical exfoliation or chemical ion intercalation and exfoliation like graphene.
  • the conductive properties of TMDC materials include the properties of metals, semi-metals, semiconductors, and insulators, making them more advantageous than graphene in electronics, optoelectronics, spintronics and semiconductor applications.
  • control gate layer 132 may adopt any prior art familiar to those skilled in the art, including physical vapor deposition (PVD) and chemical vapor deposition (CVD), preferably chemical vapor deposition.
  • CVD chemical vapor deposition
  • LTCVD Low Temperature Chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • RTCVD Rapid Thermal Chemical Vapor Deposition
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • the height of the control gate stack structure 130 can be effectively reduced .
  • step S404 is performed, as shown in FIG. 1B , the control gate stack structure 130 is patterned to form a hole in the control gate stack structure 130 exposing the source electrode 110 .
  • a mask layer (not shown) is formed on the control gate stack structure 130, and the pattern of the holes is formed on the mask layer; and then the mask layer is used as a mask for etching.
  • the control gate stack structure 130 is used to transfer the pattern to the control gate stack structure 130, and then a hole exposing the source electrode is formed in the control gate stack structure 130, as shown in FIG. 1B .
  • the method for forming the hole may be dry etching or wet etching. Dry etching processes include, but are not limited to, reactive ion etching (RIE), ion beam etching, plasma etching, laser ablation, or any combination of these methods. A single etching method may also be used, or more than one etching method may be used.
  • the source gas for dry etching may include HBr and/or CF 4 gas.
  • the first select gate structure, the control gate stack structure 130 and the second select gate structure are simultaneously patterned by the above method to form a through-hole
  • the select gate structure, the control gate stack structure 130 and the second select gate structure expose the hole of the source electrode 110 , as shown in FIG. 4 .
  • step S405 is performed, as shown in FIG. 1C , a charge trapping layer 140 is formed on the sidewall of the hole:
  • a second insulating material layer 143 is formed on the ferroelectric material layer 142 .
  • first insulating material layer 141 is located between the control gate and the ferroelectric material layer 142, including but not limited to the ONO insulating layer; the second insulating material layer 143 is located between the control gate and the channel, including But not limited to the amorphous silicon layer.
  • first insulating material layer 141 the ferroelectric material layer 142 and the second insulating material layer 143 may adopt any prior art familiar to those skilled in the art, and details are not described herein again.
  • the charge trapping layer 140 is located between the control gate stack structure 130 and the channel, and the first select gate structure, the second select gate structure Only a layer of insulating material is formed between the structure and the channel.
  • step S406 is performed, as shown in FIG. 1D , a channel material layer is deposited to fill the holes to form the channel 150 .
  • the channel material layer includes, but is not limited to, polysilicon, doped polysilicon, and polysilicon-germanium alloy materials (ie, having from about 1 ⁇ 10 18 to about 1 ⁇ 10 22 dopant atoms per cubic centimeter) doping concentration) and polycide materials (doped polysilicon/metal silicide stacks).
  • a low pressure chemical vapor deposition (LPCVD) process can be selected as the method for forming the polysilicon channel material.
  • the process conditions for forming the polysilicon layer include: the reaction gas is silane (SiH 4 ), and the flow rate of the silane can range from 100 to 200 cubic centimeters per minute (sccm), such as 150 sccm; the temperature in the reaction chamber can range from 700 to 700 to 750 degrees Celsius; the pressure in the reaction chamber can be 250-350mTorr, such as 300mTorr; the reaction gas can also include a buffer gas, the buffer gas can be helium (He) or nitrogen, and the flow range of helium and nitrogen It can be 5 to 20 liters per minute (slm), such as 8 slm, 10 slm or 15 slm.
  • each control gate layer and each select gate layer is also included, so as to form the transistor series structure as shown in FIG. 3 , which will not be repeated here.
  • control gate stack structure 130 including the interlayer dielectric layer 131 and the control gate layer 132 is formed, which effectively reduces the height of the control gate stack structure 130 , thereby reducing the difficulty of the formation of the channel and the deposition in the channel.
  • step S407 is performed, as shown in FIG. 1E , the drain 120 is formed on the control gate stack structure 130 .
  • an epitaxial layer may be formed on the control gate stack structure 130 first, and then ion implantation may be performed to form the drain 120
  • the energy, dose and depth of the ion implantation can be selected according to actual needs, and are not limited to a certain numerical range.
  • the implanted ions are N-type ions.
  • the step of performing annealing is also included after forming the drain.
  • the annealing temperature is 200-500° C.
  • the thermal annealing step time is 1-200 s, but it is not limited to the numerical range.
  • a step of forming a metal contact 180 connected to the source electrode 110 , the drain electrode 120 and the control gate layer is also included:
  • the openings are filled with conductive material to form metal contacts 180 connected to the source electrode 110, the drain electrode 120 and the control gate layer, respectively.
  • the passivation layers shown include, but are not limited to, passivation oxides.
  • the shown passivation layer and the above-mentioned interlayer dielectric layer can be formed of the same material and by the same method, and details are not described herein again.
  • the method for patterning the passivation layer shown may use any prior art familiar to those skilled in the art, and details are not described herein again.
  • the metal contacts 180 are made of conductive materials, including but not limited to tungsten (W), aluminum (Al), and copper (Cu).
  • forming a metal contact 180 connected to the first select gate layer 160 and the second select gate layer 170 is further included.
  • the preparation method of this embodiment can also include other steps in the above steps or between different steps, and these steps can be realized by various processes in the prior art, here No longer.
  • a second aspect of the present invention provides a three-dimensional memory device, referring to FIGS. 1A-1E , comprising:
  • a substrate 100 in which a source electrode 110 is formed;
  • a control gate stack structure 130 is formed on the substrate 100 .
  • the control gate stack structure 130 includes a multi-layer interlayer dielectric layer 131 and a control gate layer 132 that are alternately stacked.
  • the control gate layer 132 is formed on Between adjacent interlayer dielectric layers 131, the control gate layer 132 includes transition metal sulfide;
  • a drain 120 is formed on the control gate stack structure 130;
  • the channel 150 penetrates the control gate stack structure 130, and two ends of the channel 150 are respectively connected to the source electrode 110 and the drain electrode 120;
  • the charge trapping layer 140 is located between the channel 150 and the control gate stack structure 130 .
  • the three-dimensional memory device includes, but is not limited to, 3D NAND memory.
  • the substrate 100 may be at least one of the following mentioned materials: single crystal silicon, silicon on insulator (SOI), silicon on insulator (SSOI), silicon germanium on insulator
  • the substrate 100 is a silicon substrate.
  • the doping ions of the source electrode 110 are N-type ions, and the concentration and depth of the ions can be selected according to actual needs, and are not limited to a certain numerical range.
  • a control gate stack structure 130 is formed on the substrate 100 , and the control gate stack structure 130 includes a multi-layer interlayer dielectric layer 131 and a control gate layer 132 that are alternately stacked.
  • the gate layer 132 is formed between adjacent interlayer dielectric layers 131, and the control gate layer 132 includes transition metal sulfide.
  • a first select gate structure is further formed on the substrate 100, and the first select gate structure is located between the source electrode 110 and the control gate stack structure 130, and the first select gate structure is located between the source electrode 110 and the control gate stack structure 130.
  • the select gate structure includes a first select gate layer 160 , an interlayer dielectric layer located under the first select gate layer 160 and an interlayer dielectric layer located above the first select gate layer 160 .
  • a select gate layer 160 includes transition metal sulfide.
  • the control gate stack structure 130 is formed with a second select gate structure, the second select gate structure is located between the drain and the control gate stack structure, the first select gate structure
  • the two select gate structures include a second select gate layer 170 , an interlayer dielectric layer located under the second select gate layer 170 and an interlayer dielectric layer located above the second select gate layer 170 , the
  • the second selection gate layer 160 includes transition metal sulfide.
  • the interlayer dielectric layer may use an inorganic insulating layer such as a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer, such as an insulating layer including polyvinylphenol, polyimide, or siloxane, etc. layers, etc. are formed.
  • an inorganic insulating layer such as a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer, such as an insulating layer including polyvinylphenol, polyimide, or siloxane, etc. layers, etc. are formed.
  • the transition metal sulfide (TMDC) is a Group IVA to VIIA transition metal (eg, titanium (Ti), zirconium (Zr), hafnium (Hf), chromium (Cr), molybdenum (Mo), tungsten (W), etc.) and a chalcogen (eg, sulfur (S), selenium (Se), ion (Te)) and a compound having a two-dimensional layered structure.
  • the transition metal dichalcogenide (TMDC) includes, but is not limited to, VSe 2 , NbSe 2 , TaS 2 , TiS 2 , TiSe 2 , TiTe 2 , MoS 2 or WSe 2 .
  • TMDC materials Due to the van der Waals interaction between the transition metal sulfide layers, it is possible to achieve a two-dimensional material with a single-layer atomic thickness by mechanical exfoliation or chemical ion intercalation and exfoliation like graphene.
  • the conductive properties of TMDC materials include the properties of metals, semi-metals, semiconductors, and insulators, making them more advantageous than graphene in electronics, optoelectronics, spintronics and semiconductor applications.
  • the height of the control gate stack structure 130 can be effectively reduced .
  • a drain 120 is formed on the control gate stack structure 130 .
  • an epitaxial layer is formed on the control gate stack structure 130, and ion implantation is performed on the epitaxial layer to form the drain electrode 120.
  • the dopant ions of the drain electrode 120 are N-type ions, and the concentration of the ions and The depth can be selected according to actual needs, and is not limited to a certain numerical range.
  • a channel 150 penetrates the control gate stack structure 130 , and two ends of the channel 150 are respectively connected to the source electrode 110 and the drain electrode 120 .
  • the channel material layer includes, but is not limited to, polysilicon, doped polysilicon, and polysilicon-germanium alloy materials (ie, having from about 1 ⁇ 10 18 to about 1 ⁇ 10 22 dopant atoms per cubic centimeter) doping concentration) and polycide materials (doped polysilicon/metal silicide stacks).
  • each control gate layer and each select gate layer are formed with a source/drain process to form a transistor series structure as shown in FIG. 3 .
  • the charge trapping layer 140 is located between the channel 150 and the control gate stack 130 . Further, the charge trapping layer 140 includes a ferroelectric material layer 142, and the charge trapping layer 140 further includes a first insulating material layer 141 located between the ferroelectric material layer 150 and the control gate stack structure 130, and a second insulating material layer 143 between the channel 150 and the ferroelectric material layer 142 .
  • ferroelectric materials can exhibit spontaneous polarization in the absence of an external electric field.
  • the polarization can be redirected by ionic displacement in the crystal, and polarization switching can be triggered by an external electric field, so that the ferroelectric material can have two electrically controlled nonvolatile states.
  • the ferroelectric material layer 142 is used as an insulating material between the channel and the control gate, as shown in FIGS. 3 and 4 , and the channel conductance is used to detect the ferroelectric gate insulator in the polarization state, so that data read operations can be performed in the transistor without loss.
  • the storage efficiency of memories has been further improved in transistors due to the fast switching speed (nanoseconds or less) of ferroelectric materials, lossless readout, non-volatile storage of states, and simple structures for high-density integration.
  • the ferroelectric material layer includes, but is not limited to, HfO 2 or CuInP 2 S 6 .
  • first insulating material layer 141 is located between the control gate and the ferroelectric material layer 142, including but not limited to the ONO insulating layer; the second insulating material layer 143 is located between the control gate and the channel, including But not limited to the amorphous silicon layer.
  • metal contacts 180 respectively connected to the source electrode 110 , the drain electrode 120 and the control gate layer are also included.
  • the metal contacts 180 are made of conductive materials, including but not limited to tungsten (W), aluminum (Al), and copper (Cu).
  • forming a metal contact 180 connected to the first select gate layer 160 and the second select gate layer 170 is further included.
  • a third aspect of the present invention also provides an electronic device comprising a three-dimensional memory device, the three-dimensional memory device being a three-dimensional memory device manufactured by the method for manufacturing a three-dimensional memory device according to the first aspect of the present invention, or a three-dimensional memory device according to the present invention The three-dimensional memory device of the second aspect.
  • the electronic device can be any electronic product or device such as a mobile phone, tablet computer, notebook computer, netbook, game console, TV, VCD, DVD, navigator, camera, video camera, voice recorder, MP3, MP4, PSP, etc. It is an intermediate product with the above semiconductors, such as a mobile phone motherboard with the integrated circuit, etc.
  • FIG. 5 shows an example of a mobile phone handset.
  • the mobile phone handset 500 is provided with a display portion 502 included in a casing 501, operation buttons 503, an external connection port 504, a speaker 505, a microphone 506, and the like.
  • the electronic device described in this application adopts the three-dimensional storage device described above, it has all the advantages of the aforementioned three-dimensional storage device.

Abstract

本发明公开了一种三维存储器件及其制造方法、电子装置。所述制造方法包括：提供衬底；对所述衬底进行掺杂，以形成源极；在所述衬底上形成控制栅极堆叠结构，所述控制栅极堆叠结构包括多层交错堆叠的层间介质层及控制栅极层，所述控制栅极层形成于相邻的层间介质层之间，所述控制栅极层包括过渡金属硫化物；图案化所述控制栅极堆叠结构，以在所述控制栅极堆叠结构中形成露出所述源极的孔洞；在所述孔洞的侧壁上形成电荷捕获层；沉积沟道材料层，以填充所述孔洞；在所述控制栅极堆叠结构上形成漏极。根据本发明提供的三维存储器件的制造方法，可以有效降低控制栅极堆叠结构的高度，从而降低了沟道的形成以及在沟道中进行的沉积等工艺的难度。

Description

一种三维存储器件及其制造方法、电子装置
说明书
技术领域
本发明涉及电子存储领域，具体而言涉及一种三维存储器件及其制造方法、电子装置。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度和擦除速度，因此NAND型闪存适合用于存储数据，其优点在于体积小、容量大。
为了在单位芯片面积上获得更大的存储容量，要求3D NAND闪存中堆叠结构的层叠数目越来越多，堆叠结构的高度不断增加，这使得在三维存储器中形成沟道的难度越来越大，工艺成本升高，严重制约了3D NAND闪存技术的发展。不仅如此，在沟道中进行的外延生长、沉积、离子注入等工艺的实现也随着堆叠结构高度的不断增加而变得越来越困难。此外，以多晶硅作为栅极层的3D NAND闪存还存在管芯尺寸大、功耗高以及信号传播延迟等问题亟待解决。
因此，有必要提出一种新的三维存储器件及其制造方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所 要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种三维存储器件的制造方法，包括：
提供衬底；
对所述衬底进行掺杂，以形成源极；
在所述衬底上形成控制栅极堆叠结构，所述控制栅极堆叠结构包括多层交错堆叠的层间介质层及控制栅极层，所述控制栅极层形成于相邻的层间介质层之间，所述控制栅极层包括过渡金属硫化物；
图案化所述控制栅极堆叠结构，以在所述控制栅极堆叠结构中形成露出所述源极的孔洞；
在所述孔洞的侧壁上形成电荷捕获层；
沉积沟道材料层，以填充所述孔洞；
在所述控制栅极堆叠结构上形成漏极。
进一步，在所述衬底上形成所述控制栅极堆叠结构之前还包括：
在所述衬底上形成第一选择栅极结构，所述第一选择栅极结构包括第一选择栅极层以及位于所述第一选择栅极层下方的层间介质层和位于所述第一选择栅极层上方的层间介质层，所述第一选择栅极层包括过渡金属硫化物。
进一步，在所述控制栅极堆叠结构上形成所述漏极之前还包括：
在所述控制栅极堆叠结构上形成第二选择栅极结构，所述第二选择栅极结构包括第二选择栅极层以及位于所述第二选择栅极层下方的层间介质层和位于所述第二选择栅极层上方的层间介质层，所述第二选择栅极层包括过渡金属硫化物。
进一步，所述过渡金属硫化物为IVA族至VIIA族过渡金属与硫族形成的具有二维层状结构的化合物。
进一步，所述过渡金属硫化物包括VSe 2、NbSe 2、TaS 2、TiS 2、TiSe 2、TiTe 2、MoS 2或WSe 2。
进一步，其特征在于，所述电荷捕获层包括铁电材料层。
进一步，所述铁电材料层包括HfO 2或CuInP 2S 6。
进一步，在所述孔洞的侧壁上形成电荷捕获层包括：
在所述孔洞的侧壁上形成第一绝缘材料层；
在所述第一绝缘层上形成所述铁电材料层；
在所述铁电材料层上形成第二绝缘材料层。
进一步，所述沟道材料层包括多晶硅。
进一步，所述三维存储器件的制造方法还包括：
形成覆盖所述源极、所述漏极和所述控制栅极堆叠结构的钝化层；
图案化所述钝化层，以分别形成露出所述源极、所述漏极和所述控制栅极层的开口；
在所述开口中填充导电材料，以分别形成与所述源极、所述漏极和所述控制栅极层连接的金属接触。
本发明还提供了一种三维存储器件，包括：
衬底，所述衬底中形成有源极；
所述衬底上形成有控制栅极堆叠结构，所述控制栅极堆叠结构包括多层交错堆叠的层间介质层及控制栅极层，所述控制栅极层形成于相邻的层间介质层之间，所述控制栅极层包括过渡金属硫化物；
所述控制栅极堆叠结构上形成有漏极；
沟道，所述沟道贯穿所述控制栅极堆叠结构，所述沟道的两端分别连接至所述源极和所述漏极；
电荷捕获层，所述电荷捕获层位于所述沟道与所述控制栅极堆叠结构之间。
进一步，所述三维存储器件还包括：
第一选择栅极结构，所述第一选择栅极结构位于所述源极和所述控制栅极堆叠结构之间，所述第一选择栅极结构包括第一选择栅极层以及位于所述第一选择栅极层下方的层间介质层和位于所述第一选择栅极层上方的层间介质层，所述第一选择栅极层包括过渡金属硫化物；
第二选择栅极结构，所述第二选择栅极结构位于所述漏极和所述控制栅极堆叠结构之间，所述第二选择栅极结构包括第二选择栅极层以及位于所述第二选择栅极层下方的层间介质层和位于所述第二选择栅极层上方的层间介质层，所述第二选择栅极层包括过渡金属硫化物。
进一步，所述过渡金属硫化物为IVA族至VIIA族过渡金属与硫族形成的具有二维层状结构的化合物。
进一步，所述过渡金属硫化物包括VSe 2、NbSe 2、TaS 2、TiS 2、TiSe 2、TiTe 2、MoS 2或WSe 2。
进一步，所述电荷捕获层包括铁电材料层。
进一步，所述铁电材料层包括HfO 2或CuInP 2S 6。
进一步，所述电荷捕获层还包括位于所述铁电材料层和所述控制栅极堆叠结构之间的第一绝缘材料层，以及位于所述沟道和所述铁电材料层之间的第二绝缘材料层。
进一步，所述三维存储器件还包括：多个金属接触，所述多个金属接触分别连接至所述源极、所述漏极和所述控制栅极层。
进一步，所述三维存储器件包括3D NAND存储器。
本发明还提供了一种电子装置，所述电子装置包括上述三维存储器件。
根据本发明提供的三维存储器件的制造方法，通过采用过渡金属硫化物作为控制栅极层，形成包括多层交错堆叠的层间介质层及控制栅极层的控制栅极堆叠结构，可以有效降低控制栅极堆叠结构的高度，从而降低了沟道的形成以及在沟道中进行的沉积等工艺的难度，减小了三维存储器件的管芯尺寸，降低了功耗，避免了信号传播延迟等问题。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1E是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2是根据本发明示例性实施例的三维存储器件的示意图；
图3是根据本发明示例性实施例的三维存储器件的结构示意图；
图4是根据本发明示例性实施例的一种三维存储器件的制造方法的示意性流程图；
图5是根据本发明示例性实施例的电子装置的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆， 对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形 状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
针对三维(3D)存储器结构中堆叠结构的高度不断增加，导致形成沟道的难度越来越大，在沟道中进行外延生长、沉积、离子注入等工艺也越来越困难的问题，本发明的第一方面提供了一种三维存储器件的制造方法，如图4和图1A-1E所示，包括：
S401：提供衬底100；
S402：对所述衬底100进行掺杂，以形成源极110；
S403：在所述衬底100上形成控制栅极堆叠结构130，所述控制栅极堆叠结构130包括多层交错堆叠的层间介质层131及控制栅极层132，所述控制栅极层132形成于相邻的层间介质层131之间，所述控制栅极层132包括过渡金属硫化物；
S404：图案化所述控制栅极堆叠结构130，以在所述控制栅极堆叠结构130中形成露出所述源极110的孔洞；
S405：在所述孔洞的侧壁上形成电荷捕获层140；
S406：沉积沟道材料层150，以填充所述孔洞；
S407：在所述控制栅极堆叠结构130上形成漏极120。
下面结合附图对所述三维存储器件的制造方法进行详细的说明。
首先，执行步骤S401，如图1A所示，提供衬底100。
示例性地，衬底100可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本发明的示例性实施例中，衬底100为硅衬底。
接下来，执行步骤S402，如图1A所示，对所述衬底100进行掺杂，以形成源极110。
具体地，在该步骤中，可以先在所述衬底上形成保护层和/或掩膜层，然后执行离子注入进而形成所述源极102，并在离子注入之后去除所述保护层和/或掩膜层。
其中，所述离子注入的能量、剂量以及深度均可以根据实际需要进行选择，并不局限于某一数值范围。
在本发明的示例性实施例中，在所述衬底100上形成图案化的掩膜层，以露出需要形成源极110的区域；
然后以所述掩膜层为掩膜执行离子注入，注入的离子为N型离子，以形成所述源极110。
可选地，在该步骤中所述注入的离子能量为1kev-10kev，注入的离子剂量为5×10 14-5×10 16原子/cm 2。
然后，执行步骤S403，如图1A所示，在所述衬底100上形成控制栅极堆叠结构130，所述控制栅极堆叠结构130包括多层交错堆叠的层间介质层131及控制栅极层132，所述控制栅极层132形成于相邻的层间介质层131之间，所述控制栅极层132包括过渡金属硫化物。
参照图4，在所述衬底100上形成所述控制栅极堆叠结构130之前还包括在所述衬底110上形成第一选择栅极结构，所述第一选择栅极结构包括第一选择栅极层160以及位于所述第一选择栅极层160下方的层间介质层和位于所述第一选择栅极层160上方的层间介质层，所述第一选择栅极层160包括过渡金属硫化物。
继续参照图4，在形成所述控制栅极堆叠结构130之后还包括在所述控制栅极堆叠结构130上形成第二选择栅极结构，所述第二选择栅极结构包括第二选择栅极层170以及位于所述第二选择栅极层170下方的层间介质层和位于所述第二选择栅极层170上方的层间介质层，所述第二选择栅极层160包括过渡金属硫化物。
示例性地，所述层间介质层可使用诸如氧化硅层、氮化硅层、或氮氧化硅层的无机绝缘层，诸如包含聚乙烯苯酚、聚酰亚胺、或硅氧烷等的绝缘层等来形成。
示例性地，所述层间介质层的沉积可以选用化学气相沉积(CVD)法、 物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
示例性地，所述过渡金属硫化物(TMDC)为IVA族至VIIA族过渡金属(例如，钛(Ti)、锆(Zr)、铪(Hf)、铬(Cr)、钼(Mo)、钨(W)等)与硫族(例如，硫(S)、硒(Se)、鍗(Te))形成的具有二维层状结构的化合物。例如，所述过渡金属硫化物(TMDC)包括但不限于VSe 2、NbSe 2、TaS 2、TiS 2、TiSe 2、TiTe 2、MoS 2或WSe 2。由于过渡金属硫化物层与层间为范德华作用力，所以可以像石墨烯一样，利用机械剥离法或化学离子嵌入剥离方式，达到单层原子级厚度的二维材料。TMDC材料的导电特性，涵括了金属、半金属、半导体、绝缘体特性，使其在电子、光电子、自旋电子与半导体应用上，比石墨烯更具优势。
示例性地，所述控制栅极层132的形成方法可以采用本领域技术人员所熟习的任何现有技术，包括物理气相沉积法(PVD)和化学气相沉积法(CVD)，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
通过采用过渡金属硫化物作为控制栅极层132，形成包括多层交错堆叠的层间介质层131及控制栅极层132的控制栅极堆叠结构130，可以有效降低控制栅极堆叠结构130的高度。
接下来，执行步骤S404，如图1B所示，图案化所述控制栅极堆叠结构130，以在所述控制栅极堆叠结构130中形成露出所述源极110的孔洞。
示例性地，在所述控制栅极堆叠结构130上形成掩膜层(未示出)，所述掩膜层上形成有所述孔洞的图案；然后以所述掩膜层为掩膜蚀刻所述控制栅极堆叠结构130，以将所述图案转移至所述控制栅极堆叠结构130中，进而在所述控制栅极堆叠结构130中形成露出所述源极的孔洞，如图1B所示。
示例性地，形成所述孔洞的方法可选用干法刻蚀或者湿法刻蚀的方法。干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。干法刻蚀的其源气体可以包括HBr和/或CF 4气体。
在本发明的实例性实施例中，通过上述方法同时图案化所述第一选择栅 极结构、所述控制栅极堆叠结构130和所述第二选择栅极结构，以形成贯穿所述第一选择栅极结构、所述控制栅极堆叠结构130和所述第二选择栅极结构露出所述源极110的孔洞，如图4所示。
接下来，执行步骤S405，如图1C所示，在所述孔洞的侧壁上形成电荷捕获层140：
在所述孔洞的侧壁上形成第一绝缘材料层141；
在所述第一绝缘层141上形成所述铁电材料层142；
在所述铁电材料层142上形成第二绝缘材料层143。
示例性地，铁电材料在没有外部电场的情况下可以表现出自发极化。所述极化可以通过晶体中的离子位移而重新定向，并且极化切换可以通过外部电场触发，从而铁电材料可以具有两种电控非易失性状态。在本发明的示例性实施例中，铁电材料层142用作沟道和控制栅极之间的绝缘材料，如图3和图4所示，沟道电导用于检测铁电栅绝缘体中的极化状态，从而可以在晶体管中进行数据读取操作无损。在晶体管中由于铁电材料的快速开关速度(纳秒或更短)，无损读出，非易失性存储状态以及用于高密度集成的简单结构进一步提高了存储器的存储效率。在本发明的示例性实施例中，所述铁电材料层包括但不限于HfO 2或CuInP 2S 6
进一步，所述第一绝缘材料层141位于控制栅极和铁电材料层142之间，包括但不限于ONO绝缘层；所述第二绝缘材料层143位于控制栅极和沟道之间，包括但不限于无定型硅层。
所述第一绝缘材料层141、所述铁电材料层142和所述第二绝缘材料层143的形成方法可以采用本领域技术人员所熟习的任何现有技术，在此不再赘述。
在本发明的实例性实施例中，参照图4，所述电荷捕获层140位于控制栅极堆叠结构130和沟道之间，而所述第一选择栅极结构、所述第二选择栅极结构与沟道之间仅形成有绝缘材料层。
接下来，执行步骤S406，如图1D所示，沉积沟道材料层，以填充所述孔洞，形成沟道150。
示例性地，所述沟道材料层包括但不限于多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×10 18到大约1×10 22个掺杂原子 的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
示例性地，所述多晶硅沟道材料的形成方法可选用低压化学气相沉积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH 4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
此外，还包括在每个控制栅极层和每个选择栅极层的两端形成源极/漏极的过程，以形成如图3所示的晶体管串联结构，在此不再赘述。
通过采用过渡金属硫化物作为控制栅极层132，形成包括多层交错堆叠的层间介质层131及控制栅极层132的控制栅极堆叠结构130，有效降低了控制栅极堆叠结构130的高度，从而降低了沟道的形成以及在沟道中进行的沉积等工艺的难度。
接下来，执行步骤S407，如图1E所示，在所述控制栅极堆叠结构130上形成漏极120。
具体地，在该步骤中，可以先在所述控制栅极堆叠结构130上形成外延层，然后执行离子注入进而形成所述漏极120
其中，所述离子注入的能量、剂量以及深度均可以根据实际需要进行选择，并不局限于某一数值范围。
在本发明的示例性实施例中，注入的离子为N型离子。
在形成所述漏极之后还包括执行退火的步骤。在本发明的示例性实施例中，所述退火温度为200-500℃，所述热退火步骤时间为1-200s，但并不局限于所述数值范围。
接下来，参照图4，还包括形成与所述源极110、所述漏极120和所述控制栅极层连接的金属接触180的步骤：
形成覆盖所述源极110、所述漏极120和所述控制栅极堆叠结构130的钝化层；
图案化所述钝化层，以分别形成露出所述源极110、所述漏极120和所 述控制栅极层的开口；
在所述开口中填充导电材料，以分别形成与所述源极110、所述漏极120和所述控制栅极层连接的金属接触180。
示例性地，所示钝化层包括但不限于钝化氧化物。所示钝化层与上述层间介质层可采用相同的材料，并通过相同的方法形成，在此不再赘述。
示例性地，图案化所示钝化层的方法可采用本领域技术人员所熟习的任何现有技术，在此不再赘述。
示例性地，所述金属接触180采用导电材料制成，包括但不限于钨(W)、铝(Al)、铜(Cu)。
在本发明的示例性实施例中，参照图4，还包括形成与第一选择栅极层160和第二选择栅极层170连接的金属接触180。
至此，完成了本发明示例性实施例的三维存储器件的制造方法的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明的第二方面提供了一种三维存储器件，参照图1A-1E，包括：
衬底100，所述衬底中形成有源极110；
所述衬底100上形成有控制栅极堆叠结构130，所述控制栅极堆叠结构130包括多层交错堆叠的层间介质层131及控制栅极层132，所述控制栅极层132形成于相邻的层间介质层131之间，所述控制栅极层132包括过渡金属硫化物；
所述控制栅极堆叠结构130上形成有漏极120；
沟道150，所述沟道150贯穿所述控制栅极堆叠结构130，所述沟道150的两端分别连接至所述源极110和所述漏极120；
电荷捕获层140，所述电荷捕获层140位于所述沟道150与所述控制栅极堆叠结构130之间。
示例性地，所述三维存储器件包括但不限于3D NAND存储器。
如图1A所示，衬底100可以是以下所提到的材料中的至少一种：单晶 硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅
(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本发明的示例性实施例中，衬底100为硅衬底。
如图1A所示，所述源极110的掺杂离子为N型离子，离子的浓度以及深度均可以根据实际需要进行选择，并不局限于某一数值范围。
如图1A所示，所述衬底100上形成有控制栅极堆叠结构130，所述控制栅极堆叠结构130包括多层交错堆叠的层间介质层131及控制栅极层132，所述控制栅极层132形成于相邻的层间介质层131之间，所述控制栅极层132包括过渡金属硫化物。
参照图4，所述衬底100上还形成有第一选择栅极结构，所述第一选择栅极结构位于所述源极110和所述控制栅极堆叠结构130之间，所述第一选择栅极结构包括第一选择栅极层160以及位于所述第一选择栅极层160下方的层间介质层和位于所述第一选择栅极层160上方的层间介质层，所述第一选择栅极层160包括过渡金属硫化物。
继续参照图4，所述控制栅极堆叠结构130上形成有第二选择栅极结构，所述第二选择栅极结构位于所述漏极和所述控制栅极堆叠结构之间，所述第二选择栅极结构包括第二选择栅极层170以及位于所述第二选择栅极层170下方的层间介质层和位于所述第二选择栅极层170上方的层间介质层，所述第二选择栅极层160包括过渡金属硫化物。
示例性地，所述层间介质层可使用诸如氧化硅层、氮化硅层、或氮氧化硅层的无机绝缘层，诸如包含聚乙烯苯酚、聚酰亚胺、或硅氧烷等的绝缘层等来形成。
示例性地，所述过渡金属硫化物(TMDC)为IVA族至VIIA族过渡金属(例如，钛(Ti)、锆(Zr)、铪(Hf)、铬(Cr)、钼(Mo)、钨(W)等)与硫族(例如，硫(S)、硒(Se)、鍗(Te))形成的具有二维层状结构的化合物。例如，所述过渡金属硫化物(TMDC)包括但不限于VSe 2、NbSe 2、TaS 2、TiS 2、TiSe 2、TiTe 2、MoS 2或WSe 2。由于过渡金属硫化物层与层间为范德华作用力，所以可以像石墨烯一样，利用机械剥离法或化学离子嵌入剥离方式，达到单层原子级厚度的二维材料。TMDC材料的导电特性，涵括了金属、半金属、半导体、绝缘体特性，使其在电子、光电子、自旋电子与半导体应用上，比石墨烯更具优势。
通过采用过渡金属硫化物作为控制栅极层132，形成包括多层交错堆叠的层间介质层131及控制栅极层132的控制栅极堆叠结构130，可以有效降低控制栅极堆叠结构130的高度。
如图1E所示，所述控制栅极堆叠结构130上形成有漏极120。
示例性地，所述控制栅极堆叠结构130上形成有外延层，对所述外延层执行离子注入以形成漏极120，所述漏极120的掺杂离子为N型离子，离子的浓度以及深度均可以根据实际需要进行选择，并不局限于某一数值范围。
如图1E所示，沟道150贯穿所述控制栅极堆叠结构130，所述沟道150的两端分别连接至所述源极110和所述漏极120。
示例性地，所述沟道材料层包括但不限于多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×10 18到大约1×10 22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
此外，每个控制栅极层和每个选择栅极层的两端形成有源极/漏极的过程，以形成如图3所示的晶体管串联结构。
如图1C所示，电荷捕获层140位于所述沟道150与所述控制栅极堆叠结构130之间。进一步，所述电荷捕获层140包括铁电材料层142，所述电荷捕获层140还包括位于所述铁电材料层150和所述控制栅极堆叠结构130之间的第一绝缘材料层141，以及位于所述沟道150和所述铁电材料层142之间的第二绝缘材料层143。
示例性地，铁电材料在没有外部电场的情况下可以表现出自发极化。所述极化可以通过晶体中的离子位移而重新定向，并且极化切换可以通过外部电场触发，从而铁电材料可以具有两种电控非易失性状态。在本发明的示例性实施例中，铁电材料层142用作沟道和控制栅极之间的绝缘材料，如图3和图4所示，沟道电导用于检测铁电栅绝缘体中的极化状态，从而可以在晶体管中进行数据读取操作无损。在晶体管中由于铁电材料的快速开关速度(纳秒或更短)，无损读出，非易失性存储状态以及用于高密度集成的简单结构进一步提高了存储器的存储效率。在本发明的示例性实施例中，所述铁电材料层包括但不限于HfO 2或CuInP 2S 6。
进一步，所述第一绝缘材料层141位于控制栅极和铁电材料层142之间，包括但不限于ONO绝缘层；所述第二绝缘材料层143位于控制栅极和沟道之间，包括但不限于无定型硅层。
在本发明的实例性实施例中，参照图4，所述电荷捕获层140位于控制栅极堆叠结构130和沟道之间，而所述第一选择栅极结构、所述第二选择栅极结构与沟道之间仅形成有绝缘材料层。
参照图4，还包括分别与所述源极110、所述漏极120和所述控制栅极层连接的金属接触180。
示例性地，所述金属接触180采用导电材料制成，包括但不限于钨(W)、铝(Al)、铜(Cu)。
在本发明的示例性实施例中，参照图4，还包括形成与第一选择栅极层160和第二选择栅极层170连接的金属接触180。
本发明的第三方面还提供了一种电子装置，其包括三维存储器件，该三维存储器件为根据本发明第一方面的三维存储器件的制造方法所制得的三维存储器件，或根据本发明第二方面的三维存储器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体的中间产品，例如：具有该集成电路的手机主板等。
其中，图5示出移动电话手机的示例。移动电话手机500被设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。
本申请所述电子装置由于采用了前文所述的三维存储器件，因此具有前述三维存储器件的所有优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等 效范围所界定。

Claims (20)

  1. 一种三维存储器件的制造方法，其特征在于，包括：
    提供衬底；
    对所述衬底进行掺杂，以形成源极；
    在所述衬底上形成控制栅极堆叠结构，所述控制栅极堆叠结构包括多层交错堆叠的层间介质层及控制栅极层，所述控制栅极层形成于相邻的层间介质层之间，所述控制栅极层包括过渡金属硫化物；
    图案化所述控制栅极堆叠结构，以在所述控制栅极堆叠结构中形成露出所述源极的孔洞；
    在所述孔洞的侧壁上形成电荷捕获层；
    沉积沟道材料层，以填充所述孔洞；
    在所述控制栅极堆叠结构上形成漏极。
  2. 如权利要求1所述的三维存储器件的制造方法，其特征在于，在所述衬底上形成所述控制栅极堆叠结构之前还包括：
    在所述衬底上形成第一选择栅极结构，所述第一选择栅极结构包括第一选择栅极层以及位于所述第一选择栅极层下方的层间介质层和位于所述第一选择栅极层上方的层间介质层，所述第一选择栅极层包括过渡金属硫化物。
  3. 如权利要求2所述的三维存储器件的制造方法，其特征在于，在所述控制栅极堆叠结构上形成所述漏极之前还包括：
    在所述控制栅极堆叠结构上形成第二选择栅极结构，所述第二选择栅极结构包括第二选择栅极层以及位于所述第二选择栅极层下方的层间介质层和位于所述第二选择栅极层上方的层间介质层，所述第二选择栅极层包括过渡金属硫化物。
  4. 如权利要求3所述的三维存储器件的制造方法，其特征在于，所述过渡金属硫化物为IVA族至VIIA族过渡金属与硫族形成的具有二维层状结构的化合物。
  5. 如权利要求4所述的三维存储器件的制造方法，其特征在于，所述过渡金属硫化物包括VSe 2、NbSe 2、TaS 2、TiS 2、TiSe 2、TiTe 2、MoS 2或WSe 2。
  6. 如权利要求1所述的三维存储器件的制造方法，其特征在于，所述电荷捕获层包括铁电材料层。
  7. 如权利要求6所述的三维存储器件的制造方法，其特征在于，所述铁电材料层包括HfO 2或CuInP 2S 6。
  8. 如权利要求6所述的三维存储器件的制造方法，其特征在于，在所述孔洞的侧壁上形成电荷捕获层包括：
    在所述孔洞的侧壁上形成第一绝缘材料层；
    在所述第一绝缘层上形成所述铁电材料层；
    在所述铁电材料层上形成第二绝缘材料层。
  9. 如权利要求1所述的三维存储器件的制造方法，其特征在于，所述沟道材料层包括多晶硅。
  10. 如权利要求1所述的三维存储器件的制造方法，其特征在于，还包括：
    形成覆盖所述源极、所述漏极和所述控制栅极堆叠结构的钝化层；
    图案化所述钝化层，以分别形成露出所述源极、所述漏极和所述控制栅极层的开口；
    在所述开口中填充导电材料，以分别形成与所述源极、所述漏极和所述控制栅极层连接的金属接触。
  11. 一种三维存储器件，其特征在于，包括：
    衬底，所述衬底中形成有源极；
    所述衬底上形成有控制栅极堆叠结构，所述控制栅极堆叠结构包括多层交错堆叠的层间介质层及控制栅极层，所述控制栅极层形成于相邻的层间介质层之间，所述控制栅极层包括过渡金属硫化物；
    所述控制栅极堆叠结构上形成有漏极；
    沟道，所述沟道贯穿所述控制栅极堆叠结构，所述沟道的两端分别连接至所述源极和所述漏极；
    电荷捕获层，所述电荷捕获层位于所述沟道与所述控制栅极堆叠结构之间。
  12. 如权利要求11所述的三维存储器件，其特征在于，还包括：
    第一选择栅极结构，所述第一选择栅极结构位于所述源极和所述控制栅极堆叠结构之间，所述第一选择栅极结构包括第一选择栅极层以及位于所述第一选择栅极层下方的层间介质层和位于所述第一选择栅极层上方的层间介质层，所述第一选择栅极层包括过渡金属硫化物；
    第二选择栅极结构，所述第二选择栅极结构位于所述漏极和所述控制栅极堆叠结构之间，所述第二选择栅极结构包括第二选择栅极层以及位于所述第二选择栅极层下方的层间介质层和位于所述第二选择栅极层上方的层间介 质层，所述第二选择栅极层包括过渡金属硫化物。
  13. 如权利要求12所述的三维存储器件，其特征在于，所述过渡金属硫化物为IVA族至VIIA族过渡金属与硫族形成的具有二维层状结构的化合物。
  14. 如权利要求13所述的三维存储器件，其特征在于，所述过渡金属硫化物包括VSe 2、NbSe 2、TaS 2、TiS 2、TiSe 2、TiTe 2、MoS 2或WSe 2。
  15. 如权利要求11所述的三维存储器件，其特征在于，所述电荷捕获层包括铁电材料层。
  16. 如权利要求15所述的三维存储器件，其特征在于，所述铁电材料层包括HfO 2或CuInP 2S 6。
  17. 如权利要求15所述的三维存储器件，其特征在于，所述电荷捕获层还包括位于所述铁电材料层和所述控制栅极堆叠结构之间的第一绝缘材料层，以及位于所述沟道和所述铁电材料层之间的第二绝缘材料层。
  18. 如权利要求11所述的三维存储器件，其特征在于，还包括：
    多个金属接触，所述多个金属接触分别连接至所述源极、所述漏极和所述控制栅极层。
  19. 如权利要求11所述的三维存储器件，其特征在于，所述三维存储器件包括3D NAND存储器。
  20. 一种电子装置，其特征在于，所述电子装置包括权利要求11至19之一所述的三维存储器件。
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