CN110911417A - 三维存储器及其制造方法 - Google Patents

Abstract

本发明涉及一种三维存储器及其制造方法。该三维存储器包括：衬底；导电层，埋设于所述衬底中；堆叠结构，位于所述衬底上；以及穿过所述堆叠结构的垂直沟道结构，所述垂直沟道结构包括沟道层，所述沟道层包括位于所述堆叠结构中的第一部分和从所述第一部分延伸到所述导电层的第二部分，所述第二部分靠近所述第一部分的一侧的横向尺寸小于位于所述导电层中的另一侧的横向尺寸，其中所述横向尺寸为所述沟道层在平行于所述衬底表面的方向的尺寸。

Description

三维存储器及其制造方法

技术领域

本发明涉及半导体器件及其制造领域，尤其涉及一种三维存储器及其制造方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模生产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。常见的三维存储器有3D NAND闪存。三维存储器通常包括由两种材料层交替堆叠起来的堆叠结构，以及在该堆叠结构中形成的沟道孔、栅线隔槽等结构。为了提高存储密度和容量，三维存储器的层数(tier)逐渐增加，例如从64层增长到96层、128层或更多层。然而，随着层数的增加，三维存储器的制造工艺越来越复杂，沟道电流的衰减愈加剧烈，对存储器的读写也变得愈加困难。

发明内容

本发明所要解决的技术问题是提供一种三维存储器及其制造方法，可以增加沟道电流，简化工艺流程。

本发明为解决上述技术问题而采用的技术方案是一种三维存储器，包括：衬底；导电层，埋设于所述衬底中；堆叠结构，位于所述衬底上；以及穿过所述堆叠结构的垂直沟道结构，所述垂直沟道结构包括沟道层，所述沟道层包括位于所述堆叠结构中的第一部分和从所述第一部分延伸到所述导电层的第二部分，所述第二部分靠近所述第一部分的一侧的横向尺寸小于位于所述导电层中的另一侧的横向尺寸，其中所述横向尺寸为所述沟道层在平行于所述衬底表面的方向的尺寸。

在本发明的一实施例中，所述沟道层的第二部分的横向尺寸从所述一侧到所述另一侧逐渐扩大。

如权利要求1所述的三维存储器，其特征在于，所述导电层在对应每个沟道层的第二部分处具有第一接触区，所述第一接触区与所述沟道层为同一材料。

如权利要求1所述的三维存储器，其特征在于，还包括穿过所述堆叠结构而到达所述导电层的多个阵列共源极，所述导电层在对应每个阵列共源极处具有第二接触区。

在本发明的一实施例中，所述衬底和所述第二接触区均为单晶结构。

在本发明的一实施例中，所述衬底包括位于所述导电层之下的第一掺杂类型的阱区和位于所述导电层之上的覆盖层。

在本发明的一实施例中，所述阱区和所述覆盖层均为单晶结构。

在本发明的一实施例中，所述导电层的材料为锗或锗硅。

在本发明的一实施例中，所述堆叠结构包括多个栅极和位于相邻栅极之间的介质层，所述多个栅极包括底部选择栅，其中位于所述底部选择栅上表面的介质层与其他介质层的厚度相同。

本发明还提出一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠结构，所述衬底中具有埋设层；形成穿过所述堆叠结构而到达所述埋设层的沟道孔；在所述沟道孔侧壁形成存储器层；通过所述沟道孔刻蚀所述埋设层而形成凹陷，所述凹陷的横向尺寸大于所述堆叠结构底部的沟道孔部分的横向尺寸，其中所述横向尺寸在平行于所述衬底表面的方向的尺寸；通过在所述沟道孔内覆盖半导体材料，在所述沟道孔侧壁形成沟道层及在所述凹陷中形成第一接触区，所述沟道层包括位于所述堆叠结构中的第一部分和从所述第一部分延伸到所述第一接触区的第二部分，所述第二部分靠近所述第一部分的一侧的横向尺寸小于位于所述第一接触区中的另一侧的横向尺寸。

在本发明的一实施例中，所述沟道层的第二部分的横向尺寸从所述一侧到所述另一侧逐渐扩大。

在本发明的一实施例中，上述方法还包括形成穿过所述堆叠结构而到达所述埋设层的多个阵列共源极，所述埋设层在对应每个阵列共源极处具有第二接触区。

在本发明的一实施例中，所述衬底和所述埋设层均为单晶结构。

在本发明的一实施例中，所述衬底包括位于所述埋设层之下的第一掺杂类型的阱区和位于所述埋设层之上的覆盖层。

在本发明的一实施例中，所述阱区为单晶结构，所述埋设层为从所述阱区生长的单晶结构，所述覆盖层为从所述埋设层生长的单晶结构。

在本发明的一实施例中，所述埋设层的材料为锗或锗硅。

在本发明的一实施例中，所述堆叠结构包括多个栅极和位于相邻栅极之间的介质层，所述多个栅极包括底部选择栅，其中位于所述底部选择栅上表面的介质层与其他介质层的厚度相同。

本发明的三维存储器及其制造方法通过使整个沟道孔呈高脚杯结构，使沟道孔底部面积最大化，减小沟道孔底部的电阻，增大导通电流，改善三维存储器的电性能。根据本发明的三维存储器及其制造方法，不需要在沟道孔底部采用SEG形成外延结构；在形成堆叠结构时，不需要使底部选择栅上表面的介质层的厚度大于其他介质层的厚度；利用在导电层或埋设层形成第二接触区来形成轻掺杂漏区，无需再注入离子，通过这一系列的改进简化了工艺流程，提高了生产效率。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是一种三维存储器的示例性结构示意图；

图2是本发明一实施例的三维存储器的剖面侧视示意图；

图3是本发明一实施例的三维存储器的制造方法的示例性流程图；

图4A-4F是本发明一实施例的三维存储器的制造方法的过程示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

在此使用了流程图用来说明根据本发明的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图1是一种三维存储器的示例性结构示意图。在如3D NAND闪存的三维储器中，存储阵列可包括具有垂直沟道结构的核心(Core)区以及具有阶梯结构的阶梯区(StairStep)，多个存储阵列之间通过栅线隙隔开。参考图1所示，其中仅示出了三维存储器的核心区，包括衬底101以及形成在衬底101之上的堆叠结构110。该堆叠结构110是由两种材料层交替堆叠而成。该两种材料层可以分别作为栅极层和介电层。在堆叠结构110中形成有垂直的沟道孔120，在沟道孔120中填充有存储器层，用来作为三维存储器的基本存储单元。沟道孔120的底部一直到达衬底101中，但是没有贯穿衬底101。

三维存储器中的沟道孔结构对沟道电流具有重要的影响。除了沟道孔自身的电阻之外，沟道孔下方开口部分的电阻是一个瓶颈，开口面积越小，电阻越大，从而降低导通电流，对三维存储器的电性能造成了不利影响。

通常，在三维存储器中的沟道孔底部还形成有外延结构。如图1所示，在沟道孔120的底部通过选择性外延生长(SEG,Selective Epitaxial Growth)形成外延硅结构121。堆叠结构110的最底层是底部选择栅层111，用来作为三维存储器的底部选择栅极(BSG,Bottom Selective Gate)。在底部选择栅层111的上面是一层介电层112，介电层112的材料可以是氧化硅。为了在沟道孔120的底部通过SEG生长外延硅结构121，介电层112的厚度往往要比堆叠结构110中的其他介电层的厚度要厚，大约为150nm。

参考图1所示，在该三维存储器的堆叠结构110中还形成有栅线隔槽130。栅线隔槽130一方面可以将整个存储区分割为多个块存储区或指存储区，另一方还可以在栅线隔槽130中填充材料以形成三维存储器的阵列共源极(ACS，Array Common Source)。通常，可以在ACS的区域中注入离子以形成轻掺杂漏区(LDD,Lightly Doped Drain)。

上述的SEG生长工艺、在底部选择栅层111上形成较厚的介电层112以及在ACS区中注入离子以形成LDD区的工艺都增加了三维存储器制造工艺的复杂度。

图2是本发明一实施例的三维存储器的剖面侧视示意图。参考图2所示，该实施例的三维存储器200包括衬底201、堆叠结构210、导电层220以及穿过该堆叠结构210的垂直沟道结构230。在一些实施例中，衬底201可以是单晶硅，在实际应用中可以用硅晶圆作为衬底201。

导电层220埋设于衬底201中。在一些实施例中，导电层220的材料为锗或锗硅。参考图2所示，导电层220位于衬底201中，也就是说，导电层220的上方和下方都是衬底201，仅在一些衬底201上具有开口/开孔的部位，该部分导电层220被暴露出来。在形成该导电层220时，可以先形成位于导电层220下方的部分衬底，然后在该部分衬底上形成(例如沉积)一层导电层220，之后再在该导电层220上形成衬底201位于导电层220上方的部分衬底。

堆叠结构210位于衬底201上。堆叠结构210可为第一材料层和第二材料层交替层叠的叠层。在图2所示的实施例中，堆叠结构210中的第一材料层为栅极层、第二材料层为介质层。在一些实施例中，堆叠结构210包括多个栅极211和位于相邻栅极211之间的介质层212。其中，多个栅极211包括底部选择栅213，该底部选择栅213是堆叠结构210中的多个栅极211中位于最下方的栅极。该底部选择栅213上表面的介质层214与其他介质层212的厚度相同，这里的其他介质层212包括堆叠结构210中位于介质层214上方和下方的介质层。在图2所示的实施例中，在底部选择栅213和衬底201的上表面之间有一层介质层215。

参考图2所示，其中示出了四个穿过堆叠结构210的垂直沟道结构230。可以理解，图2所示仅为示意，不用于限制垂直沟道结构230的数量和大小。该四个垂直沟道结构230的结构和作用完全一致，为了便于标记，在图2中的几个垂直沟道结构230中做出了需用的标号，本领域技术人员可以理解，这些标号及其含义适用于本发明的三维存储器200中的每一个垂直沟道结构230。如图2所示，垂直沟道结构230包括沟道层240，该沟道层240包括位于堆叠结构210中的第一部分241和从该第一部分241延伸到导电层220的第二部分242，第二部分242靠近第一部分241的一侧242a的横向尺寸小于位于导电层220中的另一侧242b的横向尺寸。如图2所示，该横向尺寸为沟道层240在平行于衬底201表面的方向D的尺寸。

参考图2所示，在垂直沟道结构230的侧壁上还可以包括存储器层243，沟道层240在垂直沟道结构230的内部紧挨着存储器层243。在图2所示的实施例中，存储器层243可以包括三层结构，该三层结构是沿垂直沟道结构230的径向从外向内依次沉积的阻挡层、电荷捕获层和隧穿层。在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层240的材料可以是多晶硅。

本发明对存储器层243、沟道层240的材料不做限制，也可以采用其他的材料。例如阻挡层的材料可以包括高K(介电常数)氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。

在一些实施例中，沟道层240并未填满垂直沟道结构230中的空间，在形成沟道层240之后，在沟道层240的第一部分241和第二部分242中部还留有一定的空隙，在这些空隙中还填充有起到支撑作用的支撑柱244。该支撑柱244紧挨着沟道层240，并且填满了沟道层240的第一部分241和第二部分242中的空隙部分。支撑柱244的材料可以是氧化物。

在理想情况下，垂直沟道结构230的上部和下部的尺寸是相等的。然而，在实际工艺中，由于堆叠结构210的层数较多，通过刻蚀形成的垂直沟道结构230往往是上面尺寸大、下面尺寸小，如图2所示。对于沟道孔来说，就形成了上面孔径大、下面孔径小的结构。根据本发明的三维存储器，该垂直沟道结构230中的沟道层240的第一部分241上面尺寸大、下面尺寸小，沟道层240的第二部分242上面的尺寸小、下面尺寸大，整个垂直沟道结构230的剖视侧视图与高脚杯的剖视侧视图相类似，因此，也将这种垂直沟道结构230的结构称为高脚杯结构。

在本发明的三维存储器的实施例中，沟道层240的第二部分242的横向尺寸从该一侧242a到另一侧242b逐渐扩大。如图2所示，第二部分242的一侧242a到另一侧242b之间通过倾斜的过渡面242c连接。沟道层240的第二部分242沿方向D的横向尺寸沿着过渡面242c从上往下逐渐扩大。图2所示的过渡面242c的剖视侧视图为一具有一定斜率的直线，表示该过渡面242c为一平面。在其他的实施例中，该过渡面242c可以是不规则平面或曲面等。

在一些实施例中，导电层220在对应每个沟道层240的第二部分242处具有第一接触区221，该第一接触区221与沟道层240为同一材料。在一些实施例中，沟道层240为多晶硅，则第一接触区221的材料也是多晶硅。

在一些实施例中，如图2所示，导电层220的第一接触区221的厚度和导电层220的厚度相等。

参考图2所示，本发明的三维存储器200还包括穿过堆叠结构210而到达导电层220的多个阵列共源极250。可以理解，为了形成该多个阵列共源极250，要现在堆叠结构210中形成多个栅线隔槽，再利用金属或半导体填充该多个栅线隔槽来形成多个阵列共源极250。本发明对形成的阵列共源极250的数量、填充材料不做限制。导电层220在对应每个阵列共源极250处具有第二接触区222。

如图2所示，与垂直沟道结构230类似地，本发明的三维存储器200中的阵列共源极250也呈上面尺寸大、下面尺寸小的结构。阵列共源极250的形状和结构取决于栅线隔槽的形状和结构。理想情况下，栅线隔槽为上下尺寸一致的沟槽，该沟槽的侧壁垂直于衬底201的水平表面。在现实工艺条件下，所形成的栅线隔槽上部沿方向D的宽度大、下部沿方向D的宽度小，栅线隔槽的侧壁不垂直于衬底201的水平表面。相应地，所形成的阵列共源极250的剖面呈上边长下边短的梯形。

在一些实施例中，如图2所示，导电层220的第二接触区222的厚度小于导电层220的厚度。

在一些实施例中，衬底201和第二接触区222均为单晶结构。在本发明的优选实施例中，衬底201为单晶硅，第二接触区222为单晶锗硅。这样可以采用在衬底201的单晶硅上生长锗硅的方式来形成本发明的第二接触区222。

如图2所示，在一些实施例中，本发明的三维存储器200的衬底201包括位于导电层220之下的第一掺杂类型的阱区202和位于导电层220之上的覆盖层203。如前文所述，导电层220埋设于衬底201中。因此，在导电层220的上方仍然具有一部分衬底。在这些实施例中，这部分衬底为覆盖层203。

在一些实施例中，覆盖层203是单晶结构。在优选的实施例中，覆盖层203和衬底201都是单晶硅，并且第二接触区222为单晶锗硅。在实际工艺中，可以采取在衬底201的单晶硅上生长第二接触区222的单晶锗硅，再在单晶锗硅上生长覆盖层203的单晶硅的方式来形成衬底201-导电层220-覆盖层203的单晶硅-单晶锗硅-单晶硅的结构。

阱区202位于导电层220之下的衬底201中，本发明对阱区202的位置、大小不做限制。阱区202可以包括导电层220之下的衬底201中的所有区域。第一掺杂类型可以是P型掺杂或N型掺杂。相应地，当衬底201为N型衬底时，第一掺杂类型是P型掺杂；当衬底201为P型衬底时，第一掺杂类型是N型掺杂。在本发明的实施例中，P型掺杂离子可以是例如：铟离子、硼离子、镓离子、铝离子、氟化硼离子等；N型掺杂离子可以是例如：砷离子、磷离子、锑离子等。具有第一掺杂类型的阱区202可以通过高温扩散法、离子注入法等方式来形成。

在一些实施例中，阱区202和覆盖层203都是单晶结构。在优选的实施例中，阱区202是具有第一掺杂类型的单晶硅。

与图1所示的三维存储器相比，本发明的三维存储器200不需要在底部选择栅213上方形成较厚的一层介电层，简化了形成堆叠结构210的工艺步骤；在垂直沟道结构230的底部具有可以导电的第一接触区221，无需采用SEG形成外延结构，简化了工艺流程；本发明的三维存储器200在阵列共源极250下方直接利用导电层220的第二接触区222形成轻掺杂漏区，无需再注入离子形成LDD区，进一步地简化了工艺流程。另一方面，由于垂直沟道结构230的底部导电部分面积扩大，减小了垂直沟道结构230的电阻，增大了导通电流，改善了三维存储器的电性能。并且，由于锗硅具有较高的电子迁移率，增大了导通电流的电子迁移率，进一步改善了三维存储器的电性能。

图3是本发明一实施例的三维存储器的制造方法的示例性流程图。图4A-4F是本发明一实施例的三维存储器的制造方法的过程示意图。本发明的三维存储器的制造方法可用于制造本发明前文所述的三维存储器。因此，关于本发明的三维存储器的说明内容和附图可以用于说明本发明的三维存储器的制造方法。下面结合图3和图4A-4F对该实施例的三维存储器的制造方法进行说明。该实施例的三维存储器的制造方法包括以下步骤：

步骤310，提供半导体结构，该半导体结构具有衬底和位于衬底上的堆叠结构，衬底中具有埋设层。

参考图4A所示，半导体结构具有衬底401和位于衬底401上的堆叠结构410，衬底401中具有埋设层420。这里的衬底401和堆叠结构410相当于图2所示实施例中的衬底201和堆叠结构210。

堆叠结构210位于衬底201上。堆叠结构210可为第一材料层和第二材料层交替层叠的叠层。第一材料层可为栅极层或栅极牺牲层，第二材料层是介电层。在一些实施例中，第一材料层和第二材料层可以例如是氮化硅和氧化硅的组合。氮化硅层可作为栅极牺牲层，在后续的工艺中，栅极牺牲层会被栅极层的材料替换。可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积氮化硅和氧化硅来形成堆叠结构210。

在图4A所示的实施例中，已经形成的堆叠结构410包括多个栅极411和位于相邻栅极之间的介质层412。其中，多个栅极411包括底部选择栅413，该底部选择栅413是堆叠结构410中的多个栅极411中位于最下方的栅极。该底部选择栅413上表面的介质层414与其他介质层412的厚度相同，这里的其他介质层412包括堆叠结构410中位于介质层414上方和下方的介质层。在图4A所示的实施例中，在底部选择栅413和衬底401的上表面之间有一层介质层415。

埋设层420被埋设于衬底401中。参考图4A所示，埋设层420的下方为一部分衬底401，埋设层420的上方覆盖有一部分衬底401。

在一些实施例中，衬底401和埋设层420均为单晶结构。在优选的实施例中，衬底401是单晶硅，埋设层420为单晶结构的锗或锗硅。

在一些实施例中，位于埋设层420下方的可以是晶圆，例如单晶硅的晶圆。通过在晶圆上生长一层锗硅来形成埋设层420，再在埋设层420上方生长一层单晶硅，从而实现将埋设层420埋设于衬底401中。

在一些实施例中，衬底401包括位于埋设层420之下的第一掺杂类型的阱区402和位于埋设层420之上的覆盖层403。本发明对阱区402的位置、大小不做限制。阱区402可以包括埋设层420之下的衬底401中的所有区域。第一掺杂类型可以是P型掺杂或N型掺杂。相应地，当衬底401为N型衬底时，第一掺杂类型是P型掺杂；当衬底401为P型衬底时，第一掺杂类型是N型掺杂。在本发明的实施例中，P型掺杂离子可以是例如：铟离子、硼离子、镓离子、铝离子、氟化硼离子等；N型掺杂离子可以是例如：砷离子、磷离子、锑离子等。具有第一掺杂类型的阱区402可以通过高温扩散法、离子注入法等方式来形成。

在一些实施例中，阱区402和覆盖层403都是单晶结构。埋设层220是从阱区402生长的单晶结构。在优选的实施例中，阱区402是具有第一掺杂类型的单晶硅。

在一些实施例中，该覆盖层403为从埋设层420生长的单晶结构。优选地，覆盖层403为单晶硅。

在本发明的优选实施例中，阱区402、埋设层420和覆盖层403是单晶硅-单晶锗硅-单晶硅的结构。

步骤320，形成穿过堆叠结构而到达埋设层的沟道孔。

参考图4B所示，可以通过刻蚀等工艺形成穿过堆叠结构410的沟道孔430，该沟道孔430贯穿堆叠结构410并且到达位于衬底401中的埋设层420。如图4B所示，位于沟道孔430底部的埋设层420的厚度比其他部位的埋设层420的厚度要薄，表示在形成沟道孔430时，对沟道孔430底部位置的埋设层420产生了一定的刻蚀作用。需要注意，沟道孔430并未贯穿埋设层420。

理想情况下的沟道孔430为上下直径相同的圆柱形孔，具有垂直于衬底401的侧壁。参考图4B所示，实际工艺所形成的沟道孔430具有上面孔径大、下面孔径小的结构。

图4B中示出了两个沟道孔430，可以理解，图4B所示仅为示意，不用于限制沟道孔430的数量和大小，也不用与限制沟道孔430底部位于埋设层420中的形状。

步骤330，在沟道孔侧壁形成存储器层。

参考图4C所示，在沟道孔430的侧壁形成了存储器层431。在一些实施例中，存储器层431可以包括三层结构，该三层结构是沿沟道孔430的径向从外向内依次沉积的阻挡层、电荷捕获层和隧穿层。在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。优选地，存储器层431是由氧化硅-氮化硅-氧化硅构成的ONO叠层。

参考图4C所示，沟道孔430位于覆盖层403处也形成了部分的存储器层431，在埋设层420没有形成存储器层431。

步骤340，通过沟道孔刻蚀埋设层而形成凹陷，凹陷的横向尺寸大于堆叠结构底部的沟道孔部分的横向尺寸，其中横向尺寸在平行于衬底表面的方向的尺寸。

参考图4D所示，在步骤340可以采用湿法刻蚀，通过沟道孔430刻蚀埋设层420以形成凹陷421。在刻蚀的过程中可以选择合适的选择比来保护不需要刻蚀的材料，例如仅刻蚀埋设层420的材料，而不刻蚀衬底401的材料。如图4D所示，对于沟道孔430来说，假设其位于堆叠结构410底部的沟道孔部分的横向尺寸为W11，则经过本步骤所形成的埋设层420中的凹陷421的横向尺寸W21大于W11。横向尺寸即图4D中所示的平行于衬底401表面的方向D的尺寸。由于凹陷421为不规则形状，这里的凹陷421的横向尺寸W21是指凹陷421在方向D的最大尺寸。

对于不同的沟道孔430来说，例如图4D中所示的在堆叠结构410中具有两个相邻设置的沟道孔430和430a，该两个沟道孔430、430a位于堆叠结构410底部的沟道孔部分的横向尺寸可能相同，也可能不同。例如，沟道孔430位于堆叠结构410底部的沟道孔部分的横向尺寸为W11，沟道孔430a位于堆叠结构410底部的沟道孔部分的横向尺寸为W12。W11可以等于W12，W11也可以不等于W12。根据本步骤，分别在该两个沟道孔430、430a的底部形成凹陷421、421a，并且该两个凹陷421、421a的横向尺寸分别是W21和W22。W21大于W11，W22大于W12。更进一步地，两个相邻沟道孔底部所形成凹陷彼此连通。也就是说，在本步骤中，可以通过对刻蚀参数的控制，使沟道孔底部的埋设层420被刻蚀掉，并且使相邻沟道孔的底部被打通，使沟道孔的底部面积最大化。

在一些实施例中，沟道孔430从位于堆叠结构410底部的部分到位于埋设层420的凹陷421之间的部分逐渐扩大。如图4D所示，形成剖面为斜线的过渡面422。在其他实施例中，该过渡面422可以是不规则平面或曲面等。

步骤350，通过在沟道孔内覆盖半导体材料，在沟道孔侧壁形成沟道层及在凹陷中形成第一接触区，沟道层包括位于堆叠结构中的第一部分和从第一部分延伸到第一接触区的第二部分，第二部分靠近第一部分的一侧的横向尺寸小于位于第一接触区中的另一侧的横向尺寸。

参考图4E所示，在本步骤中，可以在沟道孔430中沉积半导体材料以在沟道孔430的侧壁形成沟道层440，以及在图4D所示的凹陷421、421a中形成第一接触区423。沟道层440包括位于堆叠结构410中的第一部分441和从第一部分441延伸到第一接触区423的第二部分442，第二部分442靠近第一部分441的一侧442a的横向尺寸小于位于第一接触区423的另一侧442b的横向尺寸。

在一些实施例中，在沟道孔430中沉积的半导体材料为多晶硅，也就是说沟道层440、第一接触区423的材料都是多晶硅。

在一些实施例中，沟道层440的第二部分442的横向尺寸从该靠近第一部分441的一侧442a到远离第一部分441的另一侧442b从上往下逐渐扩大。如图4E所示，沟道层440的第二部分442从一侧442a到另一侧442b的过渡面442c的剖视侧视图为一具有一定斜率的直线，表示该过渡面442c为一平面。在其他的实施例中，该过渡面442c可以是不规则平面或曲面等。

如图4E所示，第一接触区423的上表面为一平面，并且第一接触区423的厚度略小于埋设层420的原始厚度。本发明对第一接触区423的表面是否为平面和厚度不做限制，在其他的实施例中，第一接触区423的厚度可以等于或大于埋设层420的厚度。

参考图4F所示，在一些实施例中，经过步骤310至350之后，如果沉积在沟道孔430中的沟道层440没有填满沟道孔430，则可以在沟道孔430的空隙中填充用于支撑沟道孔430的支撑柱450。该支撑柱450的材料可以是氧化物。支撑柱450将沟道孔430中的空隙完全填满，包括位于沟道层440的第二部分442部分，第一接触区423上方的裸露区域。

在一些实施例中，在沟道孔430中填充了支撑柱450之后，还可以包括在沟道孔430的上方沉积一层多晶硅层443，以及对该多晶硅层443进行平坦化处理的步骤。

在一些实施例中，本发明的三维存储器的制造方法还包括形成穿过堆叠结构410而到达埋设层420的多个阵列共源极460，该埋设层420在对应每个阵列共源极处460具有第二接触区424。参考图4F所示，在这些实施例中，先在需要形成多个阵列共源极460的部位形成多个栅线隔槽，再利用金属或半导体填充该多个栅线隔槽来形成多个阵列共源极460。本发明对形成的阵列共源极460的数量、填充材料不做限制。

与沟道孔430类似地，本发明的三维存储器的制造方法中所形成的阵列共源极460也呈上面尺寸大、下面尺寸小的结构。阵列共源极460的形状和结构取决于栅线隔槽的形状和结构。理想情况下，栅线隔槽为上下尺寸一致的沟槽，该沟槽的侧壁垂直于衬底401的水平表面。在现实工艺条件下，所形成的栅线隔槽上面的沿方向D的宽度大、下面沿方向D的宽度小，栅线隔槽的侧壁不垂直于衬底201的水平表面。相应地，所形成的阵列共源极460的剖面呈上边长下边短的梯形。

参考图4F所示，可见根据本发明的三维存储器的制造方法所获得的三维存储器，使整个沟道孔呈高脚杯结构，沟道孔底部面积最大化，可以减小沟道孔底部的电阻，并且由于采用锗硅，同时增大了导通电流及其电子迁移率，改善三维存储器的电性能。另一方面，根据本发明的三维存储器的制造方法，不需要采用SEG形成外延结构；在形成堆叠结构时，不需要使底部选择栅上表面的介质层的厚度大于其他介质层的厚度，简化了工艺流程；还利用埋设层420的第二接触区424形成轻掺杂漏区，无需再注入离子，进一步简化了工艺流程，提高生产效率。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (17)

1.一种三维存储器，包括：

衬底；

导电层，埋设于所述衬底中；

堆叠结构，位于所述衬底上；以及

穿过所述堆叠结构的垂直沟道结构，所述垂直沟道结构包括沟道层，所述沟道层包括位于所述堆叠结构中的第一部分和从所述第一部分延伸到所述导电层的第二部分，所述第二部分靠近所述第一部分的一侧的横向尺寸小于位于所述导电层中的另一侧的横向尺寸，其中所述横向尺寸为所述沟道层在平行于所述衬底表面的方向的尺寸。

2.如权利要求1所述的三维存储器，其特征在于，所述沟道层的第二部分的横向尺寸从所述一侧到所述另一侧逐渐扩大。

3.如权利要求1所述的三维存储器，其特征在于，所述导电层在对应每个沟道层的第二部分处具有第一接触区，所述第一接触区与所述沟道层为同一材料。

4.如权利要求1所述的三维存储器，其特征在于，还包括穿过所述堆叠结构而到达所述导电层的多个阵列共源极，所述导电层在对应每个阵列共源极处具有第二接触区。

5.如权利要求4所述的三维存储器，其特征在于，所述衬底和所述第二接触区均为单晶结构。

6.如权利要求1所述的三维存储器，其特征在于，所述衬底包括位于所述导电层之下的第一掺杂类型的阱区和位于所述导电层之上的覆盖层。

7.如权利要求6所述的三维存储器，其特征在于，所述阱区和所述覆盖层均为单晶结构。

8.如权利要求5-7任一项所述的三维存储器，其特征在于，所述导电层的材料为锗或锗硅。

9.如权利要求1所述的三维存储器，其特征在于，所述堆叠结构包括多个栅极和位于相邻栅极之间的介质层，所述多个栅极包括底部选择栅，其中位于所述底部选择栅上表面的介质层与其他介质层的厚度相同。

10.一种三维存储器的制造方法，包括以下步骤：

提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠结构，所述衬底中具有埋设层；

形成穿过所述堆叠结构而到达所述埋设层的沟道孔；

在所述沟道孔侧壁形成存储器层；

通过所述沟道孔刻蚀所述埋设层而形成凹陷，所述凹陷的横向尺寸大于所述堆叠结构底部的沟道孔部分的横向尺寸，其中所述横向尺寸在平行于所述衬底表面的方向的尺寸；

通过在所述沟道孔内覆盖半导体材料，在所述沟道孔侧壁形成沟道层及在所述凹陷中形成第一接触区，所述沟道层包括位于所述堆叠结构中的第一部分和从所述第一部分延伸到所述第一接触区的第二部分，所述第二部分靠近所述第一部分的一侧的横向尺寸小于位于所述第一接触区中的另一侧的横向尺寸。

11.如权利要求10所述的三维存储器的制造方法，其特征在于，所述沟道层的第二部分的横向尺寸从所述一侧到所述另一侧逐渐扩大。

12.如权利要求10所述的三维存储器的制造方法，其特征在于，还包括形成穿过所述堆叠结构而到达所述埋设层的多个阵列共源极，所述埋设层在对应每个阵列共源极处具有第二接触区。

13.如权利要求10所述的三维存储器的制造方法，其特征在于，所述衬底和所述埋设层均为单晶结构。

14.如权利要求10所述的三维存储器的制造方法，其特征在于，所述衬底包括位于所述埋设层之下的第一掺杂类型的阱区和位于所述埋设层之上的覆盖层。

15.如权利要求14所述的三维存储器的制造方法，其特征在于，所述阱区为单晶结构，所述埋设层为从所述阱区生长的单晶结构，所述覆盖层为从所述埋设层生长的单晶结构。

16.如权利要求10-15任一项所述的三维存储器的制造方法，其特征在于，所述埋设层的材料为锗或锗硅。

17.如权利要求10所述的三维存储器的制造方法，其特征在于，所述堆叠结构包括多个栅极和位于相邻栅极之间的介质层，所述多个栅极包括底部选择栅，其中位于所述底部选择栅上表面的介质层与其他介质层的厚度相同。

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