CN102800689A - 非易失性存储器件及其制造方法 - Google Patents
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Abstract
本发明提供一种非易失性存储器件，所述非易失性存储器件包括：浮栅，所述浮栅形成在半导体衬底之上；绝缘体，所述绝缘体形成在浮栅的第一侧壁上；电介质层，所述电介质层形成在浮栅的第二侧壁和上表面上；以及控制栅，所述控制栅形成在电介质层之上。
Description
相关申请的交叉引用
本申请要求2011年5月24日提交的申请号为10-2011-0049239的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种非易失性存储器件及其制造方法。
背景技术
为了实现高集成度，作为非易失性存储器件的NAND快闪存储器包括多个单元，所述多个单元串联耦接以形成单位串。NAND快闪存储器能够取代记忆棒(memory stick)、USB驱动器和硬盘。
在NAND快闪存储器的制造工艺期间，采用自对准浅沟槽隔离(SA-STI)工艺或高级自对准浅沟槽隔离(ASA-STI)工艺来实现元件隔离和形成浮栅。
图1是示出现有非易失性存储器件的图。
参照图1，在衬底11中形成有由多个沟槽12隔离的多个有源区13。在有源区13中的每个上形成有隧道隔离层14，在隧道隔离层14上形成有浮栅15。在沟槽12的每个中掩埋了隔离层16，隔离层16的上表面处于比浮栅15的上表面低的位置。在包括浮栅15和隔离层16的所得结构的整个表面上形成有电介质层17。电介质层17具有包括氧化物17A、氮化物17B和氧化物17C的氧化物-氮化物-氧化物(ONO)结构。在电介质层17上形成有控制栅18。
在图1中，用于隔离多个有源区13的多个沟槽12以相等的间距彼此间隔开。浮栅15的两个侧壁与电介质层17接触，控制栅18形成在浮栅15之上和之间的电介质层17之上。
随着NAND快闪存储器高度集成，20nm级NAND快闪存储器可以采用对称浮栅。更具体而言，如图1所示，间隔S1至间隔S3彼此相等(S1＝S2＝S3)，且浮栅15的两个侧壁都与电介质层17接触。
但是，在现有的非易失性存储器件中，由于浮栅15之间的间隔小，因此难以保证在沉积电介质层17之后要形成控制栅18的物理空间。
为了保证控制栅18的物理空间，可以降低有源区13的临界尺寸(CD)以提高沟槽12的CD以及浮栅15之间的间隔。但是，由于各个浮栅15之间的间隔在尺寸上相等，因此不易于保证所述物理空间。因此，使用浮栅15可能受到限制。
发明内容
本发明的实施例针对一种能够通过非对称地控制浮栅之间的间隔来充分保证要形成控制栅的物理空间的非易失性存储器件及其制造方法。
本发明的另一个实施例针对一种能够保证耦合比的非易失性存储器件及其制造方法。
根据本发明的一个实施例，一种非易失性存储器件包括：浮栅，所述浮栅形成在半导体衬底之上；绝缘体，所述绝缘体形成在浮栅的第一侧壁上；电介质层，所述电介质层形成在浮栅的第二侧壁和上表面上；以及控制栅，所述控制栅形成在电介质层之上。
根据本发明的另一个实施例，一种非易失性存储器件包括：多个浮栅，所述多个浮栅形成在衬底之上并且由交替地设置在所述多个浮栅之间的第一沟槽和第二沟槽而彼此隔离开，其中，第二沟槽具有比第一沟槽小的宽度；第一隔离层，所述第一隔离层部分地间隙填充第一沟槽；第二隔离层，所述第二隔离层间隙填充第二沟槽；电介质层，所述电介质层形成在包括第一隔离层和第二隔离层以及浮栅的半导体衬底的整个表面上；以及控制栅，所述控制栅形成在电介质层之上以间隙填充第一沟槽。
根据本发明的又一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在半导体衬底之上形成多个第一导电层图案，使得第一导电层图案由交替地设置在所述多个第一导电层图案之间的第一沟槽和第二沟槽而彼此隔离开，其中，第二沟槽具有比第一沟槽小的宽度；形成部分地间隙填充第一沟槽的第一隔离层和间隙填充第二沟槽的第二隔离层；通过刻蚀第一导电图案形成多个浮栅；在包括第一隔离层和第二隔离层以及浮栅的所得结构的整个表面之上形成电介质层；在电介质层之上形成第二导电层；以及通过刻蚀第二导电层形成控制栅。
根据本发明的又一个实施例，一种制造非易失性存储器件的方法包括以下步骤：通过刻蚀半导体衬底形成第一沟槽和第二沟槽；在半导体衬底之上形成多个第一导电层图案，使得第一导电层图案由交替设置在所述多个第一导电层图案之间的第一沟槽和第二沟槽而彼此隔离开，其中，第二沟槽具有比第一沟槽小的宽度；形成第一隔离层和第二隔离层，所述第一隔离层被凹陷为部分地间隙填充第一沟槽，而所述第二隔离层间隙填充第二沟槽；通过刻蚀第一导电图案形成多个浮栅；在包括第一隔离层和第二隔离层以及浮栅的所得结构的整个表面之上形成电介质层；在电介质层之上形成第二导电层；以及通过刻蚀第二导电层形成控制栅。
附图说明
图1是示出现有的非易失性存储器件的图。
图2A是示出根据本发明一个实施例的非易失性存储器件的图。
图2B是沿着图2A的线I-I’截取的截面图。
图3A至图3I是示出制造根据本发明的所述实施例的非易失性存储器件的方法的图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，并不应当解释为限定于本文所列的实施例。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。
附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征，可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。
在本发明的实施例中，当形成用于隔离的沟槽时，将浮栅形成为具有非对称结构。因此，在形成浮栅之后，在每个浮栅的一个侧壁上形成电介质层以保证耦合比。可以通过提高浮栅的高度来补偿因使用一个表面而引起的表面积的减少。
此外，由于通过设计改变等减少了因浮栅之间的相互干扰所引起的干扰增加，因此可以克服浮栅的物理极限。
图2A是示出根据本发明一个实施例的非易失性存储器件的图。图2B是沿着图2A的线I-I’截取的截面图。
参照图2A和图2B，在衬底31中形成有多个有源区31A。所述多个有源区31A具有相同的CD。有源区31A由多个沟槽37A和37B隔离开。所述多个沟槽包括交替形成的第一沟槽37A和第二沟槽37B。第一沟槽的37A的CD与第二沟槽37B的CD不同。例如，第一沟槽37A具有彼此相等的第一间隔S11和第三间隔S13。第二沟槽37B具有比第一间隔S11和第三间隔S13小的第二间隔S12。因此，第一沟槽37A具有比第二沟槽37B大的CD。间隔S11和间隔S13比现有的非易失性存储器件中的间隔S1和间隔S3大，第二间隔S12比现有的非易失性存储器件中的间隔S2小。据此，单元阵列区的整个面积没有变化，而是调整了浮栅105之间的间隔。
在第一沟槽37A和第二沟槽37B内部，形成有隔离层。具体地，在第一沟槽37A中形成有第一隔离层101，在第二沟槽37B中形成有第二隔离层102。第二隔离层102的高度比第一隔离层101的高度高。更具体地，第一隔离层101具有凹陷的表面。
在每个有源区31A上层叠了隧道绝缘层32和浮栅105。由于浮栅105被形成为与每个有源区31A对应，因此形成了多个浮栅105。隧道绝缘层32由氧化物如氧化硅(SiO2)形成。此外，在形成隧道绝缘层32的氧化硅被形成之后，可以执行使用氮(N2)气的热处理工艺以在氧化硅与有源区31A之间的界面处形成氮化物层。另外，隧道绝缘层32可以由介电常数为3.9或更大的金属氧化物如氧化铝(Al2O3)、氧化锆(ZrO2)或氧化铪(HfO2)、或者它们的混合层或叠层形成。浮栅105可以由任何导电材料形成，例如选自多晶硅层、过渡金属和稀土金属的任一种材料。例如，多晶硅层可以包括未掺杂的多晶硅层或杂质掺杂的多晶硅层。如果浮栅105是未掺杂的硅层，则通过后续的离子注入工艺单独地注入离子杂质。过渡金属可以包括Fe、Co、W、Ni、Pd、Pt、Mo或Ti，稀土金属可以包括Er、Yb、Sm、Y、La、Ce、Tb、Dy、Ho、Tm或Lu。
所述多个浮栅105具有相同的CD，但是交替设置在所述多个浮栅105之间的间隔具有不同的CD。例如，由第二隔离层102隔离的浮栅105之间的间隔(S12)比由第一隔离层101隔离的浮栅105之间的间隔(S11或S13)小。第一沟槽37A被形成为与浮栅105的一个侧壁对准，第二沟槽37B被形成为与浮栅105的另一个侧壁对准。第二隔离层102在间隙填充第二沟槽37B的同时被形成在浮栅105的另一侧壁处。
在包括浮栅105的所得结构的整个表面上形成有电介质层103。电介质层103具有ONO结构。在ONO结构中顺序地层叠有氧化物41、氮化物42和氧化物43。电介质层103可以由介电常数比氧化硅高的金属氧化物如氧化铝(Al2O3)、氧化锆(ZrO2)或氧化铪(HfO2)、或者它们的叠层或混合层形成。
在电介质层103上形成有控制栅104。控制栅104可以由导电材料形成。优选的是，控制栅104可以由与浮栅105相同的材料形成。虽然未示出，但是可以在控制栅104上形成低电阻金属层以降低控制栅104的电阻。低电阻金属层包括金属氮化物层、金属硅化物层、或它们的叠层。例如，金属氮化物层可以包括氮化钨(WN)，金属硅化物层可以包括硅化钨层(WSi2)。
根据以上描述，每个浮栅105经由一个侧壁与电介质层103接触。换言之，每个浮栅105经由例如一个侧壁来接触到电介质层103。浮栅105经由一个侧壁与电介质层103接触是因为第二间隔S12比第一间隔S11和第三间隔S13小，并且第二隔离层102将沟槽37B间隙填充至浮栅的表面。因此，电介质层103未形成在第二沟槽37B之上的浮栅105之间，而是仅形成在第一沟槽37A之上的浮栅105之间。第一隔离层101具有比第二隔离层102低的高度，第一间隔S11和第三间隔S13比第二间隔S12大。因此，电介质层103沿着阶梯轮廓而形成。另外，由于第一间隔S11和第三间隔S13比第二间隔S12大，因此控制栅104形成在第一间隔S11和第三间隔S13中的电介质层103上。
在根据本发明的所述实施例的非易失性存储器件中，各个浮栅105之间的间隔被调整成是非对称的，如图2A和图2B中所示。因此，可以保证形成控制栅104的物理空间。
图3A至图3I是示出制造根据本发明的所述实施例的非易失性存储器件的方法的图。图3A至图3I是沿着图2A的线I-I’截取的截面图。
参照图3A，在半导体衬底31上形成隧道绝缘层32。隧道绝缘层32由氧化物如氧化硅(SiO2)形成。此外，在形成由氧化硅形成的隧道绝缘层32之后，可以执行使用氮(N2)气的热处理工艺以在氧化硅与半导体衬底31之间的界面处形成氮化物层。另外，隧道绝缘层32可以由介电常数为3.9或更大的金属氧化物如氧化铝(Al2O3)、氧化锆(ZrO2)或氧化铪(HfO2)、或者它们的混合层或叠层形成。隧道绝缘层32可以利用干法氧化工艺、湿法氧化工艺或使用自由基离子的氧化工艺来制造。隧道绝缘层32可以被形成到
至
的厚度。
在隧道绝缘层32上形成第一导电层33。第一导电层33可以由任何导电材料形成，例如，选自多晶硅层、过渡金属和稀土金属中的任一种材料。例如，导电层33可以由多晶硅层形成，多晶硅层可以包括未掺杂的多晶硅层或杂质掺杂的多晶硅层。在未掺杂的硅层的情况下，通过后续的离子注入工艺单独地注入离子杂质。可以通过低压化学气相沉积(LPCVD)工艺来形成多晶硅层。如果使用多晶硅层作为导电层33并且通过LPCVD形成多晶硅层，则使用硅烷(SiH4)气体作为源气体，使用膦(phosphine)(PH3)或胂(arsine)(AsH3)作为掺杂气体。过渡金属可以包括：Fe、Co、W、Ni、Pd、Pt、Mo或Ti，稀土金属可以包括：Er、Yb、Sm、Y、La、Ce、Tb、Dy、Ho、Tm或Lu。
第一导电层33用于形成浮栅。第一导电层33被形成至厚度H1，所述厚度H1比现有的非易失性存储器件(参照图1)中的浮栅15的高度高。这种结构可以补偿当浮栅的仅一个侧壁与电介质层接触时所引起的耦合比的降低。
在第一导电层33上层叠衬垫层34和硬掩模层35。衬垫层34包括氮化物层如氮化硅(Si3N4)，硬掩模层35包括氧化物层如氧化硅(SiO2)。
在硬掩模层35上形成第一光致抗蚀剂图案36。对于STI工艺，第一光致抗蚀剂图案36被称为ISO掩模(隔离掩模)。第一光致抗蚀剂图案36包括线和间隔图案。因此，第一光致抗蚀剂图案36具有指定的间隔，例如，第一间隔S11至第三间隔S13。第一间隔S11等于第三间隔S13，第二间隔S12小于第一间隔S11和第三间隔S13。
参照图3B，执行STI刻蚀工艺。更具体地，使用第一光致抗蚀剂图案36作为刻蚀阻挡层来顺序地刻蚀硬掩模层35、衬垫层34、第一导电层33和隧道绝缘层32，并将半导体衬底31刻蚀至指定的深度。据此，在半导体衬底31中形成第一沟槽37A和第二沟槽37B。第一光致抗蚀剂图案36将第一沟槽37A和第二沟槽37B成形(参见图3A)。因此，第一沟槽37A具有对应于第一光致抗蚀剂图案的第一间隔S11或第三间隔S13的CD CD2，第二沟槽37B具有对应于第二间隔S12的CD CD1。由于第一间隔S11和第三间隔S13具有相同的CD并且第二间隔S12小于第一间隔S11和第三间隔S13，因此借助于交替地设置的第一间隔S11或第三间隔S13和第二间隔S12而交替地形成第一沟槽37A和第二沟槽37B。
在形成第一沟槽37A和第二沟槽37B之后，可以去除第一光致抗蚀剂图案36，并且硬掩模图案35A用作刻蚀阻挡层。使用硬掩模图案35A作为刻蚀阻挡层，可以根据隔离特性恰当地控制第一沟槽37A和37B的深度和宽度。据此，限定出多个有源区31A。有源区31A具有相同的CD。所述多个有源区31A由第一沟槽37A和第二沟槽37B隔离。
优选地，第一沟槽37A的CD CD2可以大于第二沟槽37B的CD CD1。此外，相邻的第一导电层图案33A之间的间隔可以根据第一沟槽37A和第二沟槽37B的CD而不同。例如，对应于第二沟槽37B的CD的第一导电层图案33A之间的间隔S12小于对应于第一沟槽37A的CD的第一导电层33A之间的间隔S11或S13。
在进行刻蚀以形成第一沟槽37A和第二沟槽37B之后，形成了多个第一导电图案33A。所述多个第一导电图案33A在所述多个第一导电图案33A之间具有第一至第三间隔S11、S12和S13。所述多个第一导电层图案33A被用作浮栅。
参照图3C，形成用于隔离的绝缘体。绝缘体可以包括顺序形成的第一绝缘体38和第二绝缘体39。第一绝缘体38和第二绝缘体39包括氧化物。第一绝缘体38可以用作内衬层。在形成第一绝缘体38之前，可以执行侧壁氧化工艺(未示出)。第一绝缘体38包括氧化硅(SiO2)。第一绝缘体38被形成在包括第一沟槽37A和第二沟槽37B以及第一硬掩模层35的半导体衬底31的整个表面之上。第一绝缘体38可以至少被形成到将第二沟槽37B间隙填充的厚度。据此，第二沟槽37B被第一绝缘体38完全地间隙填充，但是第一沟槽37A未被完全间隙填充，因为第一沟槽37A具有比第二沟槽37B大的CD。第二绝缘体39可以包括利用高密度等离子体化学气相沉积(HDP-CVD)工艺形成的未掺杂的硅酸盐玻璃层(下文称HDP层)、或HDP层与旋涂电介质(SOD)层的叠层。HDP层即使在高宽比高的情况下仍具有良好的掩埋特性。SOD层可以包括聚硅氮烷(PSZ)层。在此实施例中，假设使用PSZ层。
在另一个实施例中，当不需要内衬层时，可以使用一个绝缘体一次性地间隙填充第一沟槽37A和第二沟槽37B。在此实施例中，可以使用第二绝缘层39一次性地间隙填充第一沟槽37A和第二沟槽37B。
参照图3D，将第一绝缘体38和第二绝缘体39平坦化。可以由使用等离子体刻蚀设备的刻蚀工艺(例如，回蚀工艺)或化学机械抛光(CMP)工艺来执行平坦化工艺。在此实施例中，可以使用CMP工艺将第一绝缘体38和第二绝缘体39平坦化，直到暴露出衬垫层34为止。衬垫层34用作抛光停止层。
通过平坦化工艺，形成了第一绝缘体图案38A和第二绝缘体图案39A。第一绝缘体图案38A和第二绝缘体图案39A间隙填充第一沟槽37A的内部。换言之，第一绝缘体图案38A和第二绝缘体图案39A间隙填充第一导电层图案33A之间的第一间隔或第三间隔。与此同时，例如，仅第二绝缘体图案38B保留在第二沟槽37B中。换言之，仅第二绝缘体图案38B保留在第二沟槽37B上部的第一导电层图案33A之间，更具体而言保留在第二间隔S12中。
参照图3E，去除衬垫层34。使用湿法刻蚀或干法刻蚀去除衬垫层34。优选地，可以使用湿法刻蚀来去除衬垫层34。当衬垫层34由氮化物形成时，可以使用磷酸(H3PO4)溶液来去除衬垫层34。
当去除衬垫层34时，可以部分地去除第一绝缘体图案38A和第二绝缘体图案39A和38B。
参照图3F，将第一绝缘体图案38A和第二绝缘体图案39A部分地凹陷以形成第一隔离层101，所述第一隔离层101在第一沟槽37A内凹陷至指定的深度。第一隔离层101包括第一绝缘体图案38A和第二绝缘件图案39A。
执行凹陷工艺以控制有效场氧化物高度(EFH)。为了例如仅在单元区上执行凹陷工艺，使用第二光致抗蚀剂图案(称为PCL掩模)40作为刻蚀阻挡层。第二光致抗蚀剂图案40用于封闭外围电路区(未示出)而仅开放单元区。此外，可以在单元区中形成第二光致抗蚀剂图案40以使第二绝缘体图案38B不被凹陷工艺所凹陷。更具体地，具有小间隔(S2)的第一导电层图案33A之间的第二绝缘体图案38B被封闭，而具有大间隔(S1和S3)的第一导电层图案33A之间的第一绝缘体图案38A和第二绝缘体图案39A被开放。凹陷工艺通过湿法刻蚀或干法刻蚀工艺来执行。
通过凹陷工艺，第一隔离层101的上表面位于距半导体衬底
的高度，更具体地，距有源区31A的上表面
的高度。此外，可以通过凹陷工艺将第一导电层图案33A的上角部倒圆。将每个第一导电层图案33A的一个角部倒圆是因为要通过凹陷工艺暴露出每个第一导电层图案33A的一个侧壁。
与此同时，保留在第二沟槽37B中的第二绝缘体图案38B被称为第二隔离层102。
参照图3G，将第二光致抗蚀剂图案40剥离，然后执行清洁工艺。
当第二光致抗蚀剂图案40被剥离时，多个第一导电层图案33A具有一个侧壁被暴露出来。在将第一隔离层101凹陷之后，与第一间隔S11或第三间隔S13相邻的第一导电层图案33A的一个侧壁被暴露出来。此外，第一导电层33A的另一侧壁未被暴露出来，因为第二隔离层102未被凹陷。
结果，借助于第一间隔S11或第三间隔S13以及第二间隔S12形成了多个第一导电层图案33A，所述第一间隔S11或第三间隔S13以及第二间隔S12被交替地设置在多个第一导电层图案33A之间。
参照图3H，在包括第一隔离层101和第二隔离层102以及第一导电层图案33A的所得结构的整个表面上形成电介质层103。此时，电介质层103具有ONO结构。ONO结构顺序地层叠氧化物41、氮化物42和氧化物43。另外，电介质层103可以由比氧化硅具有更大的介电常数的金属氧化物如氧化铝(Al2O3)、氧化锆(ZrO2)或氧化铪(HfO2)、或其叠层或混合层形成。
当以这种方式形成电介质层103时，可以在第一间隔和第三间隔中保证指定的间隙44。可以形成这种结构是因为第一间隔和第三间隔比第二间隔大。与此同时，由于在第二间隔中未形成电介质层103，因此电介质层103与所述多个第一导电层图案33A中的每个的一个侧壁接触。
参照图3I，在电介质层103上形成要用作控制栅104的第二导电层。此时，第二导电层可以由导电材料形成。根据一个实例，第二导电层可以由与第一导电层图案33A相同的材料形成。虽然未示出，但是可以在第二导电层上形成低电阻金属层以降低控制栅的电阻。低电阻金属层可以包括金属氮化物层、金属硅化物层或其叠层。例如，金属氮化物层可以包括氮化钨(WN)，金属硅化物层可以包括硅化钨(WSi2)。
虽然未示出，但是随后执行栅刻蚀工艺。更具体地，将第二导电层刻蚀成沿着任一方向延伸的线型以形成控制栅104，并刻蚀控制栅104之下的电介质层103和第一导电层图案33A。据此，如图2A和图2B所示，非易失性存储器件具有多个浮栅105被布置在控制栅104之下的平面结构。所述多个浮栅105成为一个侧壁与电介质层103接触的单侧浮栅(FG)。
根据以上描述，由于非对称地形成浮栅105之间的间隔，因此可以克服浮栅105的物理极限。更具体地，在沉积电介质层103之后，在对应于第一间隔或第三间隔的浮栅105之间的间隔中可以充分地保证要形成控制栅104的物理空间。
此外，由于在提供宽的间隔的状态下执行隔离层101的凹陷工艺，因此可以控制EFH。
根据本发明的实施例，可以非对称地形成浮栅之间的间隔以克服浮栅的物理极限。因此，即使在10nm级快闪存储器领域中也可以制造使用浮栅的NAND型快闪存储器。
此外，由于在提供宽的间隔的状态下易于控制EFH，因此可以根据EFH变化提高器件特性的一致性。
虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下可以进行各种变化和修改。
Claims (23)
1.一种非易失性存储器件，包括：
浮栅，所述浮栅形成在半导体衬底之上；
绝缘体，所述绝缘体形成在所述浮栅的第一侧壁上；
电介质层，所述电介质层形成在所述浮栅的第二侧壁和上表面上；以及
控制栅，所述控制栅形成在所述电介质层之上。
2.如权利要求1所述的非易失性存储器件，其中，所述半导体衬底包括第一沟槽和第二沟槽，所述第一沟槽与所述浮栅的第二侧壁对准，所述第二沟槽与所述浮栅的第一侧壁对准，所述绝缘体在间隙填充所述第二沟槽的同时形成在所述浮栅的第一侧壁上。
3.如权利要求2所述的非易失性存储器件，还包括间隙填充所述第一沟槽的隔离层，
其中，所述隔离层具有暴露出所述浮栅的第二侧壁的高度。
4.如权利要求1所述的非易失性存储器件，还包括隧道绝缘层，所述隧道绝缘层形成在所述半导体衬底与所述浮栅之间。
5.如权利要求1所述的非易失性存储器件，其中，所述绝缘体包括氧化物层。
6.如权利要求1所述的非易失性存储器件，其中，所述电介质层具有氧化物-氮化物-氧化物结构，所述氧化物-氮化物-氧化物结构具有顺序层叠的氧化物层、氮化物层和氧化物层。
7.一种非易失性存储器件，包括：
多个浮栅，所述多个浮栅形成在衬底之上并且由交替设置在所述多个浮栅之间的第一沟槽和第二沟槽而彼此隔离开，其中，所述第二沟槽具有比所述第一沟槽小的宽度；
第一隔离层，所述第一隔离层部分地间隙填充所述第一沟槽；
第二隔离层，所述第二隔离层间隙填充所述第二沟槽；
电介质层，所述电介质层形成在包括所述第一隔离层和所述第二隔离层以及所述浮栅的半导体衬底的整个表面上；以及
控制栅，所述控制栅形成在所述电介质层之上以间隙填充所述第一沟槽。
8.如权利要求7所述的非易失性存储器件，其中，所述多个浮栅包括具有接触所述电介质层的侧壁的单侧浮栅。
9.如权利要求7所述的非易失性存储器件，其中，所述第一隔离层和所述第二隔离层包括氧化物层。
10.如权利要求7所述的非易失性存储器件，其中，所述电介质层具有顺序地层叠了氧化物、氮化物和氧化物的氧化物-氮化物-氧化物结构。
11.如权利要求7所述的非易失性存储器件，其中，在所述半导体衬底中形成有第一沟槽和第二沟槽，利用所述第一沟槽和所述第二沟槽来隔离多个有源区。
12.如权利要求7所述的非易失性存储器件，其中，在所述半导体衬底中形成有第一沟槽和第二沟槽，利用所述第一沟槽和所述第二沟槽来隔离多个有源区，所述浮栅形成在各个所述有源区之上，并且隧道绝缘层设置在所述有源区与所述浮栅之间。
13.一种制造非易失性存储器件的方法，包括以下步骤：
在半导体衬底之上形成多个第一导电层图案，使得所述第一导电层图案由交替设置在所述多个第一导电层图案之间的第一沟槽和第二沟槽而彼此隔离开，其中，所述第二沟槽具有比所述第一沟槽小的宽度；
形成部分地间隙填充所述第一沟槽的第一隔离层、以及间隙填充所述第二沟槽的第二隔离层；
通过刻蚀所述第一导电层图案形成多个浮栅；
在包括所述第一隔离层和所述第二隔离层以及所述浮栅的所得结构的整个表面之上形成电介质层；
在所述电介质层之上形成第二导电层；以及
通过刻蚀所述第二导电层形成控制栅。
14.如权利要求13所述的方法，其中，形成所述第一隔离层和所述第二隔离层的步骤包括以下步骤：
在所述半导体衬底的整个表面之上形成绝缘体以间隙填充所述第一沟槽和所述第二沟槽；
将所述绝缘体平坦化直到暴露出所述第一导电层图案的上表面为止；
形成掩模图案以封闭所述第二沟槽；以及
利用所述掩模图案作为刻蚀阻挡层来使间隙填充所述第一沟槽的绝缘体凹陷。
15.如权利要求13所述的方法，其中，所述第一隔离层和所述第二隔离层包括氧化物层。
16.如权利要求13所述的方法，其中，所述电介质层具有氧化物-氮化物-氧化物结构，所述氧化物-氮化物-氧化物结构具有顺序层叠的氧化物层、氮化物层和氧化物层。
17.如权利要求13所述的方法，其中，形成所述多个第一导电层图案的步骤包括以下步骤：
在所述半导体衬底之上形成隧道绝缘层、第一导电层、衬垫层和硬掩模层；
在所述硬掩模层之上形成光致抗蚀剂图案，所述光致抗蚀剂图案限定所述第一沟槽和所述第二沟槽；以及
利用所述光致抗蚀剂图案作为刻蚀阻挡层来刻蚀所述硬掩模层、所述衬垫层、所述第一导电层和所述隧道绝缘层。
18.一种制造非易失性存储器件的方法，包括以下步骤：
通过刻蚀半导体衬底形成第一沟槽和第二沟槽；
在所述半导体衬底之上形成多个第一导电层图案，使得所述第一导电层图案由交替设置在所述多个第一导电层图案之间的所述第一沟槽和所述第二沟槽而彼此隔离开，其中，所述第二沟槽具有比所述第一沟槽小的宽度；
形成第一隔离层和第二隔离层，所述第一隔离层被凹陷为部分地间隙填充所述第一沟槽，而所述第二隔离层间隙填充所述第二沟槽；
通过刻蚀所述第一导电层图案形成多个浮栅；
在包括所述第一隔离层和所述第二隔离层以及所述浮栅的所得结构的整个表面之上形成电介质层；
在所述电介质层之上形成第二导电层；以及
通过刻蚀所述第二导电层来形成控制栅。
19.如权利要求18所述的方法，其中，形成所述第一隔离层和所述第二隔离层的步骤包括以下步骤：
在所述半导体衬底的整个表面之上形成绝缘体以间隙填充所述第一沟槽和所述第二沟槽；
将所述绝缘体平坦化直到暴露出所述第一导电层图案的上表面为止；
形成掩模图案以封闭所述第二沟槽；以及
利用所述掩模图案作为刻蚀阻挡层来使间隙填充所述第一沟槽的绝缘体凹陷。
20.如权利要求18所述的方法，其中，所述第一隔离层和所述第二隔离层包括氧化物层。
21.如权利要求18所述的方法，其中，所述电介质层具有氧化物-氮化物-氧化物结构，所述氧化物-氮化物-氧化物结构具有顺序层叠的氧化物层、氮化物层和氧化物层。
22.如权利要求18所述的方法，其中，形成所述多个第一导电层图案的步骤包括以下步骤：
在所述半导体衬底之上形成隧道绝缘层、第一导电层、衬垫层和硬掩模层；
在所述硬掩模层之上形成光致抗蚀剂图案，所述光致抗蚀剂图案限定所述第一沟槽和所述第二沟槽；以及
利用所述光致抗蚀剂图案作为刻蚀阻挡层来刻蚀所述硬掩模层、所述衬垫层、所述第一导电层和所述隧道绝缘层。
23.如权利要求18所述的方法，其中，形成所述第一隔离层和所述第二隔离层的步骤包括以下步骤：
在所述半导体衬底的整个表面之上形成第一绝缘体，使得所述第一绝缘体间隙填充所述第二沟槽；
在所述第一绝缘体之上形成第二绝缘体，使得所述第二绝缘体间隙填充所述第一沟槽；
将所述第一绝缘体和所述第二绝缘体平坦化直到暴露出所述第一导电层图案的上表面为止；
形成掩模图案以封闭所述第二沟槽；以及
利用所述掩模图案作为刻蚀阻挡层来使间隙填充所述第一沟槽的所述第一绝缘体和所述第二绝缘体凹陷。
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