KR20080036859A - 플래쉬 메모리소자의 제조방법 - Google Patents

플래쉬 메모리소자의 제조방법 Download PDF

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Abstract

소자분리막의 잔류높이(EFH)의 조절이 용이하며 소자의 특성을 향상시킬 수 있는 플래쉬 메모리소자의 제조방법은, 반도체기판 상에 터널링층과 플로팅게이트용 제1 도전막을 형성하는 단계와, 제1 도전막과 터널링층을 패터닝하여 소자분리영역의 반도체기판을 노출시키는 단계와, 노출된 반도체기판을 소정 깊이 식각하여 제1 트렌치를 형성하는 단계와, 패터닝된 제1 도전막과 터널링층의 측벽에 산화막을 형성하는 단계와, 반도체기판을 식각하여 제1 트렌치가 연장된 제2 트렌치를 형성하는 단계와, 제1 및 제2 트렌치를 절연막으로 매립하는 단계, 및 제1 도전막을 포함하는 활성영역에 제2 도전막을 형성함으로써, 제1 및 제2 도전막으로 이루어진 플로팅게이트를 형성하는 단계를 포함하여 이루어진다.
플래쉬 메모리소자, EFH(Effective Field oxide Height), SA-STI

Description

플래쉬 메모리소자의 제조방법{Method for fabricating flash memory device}
도 1 내지 도 3은 종래의 자기정렬-쉘로우트렌치분리(SA-STI) 기술을 이용한 플래쉬 메모리소자의 소자분리방법을 설명하기 위하여 도시한 단면도들이다.
도 4 내지 도 8은 본 발명에 의한 플래쉬 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 특히 소자분리막의 잔류높이(EFH)의 조절이 용이한 새로운 소자분리공정을 적용하여 소자의 특성을 향상시킬 수 있는 플래쉬 메모리소자의 제조방법에 관한 것이다.
플래쉬(flash) 메모리소자는 데이터의 전기적 개서가 가능한 불휘발성 메모리소자이다. 플래쉬 소자의 단위 셀은 그 기본적인 구성이 컨트롤게이트와 플로팅게이트로 이루어지며, 플로팅게이트의 전하 유무에 따라 정보의 기록(program) 및 소거(erase) 기능을 수행한다. 반도체 메모리소자가 고집적화됨에 따라 낸드(NAND) 플래쉬 메모리소자에서 소자간 분리를 위한 소자분리기술도 다양한 방법이 개발되 었다. 90㎚와 70㎚급의 낸드 플래쉬 메모리에서는 자기정렬-쉘로우트렌치분리(Self-Aligned Shallow Trench Isolation; 이하, SA-STI라 칭함) 기술이 널리 이용되고 있다.
도 1 내지 도 3은 종래의 SA-STI 기술을 이용한 플래쉬 메모리소자의 소자분리방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체기판(2) 상에, 플래쉬 메모리소자의 터널링층으로 사용될 얇은 산화막(4), 플로팅게이트로 사용될 폴리실리콘막(6), 버퍼산화막(8), 식각저지층으로 사용될 질화막(10), 그리고 하드마스크로 사용될 산화막(12)을 차례로 형성한다. 상기 하드마스용 산화막(12) 상에, 소자분리영역을 정의하는 마스크를 이용하여 트렌치가 형성될 영역을 한정하는 포토레지스트패턴(도시되지 않음)을 형성한다. 이 포토레지스트패턴을 식각 마스크로 사용하여 하부의 질화막(10), 버퍼산화막(8), 폴리실리콘막(6)및 산화막(4)을 차례로 식각하여 트렌치가 형성될 영역의 반도체기판(2)을 노출시킨다. 상기 포토레지스트패턴은 상기 버퍼산화막을 식각한 후 제거한 후 폴리실리콘막 및 터널링층용 산화막에 대한 식각을 진행할 수도 있다.
계속해서, 노출된 영역의 반도체기판(2)을 소정 깊이 이방성식각하여 트렌치를 형성한다. 다음, 트렌치가 형성된 반도체기판의 결과물 상에, 얇은 절연막을 증착하여 내벽산화막(14)을 형성한다.
도 2를 참조하면, 내벽산화막(14)이 형성된 결과물 상에, 고밀도플라즈마(High Density Plasma) 산화막을 상기 트렌치를 완전히 매립할 정도의 두께로 증 착한다. 상기 HDP 산화막에 대해 화학기계적연마(Chemical Mechanical Polishing; CMP) 공정을 수행하여 소자분리막(16)을 형성한다. 상기 CMP 공정은 식각저지층인 질화막(10)을 CMP 종료점으로 삼아 질화막의 표면이 드러날 때까지 실시한다.
도 3을 참조하면, 상기 질화막을 제거한 다음, 반도체기판에 대해 세정을 실시한다. 상기 세정공정은 산화막 식각액을 사용하여 이루어지는데, 이에 따라 내벽산화막(14)과 소자분리막(16)의 일부도 함께 식각되어 소자분리막이 트렌치 내로 리세스(recess)된다.
이러한 SA-STI 공정에서 중요시되는 것이 셀의 프로그램 특성이고, 프로그램 특성에 있어서 중요한 요소는 소자분리막의 잔류높이(Effective Field oxide Height; EFH)이다. 그런데, 상술한 바와 같은 종래의 SA-STI 방법에서는 트렌치를 절연막으로 매립한 후 EFH 조절을 위해 절연막의 상부를 식각하여 리세스시키기 때문에, EFH의 조절이 어렵다. EFH의 변화(variation)는 웨이퍼와 웨이퍼 사이, 칩과 칩 사이(chip to chip), 그리고 하나의 칩 내에서도 큰 차이를 보여 프로그램 속도에도 큰 변화를 보이는 문제점이 있다. 또한, EFH가 낮을 경우에는 컨트롤게이트와 반도체기판 사이의 누설전류에 의한 문턱전압 변화(shift)의 원인이 되어 소자의 신뢰성이 극히 저하된다.
또한, 종래의 방법에 의하면 터널링층의 에지(edge) 부분에서의 산화막의 박막화(thinning) 또는 후막화(thickenning) 등 터널링층의 에지부분에서의 두께의 조절이 어려운데, 그 이유는 트렌치를 형성한 후 트렌치 내벽에 산화막을 형성하기 위한 산화공정과 트렌치 상부 코너부분에서의 전계(electric field)의 집중을 방지 하기 위한 탑 코너 라운딩(top corner rounding) 공정 때문이다. 이러한 것들은 플래쉬 소자의 신뢰성의 악화 및 수율 감소의 주요한 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 소자분리막의 잔류높이(EFH)의 조절이 용이하며 소자의 특성을 향상시킬 수 있는 플래쉬 메모리소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 의한 플래쉬 메모리소자의 제조방법은, 반도체기판 상에 터널링층과 플로팅게이트용 제1 도전막을 형성하는 단계와, 제1 도전막과 터널링층을 패터닝하여 소자분리영역의 반도체기판을 노출시키는 단계와, 노출된 반도체기판을 소정 깊이 식각하여 제1 트렌치를 형성하는 단계와, 패터닝된 제1 도전막과 터널링층의 측벽에 산화막을 형성하는 단계와, 반도체기판을 식각하여 제1 트렌치가 연장된 제2 트렌치를 형성하는 단계와, 제1 및 제2 트렌치를 절연막으로 매립하는 단계, 및 제1 도전막을 포함하는 활성영역에 제2 도전막을 형성함으로써, 제1 및 제2 도전막으로 이루어진 플로팅게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 터널링층은 10 ∼ 80Å의 두께로 형성하고, 상기 플로팅 게이트용 제1 도전막은 비정질실리콘(amorphous silicon)막으로 2,500Å의 두께로 형성한다.
본 발명에 있어서, 상기 제1 트렌치를 형성하는 단계에서, 상기 제1 트렌치 를 전체 소자분리용 트렌치 깊이의 30 ∼ 40％의 깊이로 형성하는데, 상기 제1 트렌치를 700Å의 깊이로 형성하는 것이 바람직하다.
그리고, 상기 제1 도전막과 터널링층의 측벽에 산화막을 형성하는 단계는, 제1 트렌치가 형성된 반도체기판 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 산화시켜 산화막을 형성하는 단계, 및 상기 산화막을 이방성식각하여 제1 트렌치 바닥의 반도체기판을 노출시키는 단계로 이루어진다.
상기 폴리실리콘막은 불순물이 도우프된 폴리실리콘막으로 형성하는데, 불순물이 10 × 1016원자/㎠의 농도로 도우프된 폴리실리콘막으로 형성할 수 있으며, 저압화학기상증착(LPCVD) 방식으로 형성할 수 있다. 그리고, 상기 폴리실리콘막을 산화시켜 산화막을 형성하는 단계는 900℃의 온도에서 건식산화 공정으로 진행한다.
본 발명에 있어서, 상기 산화막을 이방성식각하여 제1 트렌치 바닥의 반도체기판을 노출시키는 단계에서, 타겟(target) 식각두께를 150Å으로 하여 진행한다.
그리고, 상기 반도체기판을 식각하여 상기 제1 트렌치가 연장된 제2 트렌치를 형성하는 단계에서, 산화막:실리콘(Si)의 식각선택비가 1:1이 되도록 식각조건을 설정한다.
상기 제2 트렌치는 1400Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 제1 및 제2 트렌치를 절연막으로 매립하는 단계를 매립하는 단계 전에, 상기 제1 및 제2 트렌치의 내벽에, 상기 트렌치 형성공정에서의 트렌치 측벽의 스트레스(stress)를 완화시키기 위한 산화막을 800Å의 두께로 형성하는 단 계를 추가할 수도 있다.
그리고, 상기 제1 및 제2 트렌치를 절연막으로 매립하는 단계는, 상기 제1 및 제2 트렌치가 형성된 반도체기판의 결과물 상에 제1 절연막을 증착하는 단계와, 상기 제1 절연막 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 소정 두께 식각하여 평탄화하는 단계와, 상기 제2 절연막 상에 제3 절연막을 형성하는 단계, 및 상기 제1 및 제2 트렌치에 매립된 절연막을 식각하는 단계로 이루어진다.
이때, 상기 제1 및 제3 절연막은 고밀도플라즈마(HDP) 산화막으로 형성하고, 상기 제2 절연막은 피에스지(PSG; Phosphorous Silicate Glass)로 형성할 수 있다. 그리고, 상기 제1 절연막은 1,000Å의 두께로 형성하고, 상기 제3 절연막은 4,000Å의 두께로 형성한다.
상기 제1 및 제2 트렌치에 매립된 절연막을 식각하는 단계는 상기 절연막을 화학기계적연마(CMP)하는 단계로 이루어지는데, 상기 반도체기판 상에 형성되어 있는 플로팅게이트용 제1 도전층을 식각 종료점으로 하여 진행한다. 이때, 상기 절연막을 화학기계적연마(CMP)하는 공정은 상기 제1 도전층이 150Å 정도 남을 때까지 진행한다.
그리고, 상기 제2 도전막은 불순물이 도우프된 폴리실리콘막으로 형성하는 데, 불순물이 1 × 1015원자/㎠의 농도로 도우프된 폴리실리콘막으로 600Å의 두께로 형성하는 것이 바람직하다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 4 내지 도 8은 본 발명에 의한 플래쉬 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 4는 반도체기판(42) 상에 터널링층(44)과 플로팅게이트용 제1 폴리실리콘막(46)을 형성하는 단계를 나타낸다. 이를 위하여 먼저, 반도체기판(42) 상에 80Å 정도의 얇은 산화막을 성장시켜 터널링층(44)을 형성한다. 이렇게 형성된 터널링층(44) 위에 폴리실리콘막을 2,500Å 정도로 두껍게 증착하여 플로팅게이트용 제1 폴리실리콘막(46)을 형성한다. 상기 제1 폴리실리콘막(46)은 처음에 비정질(amorphous) 상태로 증착하는데, 이후의 열 공정을 진행하는 동안 결정화가 이루어진다. 도시되지는 않았지만, 터널링층을 형성하기 전에 상기 반도체기판(42)에는 소자를 형성하기 위한 웰 영역이 형성되고, 셀의 문턱전압을 조절하기 위한 불순물이온주입 공정이 수행된다.
플로팅게이트용 제1 폴리실리콘막(46)을 형성한 다음에는, 상기 제1 폴리실리콘막 상에 소자분리영역을 정의하는 포토레지스트 패턴(48)을 형성한다. 이 포토레지스트 패턴을 식각마스크로 사용하여 제1 폴리실리콘막(46) 및 터널링층(44)을 차례로 패터닝하여 소자분리막이 형성될 영역의 반도체기판(42)을 노출시킨다.
도 5를 참조하면, 상기 반도체기판의 노출된 영역에 대해 이방성식각을 수행하여 제1 트렌치를 형성한다. 이때, 소자분리막을 형성하기 위한 전체 트렌치 깊이 의 30 ∼ 40％ 정도로만 제1 트렌치를 형성하는데, 반도체기판을 약 700Å 정도 식각한다. 다음에, 포토레지스트 패턴을 제거한 후 제1 트렌치가 형성된 결과물의 전면에 불순물이 고농도로 도우프된, 예를 들어 불순물이 10 × 1016원자/㎠의 농도로 도우프된 폴리실리콘막을 100Å 정도의 두께로 증착한다. 도우프된 폴리실리콘막은 스텝커버리지(step coverage) 특성이 우수한 저압화학기상증착(LPCVD) 방식으로 증착하여 터널링층(44)과 제1 폴리실리콘막(46)의 측면에 도우프된 폴리실리콘막이 고르게 증착되도록 한다.
다음에, 상기 도우프된 폴리실리콘막을 산화시켜 산화막(50)을 형성한다. 그러면, 터널링층(44)의 측면이 도우프된 폴리실리콘막이 산화되어 형성된 하드(hard)하고 안정적인 산화막(50)에 의해 보호된다. 상기 폴리실리콘막을 산화시키는 공정은 900℃ 정도의 온도에서 진행하는데, 보다 치밀한 막질의 산화막(50)을 형성하기 위하여 건식산화 분위기에서 실시한다.
도 6을 참조하면, 상기 산화막(50)에 대해 이방성 건식식각을 수행한다. 이때, 식각공정의 타겟 식각두께를 150Å으로 설정하여 수행하면, 제1 트렌치의 바닥면과 제1 폴리실리콘막(46) 상부에 형성되어 있던 산화막은 완전히 제거되어 제1 트렌치의 바닥면이 노출된다. 다음에, 노출된 제1 트렌치의 바닥면에 대해 이방성 식각을 수행하여 소자분리막을 형성하기 위한 트렌치를 형성한다. 상기 노출된 제1 트렌치의 바닥면에 대한 식각공정은 타겟 식각두께를 1,400Å으로 하여 최종적으로 원하는 트렌치가 깊이가 되도록 한다. 그리고, 상기 식각공정은 산화막과 반도체기 판의 식각 선택비가 1:1이 되도록 수행하는데, 그러면 제1 폴리실리콘막(46) 상부 측벽에 형성되었던 산화막도 제거된다.
도 7을 참조하면, 트렌치를 형성하기 위한 식각공정에서의 반도체기판의 스트레스(stress)를 완화시키기 위하여 800℃ 정도의 온도에서 산화를 실시하여 트렌치의 내벽에 내벽산화막(도시되지 않음)을 형성한다. 다음에, 상기 트렌치를 절연물질로 매립한 후 평탄화를 수행하여 소자분리막(52)을 형성한다. 이를 위하여 먼저, 내벽 산화막이 형성된 반도체기판의 전면에 고밀도플라즈마(High Density Plasma; HDP) 산화막을 1,000Å 이하의 두께로 증착한다. 상기 HDP 산화막 위에 피에스지(PSG; Phosphorus Silicate Glass)를 소정 두께 도포한 다음, 화학기계적연마(CMP) 공정을 이용하여 평탄화하고, 다시 HDP 산화막을 4,000Å 정도 증착하여 트렌치가 완전히 매립되도록 한다.
다음에, 트렌치에 매립된 절연물질에 대해 화학기계적연마(CMP)를 실시하는데, 플로팅게이트용 제1 폴리실리콘막(46)을 타겟(target)으로 하여 제1 폴리실리콘막(46)이 150Å 정도가 남을 때까지 CMP를 수행한다. 이때, CMP하는 양에 따라 반도체기판으로부터 소자분리막까지의 높이, 즉 소자의 EFH가 결정되는데, 타겟 EFH가 약 180 ∼ 280Å 정도가 되도록 CMP하는 양을 조절한다.
따라서, 본 발명에 의하면 트렌치에 매립된 절연막에 대한 CMP 공정에서 자기정렬 방식으로 EFH를 조절할 수 있으므로, 종래에 식각저지층으로 사용된 질화막 제거 전에 실시하는 습식세정공정이나, 소자분리막 형성 후 타겟 EFH를 맞추기 위해 소자분리막을 습식식각하여 리세스시키는 공정을 생략할 수 있어 EFH의 조절이 용이하며, 웨이퍼와 웨이퍼 사이, 칩과 칩 사이, 또는 하나의 칩 내에서 EFH의 변화가 거의 없이 균일한 EFH를 구현할 수 있다.
도 8을 참조하면, 플로팅게이트용 제1 폴리실리콘막(46) 상에 제2 폴리실리콘막(54)을 형성한다. 이를 위하여, 소자분리막(52)이 형성된 반도체기판의 전면에 불순물이 1× 1015원자/㎠의 농도로 도우프된 폴리실리콘막을 600Å 정도의 두께로 증착한다. 다음에, 플로팅게이트용 마스크를 사용하여 상기 제2 폴리실리콘막(54)을 패터닝하면, 제1 폴리실리콘막(46) 및 제2 폴리실리콘막(54)으로 이루어진 플로팅게이트가 형성된다.
계속해서, ONO(Oxide-Nitride-Oxide) 구조의 층간절연막과, 컨트롤게이트를 형성하는 공정을 통상의 방법으로 진행하여 플래쉬 메모리소자를 완성한다.
상술한 본 발명에 의한 플래쉬 메모리소자의 제조방법에 따르면, 트렌치에 매립된 절연막의 CMP 공정시 자기정렬 방식으로 EFH를 조절할 수 있으므로, 종래에 식각저지층으로 사용된 질화막 제거 전에 실시하는 습식세정공정이나, 소자분리막 형성 후 타겟 EFH를 맞추기 위해 소자분리막을 습식식각하여 리세스시키는 공정을 생략할 수 있어 EFH의 조절이 용이하고, 웨이퍼와 웨이퍼 사이, 칩과 칩 사이, 또는 하나의 칩 내에서 EFH의 변화가 거의 없이 균일한 EFH를 구현할 수 있다.
또한, 터널링층의 측면이 산화막에 의해 보호되므로, 터널링층 가장자리에서의 박막화(thinning) 또는 후막화(thickenning) 등의 문제점을 해소할 수 있어 소 자의 신뢰성 및 소자의 제조수율을 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (25)

  1. 반도체기판 상에 터널링층과 플로팅게이트용 제1 도전막을 형성하는 단계;
    상기 제1 도전막과 터널링층을 패터닝하여 소자분리영역의 반도체기판을 노출시키는 단계;
    노출된 상기 반도체기판을 소정 깊이 식각하여 제1 트렌치를 형성하는 단계;
    상기 패터닝된 제1 도전막과 터널링층의 측벽에 산화막을 형성하는 단계;
    상기 반도체기판을 식각하여 상기 제1 트렌치가 연장된 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치를 절연막으로 매립하는 단계; 및
    상기 제1 도전막을 포함하는 활성영역에 제2 도전막을 형성함으로써, 제1 및 제2 도전막으로 이루어진 플로팅게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  2. 제1항에 있어서,
    상기 터널링층은 10 ∼ 80Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  3. 제1항에 있어서,
    상기 플로팅 게이트용 제1 도전막은 비정질실리콘(amorphous silicon)막으로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  4. 제3항에 있어서,
    상기 플로팅게이트용 제1 도전막을 ∼ 2,500Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1 트렌치를 형성하는 단계에서,
    상기 제1 트렌치를 전체 소자분리용 트렌치 깊이의 30 ∼ 40％의 깊이로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 트렌치를 700Å의 깊이로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  7. 제1항에 있어서,
    상기 제1 도전막과 터널링층의 측벽에 산화막을 형성하는 단계는,
    제1 트렌치가 형성된 반도체기판 상에 폴리실리콘막을 형성하는 단계와,
    상기 폴리실리콘막을 산화시켜 산화막을 형성하는 단계, 및
    상기 산화막을 이방성식각하여 제1 트렌치 바닥의 반도체기판을 노출시키는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  8. 제7항에 있어서,
    상기 폴리실리콘막은 불순물이 도우프된 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  9. 제8항에 있어서,
    상기 폴리실리콘막은 불순물이 10 × 1016원자/㎠의 농도로 도우프된 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  10. 제7항에 있어서,
    상기 폴리실리콘막은 저압화학기상증착(LPCVD) 방식으로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  11. 제7항에 있어서,
    상기 폴리실리콘막을 산화시켜 산화막을 형성하는 단계는 900℃의 온도에서 건식산화 공정으로 진행되는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  12. 제7항에 있어서, 상기 산화막을 이방성식각하여 제1 트렌치 바닥의 반도체기 판을 노출시키는 단계에서,
    타겟(target) 식각두께를 150Å으로 하여 진행하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  13. 제1항에 있어서, 상기 반도체기판을 식각하여 상기 제1 트렌치가 연장된 제2 트렌치를 형성하는 단계에서,
    산화막:실리콘(Si)의 식각선택비가 1:1이 되도록 식각조건을 설정하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  14. 제13항에 있어서,
    상기 제2 트렌치는 1400Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  15. 제1항에 있어서,
    상기 제1 및 제2 트렌치를 절연막으로 매립하는 단계를 매립하는 단계 전에,
    상기 제1 및 제2 트렌치의 내벽에, 상기 트렌치 형성공정에서의 트렌치 측벽의 스트레스(stress)를 완화시키기 위한 산화막을 형성하는 단계를 추가하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  16. 제15항에 있어서,
    상기 산화막을 800Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  17. 제1항에 있어서,
    상기 제1 및 제2 트렌치를 절연막으로 매립하는 단계는,
    상기 제1 및 제2 트렌치가 형성된 반도체기판의 결과물 상에 제1 절연막을 증착하는 단계와,
    상기 제1 절연막 상에 제2 절연막을 형성하는 단계와,
    상기 제2 절연막을 소정 두께 식각하여 평탄화하는 단계와,
    상기 제2 절연막 상에 제3 절연막을 형성하는 단계, 및
    상기 제1 및 제2 트렌치에 매립된 절연막을 식각하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  18. 제17항에 있어서,
    상기 제1 및 제3 절연막은 고밀도플라즈마(HDP) 산화막으로 형성하고,
    상기 제2 절연막은 피에스지(PSG; Phosphorous Silicate Glass)로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  19. 제17항에 있어서,
    상기 제1 절연막은 1,000Å의 두께로 형성하고, 상기 제3 절연막은 4,000Å 의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  20. 제17항에 있어서,
    상기 제1 및 제2 트렌치에 매립된 절연막을 식각하는 단계는,
    상기 절연막을 화학기계적연마(CMP)하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  21. 제20항에 있어서,
    상기 절연막을 화학기계적연마(CMP)하는 단계는,
    상기 반도체기판 상에 형성되어 있는 플로팅게이트용 제1 도전층을 식각 종료점으로 하여 진행하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  22. 제21항에 있어서,
    상기 절연막을 화학기계적연마(CMP)하는 공정은,
    상기 제1 도전층이 150Å 정도 남을 때까지 진행하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  23. 제1항에 있어서,
    상기 제2 도전막은 불순물이 도우프된 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  24. 제23항에 있어서,
    상기 제2 도전막은 불순물이 1 × 1015원자/㎠의 농도로 도우프된 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  25. 제1항에 있어서,
    상기 제2 도전막을 600Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
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