KR20130096540A - 도전 라인 구조물 및 그 형성 방법 - Google Patents

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Abstract

도전 라인 구조물 및 그 형성 방법에서, 도전 라인 구조물은 제1 도전 라인 패턴 및 하드 마스크 패턴이 적층되고, 라인 형상을 갖는 제1 패턴 구조물이 구비된다. 상기 제1 패턴 구조물과 나란하게 배치되고, 제2 도전 라인 패턴 및 하드 마스크 패턴이 적층되는 제2 패턴 구조물이 구비된다. 상기 제1 및 제2 패턴 구조물의 양 단부와 각각 접촉되어 상기 제1 및 제2 패턴 구조물이 폐곡선의 라인이 되도록 배치되는 절연막 패턴이 구비된다. 또한, 적어도 상기 제1 및 제2 패턴 구조물들 사이의 갭의 일부 와 상기 절연막 패턴들 사이의 갭들 사이에 에어갭이 구비되면서 상기 제1 및 제2 패턴 구조물과 상기 절연막 패턴 상부면을 덮는 층간 절연막을 포함한다. 상기 도전 라인 구조물은 기생 커패시턴스가 감소된다.

Description

도전 라인 구조물 및 그 형성 방법{Wiring line structure and method of forming the same}
본 발명은 도전 라인 구조물 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 반도체 소자에서 사용되는 도전 라인 구조물 및 이의 형성 방법에 관한 것이다.
반도체 소자의 제조 시에 사진 공정의 한계로 인해 40㎚급 이하의 선폭을 갖는 미세한 도전 라인 패턴을 형성하는 것은 매우 어렵다. 최근에는 더블 패터닝 또는 쿼드로플 패터닝 공정을 통해 미세한 도전 라인 패턴들을 형성한다. 상기 도전 라인 패턴들의 선폭이 감소되면서, 상기 도전 라인 패턴들 사이의 기생 커패시턴스도 크게 증가되고 있다.
본 발명의 목적은 기생 커패시턴스가 감소되고 응답 속도가 빠른 도전 라인 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 도전 라인 구조물의 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전 라인 구조물은, 제1 도전 라인 패턴 및 하드 마스크 패턴이 적층되고, 라인 형상을 갖는 제1 패턴 구조물이 구비된다. 상기 제1 패턴 구조물과 나란하게 배치되고, 제2 도전 라인 패턴 및 하드 마스크 패턴이 적층되는 제2 패턴 구조물이 구비된다. 상기 제1 및 제2 패턴 구조물의 양 단부와 각각 접촉되어 상기 제1 및 제2 패턴 구조물이 폐곡선의 라인이 되도록 배치되는 절연막 패턴이 구비된다. 또한, 적어도 상기 제1 및 제2 패턴 구조물들 사이의 갭의 일부와 상기 절연막 패턴들 사이의 갭들 사이에 에어갭이 구비되면서 상기 제1 및 제2 패턴 구조물과 상기 절연막 패턴 상부면을 덮는 층간 절연막을 포함한다.
본 발명의 일 실시예에서, 서로 연결되어 폐곡선 형상을 갖는 제1 및 제2 패턴 구조물과 절연막 패턴은 적어도 2개가 서로 겹쳐진 동심원 형상을 가질 수 있다.
상기 제1 및 제2 패턴 구조물 사이의 에어갭 및 절연막 패턴 사이의 에어갭은 서로 연결되어 폐곡선 형상을 가질 수 있다.
본 발명의 일 실시예에서, 서로 연결되어 폐곡선 형상을 갖는 제1 및 제2 패턴 구조물과 절연막 패턴은 각각 하나씩 반복 배치될 수 있다.
본 발명의 일 실시예에서, 상기 절연막 패턴에 포함되는 절연 물질은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 절연막 패턴에 포함되는 절연 물질은 상기 하드 마스크 패턴과는 다른 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 도전 라인 패턴은 금속 질화물, 금속 실리사이드 및 폴리실리콘으로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 패턴 구조물의 단부의 일 측벽에 패드 패턴이 구비될 수 있다.
상기 패드 패턴은 상기 제1 및 제2 패턴 구조물과 동일한 적층 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 패턴 구조물 사이의 에어갭 및 절연막 패턴 사이의 에어갭의 폭이 30㎚ 이내일 수 있다.
본 발명의 일 실시예에서, 상기 절연막 패턴은 제1 도전 라인 패턴 및 제2 도전 라인 패턴 사이에는 에어를 포함하고, 상기 하드 마스크 패턴들 사이에는 상기 하드 마스크 패턴들과 동일한 물질로 구성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 도전 라인 구조물은, 제1 도전 라인 패턴 및 하드 마스크 패턴이 적층되고, 라인 형상을 갖는 제1 패턴 구조물이 구비된다. 상기 제1 패턴 구조물과 나란하게 배치되고, 제2 도전 라인 패턴 및 하드 마스크 패턴이 적층되는 제2 패턴 구조물이 구비된다. 상기 제1 및 제2 패턴 구조물의 양 단부 및 상기 양 단부 사이의 갭 부위에, 상기 제1 및 제2 패턴 구조물과 이격되게 배치되는 더미 패턴이 구비된다. 적어도 상기 제1 및 제2 패턴 구조물들의 양단부와 상기 더미 패턴 사이의 갭들 사이에 에어갭이 구비되면서 상기 제1 및 제2 패턴 구조물과 상기 절연막 패턴 상부면을 덮는 층간 절연막을 포함된다.
본 발명의 일 실시예에서, 상기 제1 및 제2 패턴 구조물 사이의 에어갭 및 절연막 패턴 사이의 에어갭의 폭이 30㎚ 이내일 수 있다.
본 발명의 일 실시예에서, 상기 더미 패턴은 상기 제1 및 제2 패턴 구조물과 동일한 적층 구조를 가질 수 있다.
본 발명에 의하면, 미세 도전 패턴들 사이에 끊어지는 부분없이 에어갭이 생성된 라인 패턴 구조물이 제공된다. 상기 미세 도전 패턴들 사이에 에어갭이 구비됨으로써, 기생 커패시터가 감소되고 이로인해 커플링 발생, 신호 지연 등이 감소된다. 상기 미세 도전 패턴들은 낸드 플래시 메모리 소자의 콘트롤 게이트 전극으로 사용될 수 있으며, 이 경우 상기 낸드 플래시 메모리 소자는 고성능을 가지면서 고도로 집적화될 수 있다.
도 1a는 본 발명의 실시예 1에 따른 도전 라인 구조물의 단면도이다.
도 1b는 도 1a에 도시된 도전 라인 구조물의 일부 영역을 나타내는 평면도이다.
도 1c는 도 1b에 도시된 도전 라인 구조물의 일부 영역을 나타내는 사시도이다.
도 2a 내지 도 2i는 도 1a 및 도 1b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 도 1a 및 도 1b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 4는 변형된 실시예에 따른 도전 라인 구조물의 일부 영역을 나타내는 평면도이다.
도 5a 및 도 5b는 도 4에 도시된 도전 라인 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 6a는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 6b는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 평면도이다.
도 7a 내지 도 7e는 도 6a에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 8a는 본 발명의 실시예 3에 따른 도전 라인 구조물을 포함하는 반도체 소자의 단면도이다.
도 8b는 도 8a에 도시된 도전 라인 구조물의 일부 영역을 나타내는 평면도이다.
도 8c는 도 8b에 도시된 도전 라인 구조물의 일부 영역을 나타내는 사시도이다.
도 9a 내지 도 9c는 도 8a 및 도 8b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 10a 내지 도10c에 도 8a 및 도 8b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 11은 본 발명의 실시예 4에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 12a 내지 도 12c에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 13a는 본 발명의 실시예 5에 따른 도전 라인 구조물을 포함하는 반도체 소자의 단면도이다.
도 13b는 도 5a에 도시된 도전 라인 구조물의 일부 영역을 나타내는 평면도이다.
도 14a 내지 도 14d는 도 13a 및 도 13b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 15a 내지 도15c에 도 13a 및 도 13b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 16은 본 발명의 실시예 6에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 17a 내지 도 17b에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 실시예 6에 따른 도전 라인 구조물을 포함하는 반도체 소자의 평면도이다.
도 19는 본 발명의 일 실시예에 따른 전기전자 시스템을 보여주는 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1a는 본 발명의 실시예 1에 따른 도전 라인 구조물의 단면도이다. 도 1b는 도 1a에 도시된 도전 라인 구조물의 일부 영역을 나타내는 평면도이다. 도 1c는 도 1b에 도시된 도전 라인 구조물의 일부 영역을 나타내는 사시도이다.
도 1a의 단면도는 도 1b의 평면도의 I-I' 및 II-II' 부위를 절단한 것이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(100)이 구비된다. 상기 반도체 기판(100) 상에는 하부 구조물들(도시안됨)이 구비될 수 있다. 하부 구조물은 트랜지스터, 하부 배선 등을 포함할 수 있다. 상기 하부 구조물들을 덮는 하부 층간 절연막(102)이 구비된다.
상기 평면도에서 보여지듯이, 상기 하부 층간 절연막(102) 상에는 폐곡선 형상의 적층 구조물들(150)이 구비된다. 상기 적층 구조물(150)은 2개의 도전 라인의 기능을 한다.
상기 적층 구조물(150)은 제1 패턴 구조물(140a), 제2 패턴 구조물(140b) 및 상기 제1 및 제2 패턴 구조물(140a, 140b) 단부를 서로 연결하는 절연막 패턴(110a)을 포함한다. 상기 절연막 패턴(110a)은 상기 제1 패턴 구조물(140a) 및 제2 패턴 구조물(140b)이 물리적으로 연결되도록 하는 연결 패턴이 된다.
상기 제1 패턴 구조물(140a)은 제1 라인 패턴(104a) 및 하드 마스크 패턴(106a)이 적층된 형상을 갖고, 상기 제2 패턴 구조물은 제2 라인 패턴(104b) 및 하드 마스크 패턴(106a)이 적층된 형상을 갖는다. 상기 제1 및 제2 라인 패턴(104a, 104b)은 동일한 도전 물질을 포함한다. 상기 제1 및 제2 라인 패턴(104a, 104b)은 금속, 금속 질화물, 금속 실리사이드, 폴리실리콘 등을 포함할 수 있으며, 이들은 단독 또는 2 이상이 적층될 수 있다.
상기 절연막 패턴(110a)은 하나의 절연 물질 또는 2 이상의 절연 물질이 적층된 형상을 가질 수 있다. 상기 절연막 패턴(110a)은 상기 하드 마스크 패턴(106a)과 다른 절연 물질을 포함할 수 있다. 상기 절연막 패턴(110a)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 적층 구조물(150)에서 상기 제1 및 제2 패턴 구조물(140a, 140b)과 절연막 패턴(110a)의 상부면은 동일한 평면에 위치할 수 있다.
상기 적층 구조물(150)에 포함되어 있는 제1 및 제2 라인 패턴(104a, 104b)은 제1 방향으로 서로 나란하게 배치되는 독립된 배선 라인들로 제공된다. 그러므로, 상기 절연막 패턴(110a)은 상기 제1 및 제2 라인 패턴(104a, 104b)이 서로 전기적으로 분리되어야 할 부위에 위치한다. 예를들어, 상기 절연막 패턴(110a)은 상기 제1 및 제2 라인 패턴(104a, 104b)의 연장되는 방향으로 양 쪽 단부에 위치할 수 있다.
상기 제1 및 제2 라인 패턴(104a, 104b)의 일 단부의 측방으로 각각 콘택 플러그들이 접촉되기 위한 패드 패턴(130)이 연결될 수 있다. 상기 패드 패턴(130)은 상기 제1 및 제2 패턴 구조물과 동일한 적층 구조를 가질 수 있다.
상기 패드 패턴(130)이 구비되기 위한 수평 면적이 확보되도록 상기 제1 및 제2 라인 패턴(104a, 104b) 중 적어도 하나의 단부는 절곡된 형상을 가질 수 있다.
즉, 상기 제1 및 제2 라인 패턴(104a, 104b) 사이는 상대적으로 좁은 제1 갭(d1)을 갖는 부분과 상기 제1 갭(d1)보다 넓은 제2 갭(d2)을 갖는 부분을 포함할 수 있다. 상기 제1 및 제2 라인 패턴(104a, 104b)의 적어도 하나의 절곡된 부위 사이에는 상기 제2 갭(d2)을 갖는다. 또한, 상기 절연막 패턴(110a) 사이에도 상기 제1 갭(d1)을 갖는다.
도 1b에 도시된 것과 같이, 상기 폐곡선 형상을 갖는 적층 구조물들(150)은 동심원 형상이 되게 중첩하여 배치될 수 있다.
설명한 것과 같이, 상기 제1 및 제2 라인 패턴(104a, 104b)은 상기 절연막 패턴(110a)에 의해 물리적으로는 서로 연결되어 폐곡선 형상을 갖는다. 그러나, 상기 제1 및 제2 라인 패턴(104a, 104b)은 절연막 패턴(110a) 에 의해 서로 절연되어 있어 독립된 2개의 배선 라인으로 제공된다.
상기 제1 갭(d1)은 사진 공정의 한계 선폭 또는 그 이하까지 좁아질 수 있다. 예를들어, 상기 제1 갭은(d1) 30㎚이내의 폭을 가질 수 있다.
상기 적층 구조물들(150)을 덮는 층간 절연막(132)이 구비된다. 상기 층간 절연막(132)은 상기 하드 마스크 패턴(106a) 및 절연막 패턴(110a) 상에 구비된다.
상기 층간 절연막(132)은 상기 제1 갭(d1) 부위에는 채워지지 않는 형상을 갖는다. 상기 층간 절연막(132)은 상기 하드 마스크 패턴(106a)의 상부면 및 상부 측벽 일부를 덮는 형상을 가진다. 또한, 상기 제1 및 제2 라인 패턴(104a, 104b) 사이 부위에는 층간 절연막(132)이 구비되지 않고 에어갭(134)만이 구비된다. 따라서, 상기 제1 및 제2 라인 패턴(104a, 104b) 사이에는 높은 유전율을 갖는 막이 형성되지 않고 낮은 유전율의 에어갭(134)이 생성되므로, 상기 제1 및 제2 라인 패턴(104a, 104b) 사이에서의 기생 커패시턴스가 감소된다. 따라서, 상기 제1 및 제2 라인 패턴(104a, 104b)은 신호 지연이 감소되고, 브레이크 다운 현상이 억제된다.
상기 적층 구조물(150)은 물리적으로 끊어지지 않고 폐곡선 상태를 유지된다. 따라서, 상기 적층 구조물들(150) 사이에는 끊어지는 부분없이 폐곡선 형상의 에어갭(134)이 생성된다.
일반적인 구조의 도전 라인 구조는 상기 제1 및 제2 라인 패턴이 서로 물리적으로 절단된 형상을 가지므로, 각 라인 패턴의 단부에는 층간 절연막이 쉽게 채워지게 되어 에어갭이 거의 생성되지 않았다. 즉, 상기 에어갭이 폐곡선의 형상을 갖지 않는다. 그러나, 본 실시예의 적층 구조물(150)은 상기 각 라인 패턴들(104a, 104b) 사이에는 에어갭이 끊어지지 않고 유지된다. 또한, 각 라인 패턴들(104a, 104b)의 단부에도 에어갭이 유지된다.
도 2a 내지 도 2h는 도 1a 및 도 1b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 도 3a 내지 도 3g는 도 1a 및 도 1b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
각 단면도들은 도 2b의 평면도의 I-I' 및 II-II' 부위를 절단한 것이다.
도 2a를 참조하면, 반도체 기판(100)에 하부 구조물들을 형성한다. 상기 하부 구조물들을 덮는 하부 층간 절연막(102)을 형성한다.
상기 하부 층간 절연막(102) 상에 도전막(104)을 형성한다. 상기 도전막(104)은 금속, 금속 실리사이드, 금속 질화물, 폴리실리콘 등을 증착시켜 형성할 수 있다. 예를들어, 상기 도전막(104)은 베리어 금속막 및 금속막을 적층할 수 있다. 상기 베리어 금속막의 예로는, 티타늄막, 티타늄 질화물막, 탄탈륨막, 탄탈륨 질화막 등을 들 수 있다. 상기 금속막의 예로는 텅스텐을 들 수 있다.
상기 도전막(104) 상에 절연 물질로 이루어지는 제1 하드 마스크막(106)을 형성한다. 상기 제1 하드 마스크막(106)은 실리콘 질화물로 형성할 수 있다.
도 2b 및 도 3a를 참조하면, 상기 제1 하드 마스크막(106) 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 절연막 패턴 부위를 노출하는 포토레지스트 패턴(도시안됨)을 형성한다.
상기 절연막 패턴 부위는 폐곡선 형상의 적층 구조물에서 2개의 라인 패턴으로 구분되도록 하기 위하여 상기 라인 패턴들이 절단되는 부위이다. 상기 절연막 패턴 부위는 상기 적층 구조물의 연장 방향으로 양쪽 가장자리 부위가 된다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크막(106) 및 상기 도전막(104)을 식각한다. 상기 식각 공정을 수행하면, 상기 층간 절연막이 저면에 노출되는 개구부(108)가 형성된다.
이 후, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
도 2c 및 도 3b를 참조하면, 상기 개구부(108) 내부를 완전하게 채우도록 절연막을 형성한다. 상기 절연막은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 후속 공정에서 상기 제1 하드 마스크막(106) 상부면이 노출되도록 상기 절연막을 연마하여야 하므로, 상기 절연막은 상기 제1 하드 마스크막(106)과는 다른 물질로 형성되는 것이 바람직하다. 즉, 상기 절연막은 상기 제1 하드 마스크막(106)과 연마 선택비를 갖는 물질로 형성할 수 있다. 본 실시예에서, 상기 절연막은 실리콘 산화물로 형성된다.
상기 제1 하드 마스크막(106) 상부면이 노출되도록 상기 절연막을 평탄화하여, 상기 개구부(108) 내부에 예비 절연막 패턴(110)을 형성한다.
도시하지는 않았지만, 상기 제1 하드 마스크막(106) 및 예비 절연막 패턴(110) 상에 상기 제1 하드 마스크막(106)과 동일한 실리콘 질화막을 추가적으로 형성할 수도 있다. 상기 실리콘 질화막을 추가적으로 형성하면, 연마 공정에 의해 얇아진 제1 하드 마스크막(106)의 두께를 보충할 수 있다. 또한, 상기 예비 절연막 패턴(110)은 실리콘 산화물 및 실리콘 질화물이 적층된 형상을 가질 수 있다.
도 2d 및 도 3c를 참조하면, 상기 예비 절연막 패턴(110) 및 상기 제1 하드 마스크막(106) 상에 제2 하드 마스크막(112)을 형성한다. 예를들어, 상기 제2 하드 마스크막(112)은 폴리실리콘으로 형성할 수 있다.
상기 제2 하드 마스크막(112) 상에 제1 임시 마스크막(114)을 형성한다. 상기 제1 임시 마스크막(114)은 비정질 탄소막으로 형성할 수 있다. 상기 제1 임시 마스크막(114) 상에 반사 방지막으로써, 실리콘 산 질화막(SiON, 도시안함)을 형성한다.
상기 실리콘 산 질화막 상에 제2 임시 마스크막(도시안됨)을 형성한다. 상기 제2 임시 마스크막은 에싱 및 스트립 공정을 통해 용이하게 제거될 수 있는 폴리머 물질로 형성된다. 일 예로, 상기 제2 임시 마스크막은 스핀온 하드 마스크(Spin-on a organic hard mask,SOH) 또는 탄소 스핀온 하드 마스크(C-SOH)로 형성될 수 있다.
상기 제2 임시 마스크막에 사진 공정을 수행함으로써 포토레지스트 패턴(도시안됨)을 형성한다. 이 후, 상기 포토레지스트 패턴을 이용하여 상기 제2 임시 마스크막을 패터닝함으로써, 제2 임시 마스크 패턴(116)을 형성한다.
상기 제2 임시 마스크 패턴(116)의 표면 및 상기 제1 임시 마스크막(114)을 따라 제1 스페이서막(도시안됨)을 형성한다. 상기 제1 스페이서막은 실리콘 산화물을 증착시켜 형성한다. 상기 제1 스페이서막은 원자층 적층 방법으로 형성할 수 있다.
상기 제1 스페이서막을 이방성으로 식각하여 제1 스페이서(118)를 형성한다. 상기 제1 스페이서(118)는 상기 제2 임시 마스크 패턴(116)의 측벽을 둘러싸도록 형성되므로 폐곡선의 형상을 갖는다. 상기 제1 스페이서(118)는 2개의 마주하는 라인 형상을 가지며, 상기 라인의 양 단부가 연결되어 있는 형상을 갖는다.
계속하여, 상기 제1 임시 마스크막(114)상에 상기 제1 스페이서(118)만이 남아있도록 상기 제2 임시 마스크 패턴(116)을 제거한다. 상기 제2 임시 마스크 패턴(116)은 에싱 및 스트립 공정을 통해 용이하게 제거될 수 있다.
도 2e를 참조하면, 상기 제1 스페이서(118)를 식각 마스크로 이용하여 상기 제1 임시 마스크막(114)을 식각한다. 이로써, 제2 하드 마스크막(112) 상에는 제1 임시 마스크 패턴(114a)이 형성된다. 상기 제1 임시 마스크 패턴(114a)은 형성하고자 하는 라인 패턴의 폭과 동일한 폭을 갖는다. 이 후, 상기 제1 스페이서(118)를 제거한다.
계속하여, 상기 제1 임시 마스크 패턴(114a) 및 제2 하드 마스크막(112)의 표면을 따라 제2 스페이서막(도시안됨)을 형성한다. 상기 제2 스페이서막은 실리콘 산화물을 증착시켜 형성한다. 상기 제2 스페이서막은 원자층 적층 방법으로 형성할 수 있다. 상기 제2 스페이서막은 형성하고자하는 라인 패턴의 폭과 동일한 두께로 형성한다.
상기 제2 스페이서막을 이방성으로 식각하여 제2 스페이서(120)를 형성한다. 상기 제2 스페이서(120)는 상기 제1 임시 마스크 패턴(114a)의 양 측벽에 형성되고, 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
도 2f 및 도 3e를 참조하면, 상기 제2 스페이서(120)들 사이의 제1 임시 마스크 패턴(114a)을 제거한다. 상기 공정을 수행하면, 제1 방향으로 연장되는 라인 형상의 제2 스페이서(120)들이 서로 이격되면서 배치된다.
상기 제2 스페이서(120)는 2개가 겹쳐진 동심원 형태의 폐곡선 형상을 갖는다. 그러나, 본 실시예에서, 상기 제2 스페이서(120)의 일부를 식각하여 라인 형상이 되도록 하는 트리밍 공정은 수행되지 않는다.
계속하여, 상기 제2 스페이서(120)를 덮는 희생막(122)을 형성한다. 상기 희생막(122)은 스핀 온 하드 마스크를 코팅하여 형성할 수 있다. 상기 희생막(122) 상에 포토레지스트 패턴(124)을 형성한다. 상기 포토레지스트 패턴(124)은 패드 패턴을 형성하기 위한 식각 마스크 패턴으로 사용된다.
도 2g를 참조하면, 상기 포토레지스트 패턴(124)을 식각 마스크로 사용하여 상기 희생막(122)을 식각한다. 계속하여, 상기 제2 스페이서(120) 및 상기 포토레지스트 패턴들(124)을 식각 마스크로 사용하여 상기 제2 하드 마스크막(112)을 식각한다. 이로써, 상기 제1 하드 마스크막(106) 및 예비 절연막 패턴(110) 상에 제2 하드 마스크 패턴(112a)이 형성된다.
상기 제2 하드 마스크 패턴(112a)은 2개가 겹쳐진 동심원 형태의 폐곡선 형상을 갖는다. 상기 폐곡선 형상을 갖는 제2 하드 마스크 패턴(112a)은 상기 예비 절연막 패턴(110)이 형성된 부위의 윗부분을 지나가게 된다.
도 2h 및 도 3f를 참조하면, 상기 폐곡선 형상을 갖는 제2 하드 마스크 패턴(112a)을 식각 마스크로 사용하여 하부의 제1 하드 마스크막(106), 도전막(104) 및 예비 절연막 패턴(110)을 식각한다. 상기 식각 공정을 수행하고 나면, 상기 제2 하드 마스크 패턴(112a)은 대부분 제거된다. 이로써, 폐곡선 형상을 갖는 적층 구조물(150)이 형성된다.
상기 적층 구조물(150)은 제1 패턴 구조물(140a), 제2 패턴 구조물(140b) 및 절연막 패턴(110a)을 포함한다. 상기 제1 및 제2 패턴 구조물(140a, 140b) 내의 제1 및 제2 라인 패턴(104a, 104b)은 상기 절연막 패턴(110a)에 의해 절연되어 각각의 독립된 도전 라인으로써 제공된다.
또한, 상기 식각 공정을 수행하면, 상기 제1 및 제2 패턴 구조물(140a, 140b)의 일 단부의 측벽에는 패드 패턴(130)이 형성된다. 상기 제1 및 제2 라인 패턴(104a, 104b) 사이는 좁은 제1 갭(d1)을 갖는 부분과 제1 갭보다 넓은 제2 갭(d2)을 갖는 부분을 포함할 수 있다.
도 2i 및 도 3g를 참조하면, 상기 적층 구조물들(150)을 덮는 층간 절연막(132)을 형성한다. 상기 층간 절연막(132)은 실리콘 산화물을 포함할 수 있다.
상기 층간 절연막(132)은 폐곡선 형상의 적층 구조물들(150) 사이의 제1 갭(d1) 부위를 채우지 않으면서 상기 적층 구조물들(150)의 상부를 덮는 형상을 갖는다. 반면에, 상기 제1 갭(d1) 부위보다 넓은 제2 갭(d2) 부위에는 상기 층간 절연막(132)이 채워질 수 있다.
도시된 것과 같이, 상기 제1 및 제2 라인 패턴(104a, 104b) 사이에는 끊어지는 부분없이 폐곡선 형상으로 에어갭(134)이 생성된다. 그러므로, 상기 제1 및 제2 라인 패턴(104a, 104b) 사이에서 기생 커패시턴스를 감소시킬 수 있다.
상기 도 1b에 도시된 적층 구조물은 2회의 더블 패터닝을 포함하는 QPT(Quadruple Pattern Technology) 공정을 사용하여 형성된 것이다. 그러므로, 상기 적층 구조물은 폐곡선을 가지며, 2개의 동심원 형상을 갖도록 배치된다. 이와는 다른 예로, 상기 적층 구조물은 DPT(Dual Pattern Technology) 공정을 사용하여 형성될 수 있다. 이하에서는 DPT(Dual Pattern Technology) 공정을 사용하여 형성된 적층 구조물에 대해 설명한다.
도 4는 변형된 실시예에 따른 도전 라인 구조물의 일부 영역을 나타내는 평면도이다.
도 4를 참조하면, 상기 폐곡선 형상을 갖는 적층 구조물들(150a)은 동심원 형상으로 겹쳐지지 않는다. 즉, 폐곡선 형상을 갖는 적층 구조물들(150a)은 하나씩 반복 배치될 수 있다. 상기 적층 구조물(150a)은 도 1a 내지 도 1c를 참조로 설명한 것과 동일하게 제1 및 제2 패턴 구조물(140a, 140b)과 절연막 패턴(132)을 포함한다. 즉, 상기 적층 구조물(150a)의 단면 형상은 도 1a를 참조로 설명한 것과 동일하다.
이하에서는, 도 4에 도시된 도전 라인 구조물을 형성하는 방법을 설명한다. 도 4에 도시된 도전 라인 구조물은 상기 도전 라인 구조물을 형성하기 위한 제2 하드 마스크 패턴을 형성하는 공정에서 더블 패터닝 공정을 사용하는 것을 제외하고는 상기에서 설명한 형성 방법과 동일하다.
도 5a 및 도 5b는 도 4에 도시된 도전 라인 구조물의 형성 방법을 설명하기 위한 단면도들이다. 도 5a 및 도 5b의 단면도는 도 4의 평면도의 I-I' 및 II-II' 부위를 절단한 것이다.
먼저, 도 1a 내지 도 1c를 참조로 설명한 것과 동일한 공정을 수행한다.
도 5a를 참조하면, 상기 예비 절연막 패턴(110) 및 상기 제1 하드 마스크막(106) 상에 제2 하드 마스크막(112)을 형성한다. 예를들어, 상기 제2 하드 마스크막(112)은 폴리실리콘으로 형성할 수 있다.
상기 제2 하드 마스크막(112) 상에 제1 임시 마스크막을 형성한다. 상기 제1 임시 마스크막은 비정질 탄소막으로 형성할 수 있다. 상기 제1 임시 마스크막 상에 반사 방지막으로써, 실리콘 산 질화막(SiON, 도시안됨)을 형성한다.
상기 제1 임시 마스크막을 패터닝하여 제1 임시 마스크 패턴(160)을 형성한다.
상기 제1 임시 마스크 패턴(160)의 표면 및 상기 제2 하드 마스크막을 따라 제1 스페이서막(도시안됨)을 형성한다. 상기 제1 스페이서막은 실리콘 산화물을 증착시켜 형성한다. 상기 제1 스페이서막은 원자층 적층 방법으로 형성할 수 있다.
상기 제1 스페이서막을 이방성으로 식각하여 제1 스페이서(162)를 형성한다. 상기 제1 스페이서(162)는 상기 제1 임시 마스크 패턴(160)의 측벽을 둘러싸도록 형성되므로 폐곡선의 형상을 갖는다. 상기 제1 스페이서(162)는 2개의 마주하는 라인 형상을 가지며, 상기 라인의 양 단부가 연결되어 있는 형상을 갖는다.
도 5b를 참조하면, 상기 제1 스페이서(162)를 덮는 희생막(122)을 형성한다. 상기 희생막(122)은 스핀 온 하드 마스크를 코팅하여 형성할 수 있다. 상기 희생막(122) 상에 포토레지스트 패턴(124)을 형성한다. 상기 포토레지스트 패턴(124)은 패드 패턴을 형성하기 위한 식각 마스크 패턴으로 사용된다.
도 5c를 참조하면, 상기 포토레지스트 패턴(124)을 식각 마스크로 사용하여 상기 희생막(122)을 식각한다. 계속하여, 상기 제1 스페이서(162) 및 상기 포토레지스트 패턴들(124)을 식각 마스크로 사용하여 상기 제2 하드 마스크막(112)을 식각한다. 이로써, 상기 제2 하드 마스크 패턴(112a)이 형성된다.
상기 설명한 것과 같이, 상기 제2 하드 마스크 패턴(112a)은 1회의 더블 패터닝 공정을 통해 형성된다. 때문에, 상기 제2 하드 마스크 패턴(112a)은 폐곡선 형상을 가지며 서로 겹쳐지지 않는다. 상기 폐곡선 형상을 갖는 제2 하드 마스크 패턴(112a)은 상기 예비 절연막 패턴(110)이 형성된 부위의 윗부분을 지나가게 된다.
이 후, 도 2h 및 도 2i를 참조로 설명한 것과 동일한 공정들을 수행하여, 도 4에 도시된 도전 라인 구조물을 형성할 수 있다.
상기 설명한 도전 라인 구조물은 다양한 반도체 소자의 도전 라인들을 형성하는데 사용될 수 있다. 예를들어, NAND 플래시 메모리 소자를 형성하는데에도 적용될 수 있다. 이하에서는, 상기 도전 라인 구조물을 포함하는 NAND 플래시 메모리 소자 및 그 제조 방법에 대해 설명한다.
실시예 2
도 6a는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 단면도이다. 도 6b는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 평면도이다.
NAND 플래시 메모리 소자의 워드 라인 부위가 실시예 1의 도전 라인 구조물과 동일한 구성을 가지므로, 도 6b의 평면도는 도 1b에 도시된 것과 동일한 형상을 갖는다.
도 6a의 단면도는 도 6b의 평면도의 A-A', B-B' 및 C-C' 부위를 절단한 것이다.
도 6a 및 도 6b를 참조하면, 필드 영역 및 액티브 영역으로 구분된 반도체 기판(200)이 구비된다. 상기 액티브 영역은 제1 방향으로 연장되는 라인 형상을 갖고 반복적으로 배치된다. 상기 액티브 영역들 사이에는 소자 분리용 트렌치들이 구비되며, 상기 소자 분리용 트렌치들 내부에는 절연 물질이 채워짐으로써 소자 분리막 패턴들(206)이 구비된다.
상기 반도체 기판(200)의 셀 영역에는 NAND 플래시 메모리 소자의 셀 스트링들이 구비된다. 셀 스트링에는 셀 트랜지스터들과, 상기 셀 트랜지스터들의 양 측으로 배치되는 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터를 포함한다.
상기 셀 선택 트랜지스터의 불순물 영역은 비트 라인(bit line)과 연결되고, 상기 그라운드 선택 트랜지스터의 불순물 영역은 공통 소오스 라인(GSL)과 연결된다. 상기 공통 소오스 라인(CSL)은 다른 셀 스트링들을 서로 연결시키면서 연장된다.
상기 셀 트랜지스터는 터널 산화막 패턴(202a), 전하 저장막 패턴(204a), 블록킹 유전막 패턴(208a), 게이트 전극 패턴(211) 및 하드 마스크 패턴(212a)이 적층된 게이트 구조물을 포함한다.
구체적으로, 상기 터널 산화막 패턴(202a)은 상기 액티브 영역의 표면 상에 구비된다. 상기 전하 저장막 패턴(204a)은 고립된 패턴 형상을 가지며 상기 터널 산화막 패턴(202a) 상에서 규칙적으로 배치된다. 상기 전하 저장막 패턴(204a)은 플로팅 게이트 전극 또는 전하 트랩막 패턴일 수 있다. 상기 전하 저장막 패턴(204a)은 폴리실리콘을 포함하여 플로팅 게이트 전극으로 제공할 수 있다. 상기 전하 저장막 패턴(204a)은 실리콘 질화물을 포함하여 전하 트랩막 패턴으로 제공될 수 있다. 상기 게이트 전극 패턴(211)은 워드 라인의 기능을 하며, 하부에 위치하는 전하 저장막 패턴(204a)과 대향한다.
상기 게이트 전극 패턴(211), 하드 마스크 패턴(212a) 및 절연막 패턴(216a)을 포함하는 적층 구조는 상기 폐곡선 형상을 갖는 실시예 1의 적층 구조물들과 대응될 수 있다.
즉, 상기 하드 마스크 패턴(212a) 아래에는 게이트 전극 패턴(211) 및 절연막 패턴(216a)이 구비된다. 상기 게이트 전극 패턴(211) 및 절연막 패턴(216a)을 포함하는 구조물은 폐곡선의 형상을 갖는다. 따라서, 상기 게이트 전극 패턴(211)은 상기 절연막 패턴(216a)에 의해 서로 전기적으로 분리됨으로써 각각 독립된 2개의 워드 라인으로써의 기능을 하게 된다.
상기 각 게이트 전극 패턴(211)으로 제공되는 제1 및 제2 라인 패턴들(230a, 230b) 중 적어도 하나는 단부에서 절곡된 형상을 갖는다.
도시된 것과 같이, 상기 폐곡선 형상을 갖는 구조물은 동심원 형상이 되게 중첩하여 배치될 수 있다. 이와는 다른 예로, 상기 폐곡선 형상을 갖는 구조물은 중첩되지 않게 각각 배치될 수도 있다.
상기 게이트 전극 패턴(211)은 도전 물질로 형성된다. 예를들어, 상기 게이트 전극 패턴(211)은 폴리실리콘, 금속, 금속 실리사이드 등으로 형성될 수 있다. 본 실시예에서, 상기 게이트 전극 패턴(211)은 폴리실리콘막 및 텅스텐막이 적층된 것으로 설명한다.
상기 게이트 구조물이 서로 전기적으로 분리되는 부위인 상기 절연막 패턴이 형성되는 부위에는 터널 산화막 패턴(202a), 전하 저장막 패턴(204a), 블록킹 유전막 패턴(208a) 및 절연막 패턴(216a)이 적층된다.
도시되지는 않았지만, 상기 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터는 상기 셀 트랜지스터의 게이트 구조물에 비해 넓은 선폭의 게이트 구조물을 가질 수 있다.
상기 게이트 전극 패턴(211)의 선폭 및 간격은 사진 공정의 한계 선폭까지 좁아질 수 있다.
상기 게이트 전극 패턴(211)에 포함되는 각 제1 및 제2 라인 패턴(230a, 230b)의 일 측 단부에는 상대적으로 넓은 선폭을 갖는 패드 패턴(232, 도 6b)이 연결될 수 있다.
상기 게이트 구조물을 덮는 층간 절연막(220)이 구비된다.
이웃하는 라인 패턴들 사이의 제1 갭을 갖는 부위에는 상기 층간 절연막(220)이 채워지지 않고 상기 게이트 구조물들의 상부면을 덮는다. 즉, 이웃하는 라인 패턴들 사이에는 에어갭(222)이 생성된다. 상기 각 라인 패턴들 사이의 에어갭(222)은 폐곡선 형상을 가지게 되므로, 상기 에어갭(222)은 끊어지지 않고 유지된다.
이하에서, 도 6a 및 도 6b에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명한다.
도 7a 내지 도 7e는 도 6a에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
각 단면도들은 도 6b의 평면도의 A-A', B-B' 및 C-C' 부위를 절단한 것이다.
도 7a를 참조하면, 반도체 기판(200) 상에 터널 산화막(202)을 형성한다. 상기 터널 산화막(202)은 기판을 열산화시킴으로써 형성할 수 있다. 상기 터널 산화막(202) 상에 전하 저장막(204)을 형성한다. 상기 전하 저장막(204)은 플로팅 전극막으로 형성될 수도 있고, 전하 트랩막으로 형성될 수 있다. 상기 전하 저장막(204)이 플로팅 전극막인 경우, 저압 화학 기상 증착 공정을 통해 형성된 폴리실리콘일 수 있다. 이와는 다른 예로, 상기 전하 저장막(204)이 전하 트랩막인 경우 실리콘 질화물로 형성될 수 있다.
상기 전하 저장막(204) 상에 마스크 패턴(도시안됨)을 형성한다. 예를들어, 상기 마스크 패턴은 실리콘 산화물로 이루어질 수 있다. 상기 마스크 패턴은 액티브 영역 및 소자 분리 영역을 구분하기 위한 식각 마스크로 사용된다.
상기 마스크 패턴을 식각 마스크로 사용하여 전하 저장막(204), 터널 산화막(202) 및 반도체 기판(200) 표면을 식각함으로써 트렌치를 형성한다. 다음에, 상기 트렌치 내부에 절연 물질을 채워 넣음으로써, 소자 분리막 패턴(206)을 형성한다. 이로써, 상기 반도체 기판(200)은 액티브 영역 및 소자 분리 영역이 구분된다. 상기 소자 분리막 패턴(206)은 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 공정을 수행하면, 상기 마스크 패턴이 대부분 제거된다. 이 후, 남아있는 상기 마스크 패턴을 제거한다.
도 7b를 참조하면, 상기 전하 저장막(204) 및 소자 분리 패턴(206) 상에 블록킹 유전막(208)을 형성한다. 도시하지는 않았지만, 상기 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터가 형성되는 부위의 블록킹 유전막(208)을 일부 식각할 수 있다.
이 후, 상기 블록킹 유전막(208) 상에 게이트 전극막(210)을 형성한다. 상기 게이트 전극막(210)은 도전 물질을 증착시켜 형성할 수 있다. 일 예로, 상기 게이트 전극막(210)은 폴리실리콘막(210a) 및 텅스텐막(210b)을 적층시켜 형성할 수 있다.
상기 게이트 전극막(210) 상에 제1 하드 마스크막(212)을 형성한다. 상기 제1 하드 마스크막(212)은 실리콘 질화물로 형성할 수 있다.
상기 제1 하드 마스크막(212) 상에 포토레지스트막(도시안됨)을 형성한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 워드 라인이 절단되어야 할 부위를 노출시키는 포토레지스트 패턴을 형성한다. 상기 워드 라인의 절단 영역은 폐곡선 형상을 갖는 콘트롤 게이트 패턴에서 양쪽 가장자리 부위가 된다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크막(212) 및 게이트 전극막(210)을 식각하여 개구부(214)를 형성한다. 이 때, 상기 개구부(214)의 저면에는 블록킹 유전막 또는 전하 저장막 패턴이 노출되어야 한다. 이 후, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
상기 개구부(214) 내부를 완전하게 채우도록 절연막을 형성한다. 상기 절연막은 실리콘 산화물일 수 있다. 상기 제1 하드 마스크막(212) 상부면이 노출되도록 상기 절연막을 평탄화하여, 상기 개구부(214) 내부에 예비 절연막 패턴(216)을 형성한다.
도 7c를 참조하면, 상기 예비 절연막 패턴(216) 및 상기 제1 하드 마스크막(212) 상에 제2 하드 마스크막(도시안됨)을 형성한다. 상기 제2 하드 마스크막에 대해 QPT(Quadruple Pattern Technology)공정을 수행하여 제2 하드 마스크 패턴(218)을 형성한다.
상기 제2 하드 마스크 패턴(218)을 형성하는 방법은 도 2d 및 도 2g를 참조로 설명한 것과 동일하다. 따라서, 상기 제2 하드 마스크 패턴(218)은 도 3e에 도시된 평면도와 동일하게, 폐곡선 형상을 가지며, 2개가 동심원 형상을 갖도록 겹쳐진다.
도 7d를 참조하면, 상기 제2 하드 마스크 패턴(218)을 식각 마스크로 사용하여 상기 제1 하드 마스크막(212), 예비 절연막 패턴(216), 게이트 전극막(210), 블록킹 유전막(208) 및 전하 저장막(204)을 차례로 식각한다. 상기 식각 공정을 수행하고 나면, 상기 제2 하드 마스크 패턴(218)은 대부분 제거된다.
이로써, 상기 터널 산화막 패턴(202a), 전하 저장막 패턴(204a), 블록킹 유전막 패턴(208a), 게이트 전극 패턴(211), 하드 마스크 패턴(212a)이 적층되는 게이트 구조물이 형성된다. 워드 라인이 절연되어야 할 부위에서는 상기 터널 산화막 패턴(202a), 전하 저장막 패턴(204a), 블록킹 유전막 패턴(208a) 및 절연막 패턴(216a)이 형성된다. 또한, 상기 각각의 게이트 전극 패턴의 일 측단부에는 각각 패드 패턴(도 6b, 232)이 형성된다.
상기 제2 하드 마스크 패턴(218)이 폐곡선 형상을 갖기 때문에, 상기 하드 마스크 패턴(212a)은 폐곡선의 형상을 갖는다. 또한, 상기 하드 마스크 패턴(212a) 아래에는 게이트 전극 패턴(211) 및 절연막 패턴(216a)이 연결되어 있어서 전체적으로 폐곡선의 형상을 갖는다. 상기 게이트 전극 패턴(211) 및 절연막 패턴(216a)은 도 3f의 평면도와 동일한 평면 형상을 가질 수 있다.
여기서, 상기 폐곡선 형상의 게이트 전극 패턴(211)은 상기 절연막 패턴(216a)에 의해 서로 전기적으로 절연되어 2개의 콘트롤 게이트 전극으로 제공된다.
이 후, 남아있는 제2 하드 마스크 패턴(218)을 제거한다.
도 7e를 참조하면, 상기 게이트 구조물을 덮는 층간 절연막(220)을 형성한다. 상기 층간 절연막(220)은 실리콘 산화물을 포함할 수 있다.
상기 층간 절연막(220)은 이웃하는 라인 패턴들 사이의 제1 갭 부위를 채우지 않으면서 상기 라인 패턴들 상부를 덮는 형상을 갖는다. 반면에, 상기 제1 갭 부위보다 넓은 제2 갭 부위에는 상기 층간 절연막이 채워진다.
도시된 것과 같이, 워드 라인으로 제공되는 각 라인 패턴들 사이에는 끊어지는 부분없이 폐곡선 형상으로 에어갭(222)이 생성된다. 그러므로, 상기 워드 라인들 사이에서 기생 커패시턴스를 감소시킬 수 있다.
상기 방법에 의해 형성된 NAND 플래시 메모리 소자는 커플링, 신호 지연 등이 감소되고, 우수한 동작 특성을 갖는다.
실시예 3
도 8a는 본 발명의 실시예 3에 따른 도전 라인 구조물을 포함하는 반도체 소자의 단면도이다. 도 8b는 도 8a에 도시된 도전 라인 구조물의 일부 영역을 나타내는 평면도이다. 도 8c는 도 8b에 도시된 도전 라인 구조물의 일부 영역을 나타내는 사시도이다.
상기 실시예 3의 도전 라인 구조물은 실시예 1의 절연막 패턴 중 일부분이 에어갭이 된다.
도 8a 및 도 8b를 참조하면, 반도체 기판(100)이 구비된다. 상기 반도체 기판(100) 상에는 하부 구조물들이 구비될 수 있다. 하부 구조물은 트랜지스터, 하부 배선 등을 포함할 수 있다. 상기 하부 구조물들을 덮는 하부 층간 절연막(102)이 구비된다.
상기 하부 층간 절연막(102) 상에는 적층 구조물들(151a)이 구비된다.
상기 적층 구조물(151a)은 제1 라인 패턴(104a), 제2 라인 패턴(104b)과 상기 제1 및 제2 라인 패턴(104a, 104b)의 상부를 덮는 하드 마스크 패턴(106a)을 포함한다.
상기 제1 및 제2 라인 패턴(104a, 104b)은 금속, 금속 질화물, 금속 실리사이드, 폴리실리콘 등을 포함할 수 있으며, 이들은 단독 또는 2 이상이 적층될 수 있다. 상기 제1 및 제2 라인 패턴(104a, 104b)은 폐곡선 형상의 패턴의 양 단을 물리적으로 끊어서 형성된 것이다. 상기 제1 및 제2 라인 패턴(104a, 104b)은 서로 나란하게 연장된 형상을 가지면서 배치될 수 있다.
상기 하드 마스크 패턴(106a)은 상기 제1 및 제2 라인 패턴(104a, 104b)의 상부면을 덮으면서 및 상기 제1 및 제2 라인 패턴(104a, 104b)의 끊어진 부위 위에도 브릿지 형상을 가지면서 연장된다. 그러므로, 상기 하드 마스크 패턴(106a)은 폐곡선의 형상을 갖는다.
상기 제1 및 제2 라인 패턴(104a, 104b)의 일 단부의 측방으로 각각 콘택 플러그들이 접촉되기 위한 패드 패턴(130)이 연결될 수 있다. 그러므로, 상기 패드 패턴(130)이 구비되기 위한 수평 면적이 확보되도록 상기 제1 및 제2 라인 패턴(104a, 104b) 중 적어도 하나의 단부는 절곡된 형상을 가질 수 있다.
상기 제1 및 제2 라인 패턴(104a, 104b) 사이는 제1 갭(d1)을 갖는다. 상기 제1 및 제2 라인 패턴(104a, 104b)의 적어도 하나의 절곡된 부위 사이에는 상기 제1 갭(d1)보다 넓은 제2 갭(d2)을 갖는다. 또한, 상기 제1 및 제2 라인 패턴(104a, 104b)의 각 단부의 끊어진 부위는 상기 제1 갭(d1)보다 넓은 제3 갭(d3)을 갖는다. 그러나, 상기 끊어진 부위 위로 상기 하드 마스크 패턴(106a)이 구비됨으로써, 상기 끊어진 부위의 하드 마스크 패턴(106a) 사이에는 좁은 제1 갭이 유지된다.
상기 제1 및 제2 라인 패턴(104a, 104b)의 일 단부의 측방으로 각각 콘택 플러그들이 접촉되기 위한 패드 전극(130)이 연결될 수 있다.
상기 적층 구조물(151a)을 덮는 층간 절연막(132)이 구비된다.
이 때, 상기 하드 마스크 패턴(106a)은 끊어지는 부분없이 폐곡선의 형상을 가지며, 상기 하드 마스크 패턴들(106a) 사이는 제1 갭(d1)을 갖는다. 상기 하드 마스크 패턴들(106a) 사이의 제1 갭(d1)을 갖는 부위에는 상기 층간 절연막(132)이 채워지지 않는다.
따라서, 이웃하는 라인 패턴들(104a, 104b) 사이에는 폐곡선 형상의 에어갭(134)이 생성되며, 상기 에어갭(134)은 끊어지지 않고 유지된다.
도 9a 내지 도 9c는 도 8a 및 도 8b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 도 10a 내지 도10c에 도 8a 및 도 8b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 9a를 참조하면, 반도체 기판(100)에 하부 구조물들(도시안됨)을 형성한다. 상기 하부 구조물들을 덮는 하부 층간 절연막(102)을 형성한다. 상기 하부 층간 절연막(102) 상에 도전막을 형성한다. 상기 도전막 상에 절연 물질로 이루어지는 제1 하드 마스크막(106)을 형성한다.
다음에, 상기 제1 하드 마스크막(106) 상에 제2 하드 마스크막(도시안됨)을 형성한다.
상기 제2 하드 마스크막에 대해 QPT(Quadruple Pattern Technology)공정을 수행하여 제2 하드 마스크 패턴(112a)을 형성한다. 상기 제2 하드 마스크 패턴(112a)을 형성하기 위한 일련의 공정들은 도 2d 및 도 2g를 참조로 설명한 것과 동일하다.
도 9b 및 도 10a를 참조하면, 상기 제2 하드 마스크 패턴(112a)을 식각 마스크로 사용하여 상기 제1 하드 마스크막(106) 및 도전막(104)을 식각한다. 이로써, 예비 도전 라인(115) 및 제1 하드 마스크 패턴(106a)이 적층된 예비 적층 구조물(151)을 형성한다. 상기 예비 적층 구조물(151)은 폐곡선의 형상을 갖는다. 상기 패터닝 공정을 수행하면, 상기 예비 적층 구조물(151)의 일 측 단부에는 각각 패드 패턴(130)이 형성된다.
상기 제1 하드 마스크 패턴(106a) 상에 포토레지스트막을 코팅한다. 다음에, 사진 공정을 통해 상기 예비 도전 라인(115)의 절단될 부위(154)를 노출하는 포토레지스트 패턴(152)을 형성한다.
도 9c를 참조하면, 상기 포토레지스트 패턴(152) 및 제1 하드 마스크 패턴(106a)을 식각 마스크로 사용하여 측벽이 노출되어 있는 상기 예비 도전 라인을 제거하여, 적층 구조물(151a)을 형성한다. 상기 제거 공정은 등방성 식각 공정으로 수행할 수 있다.
도 10b는 상기 적층 구조물에서 제1 하드 마스크 패턴 부위의 평면도이다. 도 10b에 도시된 것과 같이, 상기 제거 공정에서 상기 제1 하드 마스크 패턴(106a)은 제거되지 않으므로, 폐곡선 형상을 유지한다. 상기 제1 및 제2 라인 패턴(104a, 104b)의 제거된 부위 위로 브릿지 형상의 제1 하드 마스크 패턴(106a)이 구비된다. 또한, 상기 제1 하드 마스크 패턴(106a) 사이에 좁은 갭이 유지된다.
도 10c는 상기 적층 구조물에서 도전 라인 부위의 평면도이다. 도 10c에 도시된 것과 같이, 상기 예비 도전 라인(115)은 서로 분리되어 제1 및 제2 라인 패턴(104a, 104b)으로 제공된다. 상기 제1 및 제2 라인 패턴(104a, 104b)은 각각 도전 라인으로 제공된다.
다시, 도 8a를 참조하면, 상기 적층 구조물(151a)을 덮는 층간 절연막(132)을 형성한다. 상기 층간 절연막(132)은 실리콘 산화물을 포함할 수 있다.
상기 층간 절연막(132)은 이웃하는 제1 하드 마스크 패턴(106a)들 사이의 제1 갭 부위를 채우지 않으면서 상기 적층 구조물의 상부를 덮는 형상을 갖는다.
도시된 것과 같이, 상기 제1 하드 마스크 패턴(106a)이 끊어지는 부분없이 폐곡선 형상을 가지므로, 라인 패턴이 끊어져 넓은 제3 갭(d3)을 갖는 부위에서도 에어갭(134)이 유지된다. 따라서, 상기 라인 패턴들(104a, 104b) 사이에는 끊어지는 부분없이 폐곡선 형상으로 에어갭(134)이 생성된다. 그러므로, 상기 라인 패턴들(104a, 104b) 사이에서 기생 커패시턴스를 감소시킬 수 있다.
이하에서는, 상기 설명한 도전 라인 구조물을 포함하는 NAND 플래시 메모리 소자 및 그 제조 방법에 대해 설명한다.
실시예 4
도 11은 본 발명의 실시예 4에 따른 NAND 플래시 메모리 소자의 단면도이다.
각 단면도의 절단되는 부위는 도 6a의 절단 부위와 동일하다.
도 11을 참조하면, 필드 영역 및 액티브 영역으로 구분된 반도체 기판(200)이 구비된다.
기판의 셀 영역에는 NAND 플래시 메모리 소자의 셀 스트링들이 구비된다. 셀 스트링에는 셀 트랜지스터들과, 상기 셀 트랜지스터들의 양 측으로 배치되는 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터를 포함한다.
상기 셀 트랜지스터는 터널 산화막 패턴(202a), 전하 저장막 패턴(204a), 블록킹 유전막 패턴(208a), 콘트롤 게이트 패턴 및 하드 마스크 패턴(212a)이 적층된 게이트 구조물을 포함한다.
상기 게이트 구조물에서 상기 콘트롤 게이트 패턴 및 하드 마스크 패턴(212a)의 적층 구조는 상기 실시예 3의 도전 라인 구조물들과 대응될 수 있다.
상기 콘트롤 게이트 패턴은 상기 제1 방향으로 연장되고 도전성 물질로 이루어지는 제1 및 제2 라인 패턴들(240a, 240b)로 형성된다.
상기 제1 및 제2 라인 패턴(240a, 240b)은 폐곡선 형상을 갖는 하나의 라인에서 양 단부가 끊어져서 2개로 분리된 형상을 갖는다. 따라서, 상기 제1 및 제2 라인 패턴들(240a, 240b)은 물리적으로도 끊어져 있으며 전기적으로 절연되어 있다. 상기 제1 및 제2 라인 패턴들(240a, 240b)은 워드 라인으로 제공된다.
상기 제1 및 제2 라인 패턴들(240a, 240b) 상에 구비되는 하드 마스크 패턴(212a)은 폐곡선의 형상을 갖는다. 도시된 것과 같이, 상기 하드 마스크 패턴(212a)은 나란하게 배치된 제1 및 제2 라인 패턴들(240a, 240b) 상에 배치되고, 상기 제1 및 제2 라인 패턴들(240a, 240b)의 끊어진 부위 위로 연결되는 브릿지 형상을 갖는다.
상기 라인 패턴들(240a, 240b)이 끊어진 부위에는, 터널 산화막 패턴(202a), 전하 저장막 패턴(204a), 블록킹 유전막 패턴(208a)이 적층되고 그 위에 빈 공간(222)이 유지된 상태에서 하드 마스크 패턴(212a)이 구비된다.
상기 각 라인 패턴들(240a, 240b)의 일 측 단부에는 상대적으로 넓은 선폭을 갖는 패드 패턴이 연결되어 있다.
상기 게이트 구조물의 상부를 덮는 층간 절연막(220)이 구비된다. 도시된 것과 같이, 상기 제1 및 제2 라인 패턴들(240a, 240b) 사이의 갭 부위에는 상기 층간 절연막(220)이 채워지지 않고 에어(222)만이 채워진다. 상기 하드 마스크 패턴(212a)이 끊어지는 부분없이 폐곡선의 형상을 가지므로, 상기 제1 및 제2 라인 패턴들(240a, 240b) 사이에는 에어갭(222)이 끊어지지 않고 유지된다.
이하에서, 도 11에 도시된 NAND 플래시 메모리 소자의 제조 방법을 간단히 설명한다.
도 12a 내지 도 12c에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 8a를 참조로 설명한 공정과 동일한 공정들을 수행하여 도 8a에 도시된 구조를 형성한다.
도 12a를 참조하면, 상기 전하 저장막(204) 및 소자 분리 패턴(206) 상에 블록킹 유전막(208), 게이트 전극막 및 제1 하드 마스크막(도시안됨)을 형성한다.
상기 제1 하드 마스크막 상에 제2 하드 마스크막(도시안됨)을 형성한다. 상기 제2 하드 마스크막에 대해 QPT(Quadruple Pattern Technology)공정을 수행하여 제2 하드 마스크 패턴을 형성한다. 상기 제2 하드 마스크 패턴을 형성하기 위한 일련의 공정들은 도 2d 및 도 2g를 참조로 설명한 것과 동일하다.
상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 하드 마스크막 및 게이트 전극막을 식각한다. 이로써, 하드 마스크 패턴(212a) 및 예비 라인 패턴(240) 및 패드 패턴이 형성된다. 도 10a에 도시된 것과 동일하게, 상기 하드 마스크 패턴(212a) 및 예비 라인 패턴(240)은 폐곡선 형상을 갖는다.
도 12b를 참조하면, 상기 하드 마스크 패턴(212a) 상에 포토레지스트막을 코팅한다. 다음에, 사진 공정을 통해 상기 예비 라인 패턴(240)에서 상기 워드 라인의 절단 영역에 해당되는 부위를 노출하는 포토레지스트 패턴(도시안됨)을 형성한다.
상기 포토레지스트 패턴 및 하드 마스크 패턴(212a)을 식각 마스크로 사용하여 측벽이 노출되어 있는 상기 예비 라인 패턴(240)을 제거한다. 상기 제거 공정은 등방성 식각 공정으로 수행할 수 있다.
상기 제거 공정을 통해 상기 예비 라인 패턴(240)이 분리되어 제1 및 제2 라인 패턴(240a, 240b)이 된다. 또한, 상기 제1 및 제2 라인 패턴 사이의 식각된 부위에는 에어갭(222)이 생성된다. 상기 제1 및 제2 라인 패턴(240a, 240b)은 독립된 콘트롤 게이트 전극으로 제공된다. 또한, 상기 제1 및 제2 라인 패턴(240a, 240b)은 독립된 워드 라인으로도 제공된다.
상기 제거 공정에서 상기 하드 마스크 패턴(212a)은 제거되지 않으므로, 상기 하드 마스크 패턴(212a)은 상기 제1 및 제2 라인 패턴(240a, 240b)으로 분리되는 부위 위로 브릿지 형상을 가지면서 형성된다. 또한, 상기 하드 마스크 패턴(212a) 사이에는 좁은 갭이 유지된다.
도 12c를 참조하면, 상기 하드 마스크 패턴(212a)을 식각 마스크로 사용하여 유전막 및 전하 저장막을 차례로 식각한다. 이로써, 상기 셀 트랜지스터에 포함되는 게이트 구조물을 형성한다.
상기 게이트 구조물에서 최상부에 형성된 하드 마스크 패턴(212a)은 폐곡선의 형상을 갖는다. 또한, 상기 하드 마스크 패턴(212a) 아래에는 서로 분리된 제1 및 제2 라인 패턴들(240a, 240b)이 구비된다.
이 후, 도 11에 도시된 것과 같이, 상기 게이트 구조물의 상부면을 덮는 층간 절연막(220)을 형성한다. 상기 층간 절연막(220)은 실리콘 산화물을 포함할 수 있다.
상기 층간 절연막(220)은 상기 제1 및 제2 라인 패턴들(240a, 240b) 사이의 제1 갭 부위를 채우지 않으면서 상기 하드 마스크 패턴(212a) 상부를 형상을 갖는다.
도시된 것과 같이, 상기 하드 마스크 패턴(212a)이 끊어지는 부분없이 폐곡선 형상을 가지므로, 상기 하드 마스크 패턴(212a) 사이에는 폐곡선 형상으로 에어갭(222)이 생성된다. 또한, 워드 라인으로 제공되는 각 라인 패턴들 사이에도 끊어지는 부분없이 폐곡선 형상으로 에어갭(222)이 생성된다. 상기 방법에 의해 형성된 NAND 플래시 메모리 소자는 커플링, 신호 지연 등이 감소되고, 우수한 동작 특성을 갖는다.
실시예 5
도 13a는 본 발명의 실시예 5에 따른 도전 라인 구조물을 포함하는 반도체 소자의 단면도이다. 도 13b는 도 5a에 도시된 도전 라인 구조물의 일부 영역을 나타내는 평면도이다.
도 13a의 단면도는 도 13b의 평면도의 I-I' 및 II-II' 부위를 절단한 것이다.
도 13a 및 도 13b를 참조하면, 반도체 기판(100)이 구비된다. 상기 반도체 기판(100) 상에는 하부 구조물들이 구비될 수 있다. 상기 하부 구조물들을 덮는 하부 층간 절연막(102)이 구비된다.
상기 하부 층간 절연막(102) 상에는 제1 및 제2 패턴 구조물들(170a, 170b)이 구비된다.
상기 제1 및 제2 패턴 구조물(170a, 170b)은 각각 라인 패턴(104a, 104b) 및 하드 마스크 패턴(106a)을 포함한다. 즉, 상기 제1 및 제2 패턴 구조물(170a, 170b)은 폐곡선 형상의 패턴 구조물의 양 단을 물리적으로 끊어서 각각 형성된 것이다.
상기 제1 및 제2 패턴 구조물(170a, 170b) 중 적어도 일부는 연장 방향으로부터 절곡되는 부위를 포함한다. 상기 이웃하는 적층 구조물들 사이는 제1 갭을 갖는 부분과 상기 제1 갭보다 넓은 제2 갭을 갖는 부분을 포함한다. 즉, 상기 절곡된 부분에서 상기 제1 및 제2 패턴 구조물(170a, 170b) 사이는 제2 갭을 갖는다.
상기 제1 및 제2 패턴 구조물(170a, 170b) 각각의 일 측 단부에는 패드 패턴(130)이 연결되어 있다. 상기 패드 패턴(130)은 상기 제1 및 제2 패턴 구조물(170a, 170b)과 동일한 적층 구조를 갖는다.
상기 제1 및 제2 패턴 구조물(170a, 170b)에서 폐곡선으로부터 끊어진 부위 사이의 갭 에 더미 패턴(156)이 구비된다. 또한, 상기 제1 및 제2 패턴 구조물(170a, 170b)이 절곡되어 있는 부위에도 더미 패턴(156)이 구비된다.
상기 더미 패턴(156)과 상기 제1 및 제2 패턴 구조물(170a, 170b)의 각 단부 사이는 에어갭(134)이 생성될 수 있을 정도로 좁은 것이 바람직하다. 예를들어, 상기 더미 패턴(156)과 상기 제1 및 제2 패턴 구조물(170a, 170b)의 각 단부 사이는 30㎚ 이내의 폭을 가질 수 있다. 상기 더미 패턴(156)은 상기 제1 및 제2 패턴 구조물(170a, 170b)과 동일한 적층 구조를 가질 수 있다.
상기 제1 및 제2 패턴 구조물(170a, 170b) 상부면을 덮는 층간 절연막(132)이 구비된다. 상기 층간 절연막(132)은 상기 라인 패턴들(104a, 104b) 사이 및 라인 패턴(104a, 104b)과 더미 패턴들(156) 사이의 갭 부위에는 채워지지 않는다. 때문에, 적어도 도전성 라인 패턴들(104a, 104b) 사이에는 에어갭(134)이 끊어지지 않고 유지된다.
도 14a 내지 도 14d는 도 13a 및 도 13b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 도 15a 내지 도15c에 도 13a 및 도 13b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 14a 및 도 15a를 참조하면, 반도체 기판(100)에 하부 구조물들을 형성한다. 상기 하부 구조물들을 덮는 하부 층간 절연막(102)을 형성한다. 상기 하부 층간 절연막(102) 상에 도전막(104)을 형성한다. 상기 도전막(104) 상에 절연 물질로 이루어지는 제1 하드 마스크막(106)을 형성한다. 상기 제1 하드 마스크막(106) 상에 제2 하드 마스크막(112)을 형성한다.
상기 제2 하드 마스크막(112) 상에 예비 스페이서(120a)를 형성한다. 상기 예비 스페이서(120a)는 제2 하드 마스크막(112)을 식각하기 위한 마스크로 제공되며 폐곡선 형상을 갖는다. 상기 예비 스페이서(120a)를 형성하는 공정은 도 2d 및 도 2e를 참조로 설명한 것과 동일하다.
상기 예비 스페이서(120a)를 형성한 다음, 상기 예비 스페이서(120a) 사이의 제1 임시 마스크 패턴(도시안됨)을 제거한다.
도 14b 및 도 15b를 참조하면, 상기 예비 스페이서(120a) 및 제2 하드 마스크막(112) 상에 포토레지스트막을 코팅한다. 다음에, 사진 공정을 통해 도전막에서 절단되어야 할 부위를 노출하는 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 공정을 통해, 상기 예비 스페이서의 일부 영역이 노출된다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 예비 스페이서를 식각함으로써, 스페이서(120b)를 형성한다. 상기 스페이서(120b)는 상기 폐곡선의 양단 부위가 잘려지면서 각각의 라인 형상을 갖는다.
이 후, 상기 제1 포토레지스트 패턴을 제거한다.
도 14c를 참조하면, 상기 스페이서(120b)를 덮는 희생막(122)을 형성한다. 상기 희생막(122)은 스핀 온 하드 마스크를 코팅하여 형성할 수 있다.
상기 희생막(122) 상에 제2 포토레지스트 패턴(124a)을 형성한다. 상기 제2 포토레지스트 패턴(124a)은 패드 패턴 및 더미 패턴을 형성하기 위한 식각 마스크 패턴으로 사용된다.
도 14d 및 도 15c를 참조하면, 상기 제2 포토레지스트 패턴(124a)을 식각 마스크로 사용하여 상기 희생막(122)을 식각한다. 계속하여, 상기 스페이서(120b) 및 상기 제2 포토레지스트 패턴들(124a)을 식각 마스크로 사용하여 상기 제2 하드 마스크막(112)을 식각한다. 이로써 제2 하드 마스크 패턴을 형성한다.
상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 제1 하드 마스크막(106) 및 도전막(104)을 식각한다. 상기 식각 공정을 수행하면, 라인 패턴(104a) 및 하드 마스크 패턴(106a)이 적층된 제1 및 제2 패턴 구조물(170a, 170b)이 형성된다.
다시, 도 13a를 참조하면, 상기 제1 및 제2 패턴 구조물(170a, 170b)들 상부면을 덮는 층간 절연막(132)을 형성한다. 도시된 것과 같이, 상기 제1 및 제2 패턴 구조물(170a, 170b)들 간의 갭의 폭이 넓어지는 부위 및 제1 및 제2 패턴 구조물(170a, 170b)의 단부에서 더미 패턴(156)이 구비된다. 상기 더미 패턴(156)이 형성됨에 따라, 상기 제1 및 제2 패턴 구조물(170a, 170b)의 단부 사이 및 절곡된 부위에서도 좁은 갭이 유지되어 상기 층간 절연막(132)이 채워지지 않는다. 때문에, 상기 라인 패턴들(104a) 사이에는 에어갭(134)이 유지된다. 따라서, 상기 라인 패턴들(104a) 사이에서 발생되는 기생 커패시턴스를 감소시킬 수 있다.
이하에서는, 상기 설명한 실시예 5의 도전 라인 구조물을 포함하는 NAND 플래시 메모리 소자 및 그 제조 방법에 대해 설명한다.
실시예 6
도 16은 본 발명의 실시예 6에 따른 NAND 플래시 메모리 소자의 단면도이다.
각 단면도의 절단되는 부위는 도 6a의 절단 부위와 동일하다.
도 16을 참조하면, 필드 영역 및 액티브 영역으로 구분된 반도체 기판(200)이 구비된다.
상기 반도체 기판의 셀 영역에는 NAND 플래시 메모리 소자의 셀 스트링들이 구비된다. 셀 스트링에는 셀 트랜지스터들과, 상기 셀 트랜지스터들의 양 측으로 배치되는 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터를 포함한다.
상기 셀 트랜지스터는 터널 산화막 패턴(202a), 전하 저장막 패턴(204a), 블록킹 유전막 패턴(208a), 콘트롤 게이트 패턴(240a) 및 하드 마스크 패턴(212a)이 적층된 게이트 구조물을 포함한다. 상기 콘트롤 게이트 패턴(240a) 및 하드 마스크 패턴(212a)은 물리적으로 끊어져 있는 각각의 라인 형상을 갖는다. 상기 콘트롤 게이트 패턴(240a)은 도전성 물질로 이루어진다.
상기 콘트롤 게이트 패턴(240a) 중 적어도 일부는 연장 방향으로부터 절곡되는 부위를 포함한다. 상기 이웃하는 콘트롤 게이트 패턴들(240a) 사이는 제1 갭을 갖는 부분과 상기 제1 갭보다 넓은 제2 갭을 갖는 부분을 포함한다. 즉, 상기 절곡된 콘트롤 게이트 패턴들(240a) 사이에는 제2 갭을 갖는다.
상기 게이트 구조물의 측벽 일단부에는 패드 패턴이 연결될 수 있다.
상기 게이트 구조물의 잘려진 끝부분들 사이의 갭 부위에 더미 패턴(248)이 구비된다. 또한, 상기 게이트 구조물의 절곡된 부위 사이에도 더미 패턴(248)이 구비된다. 따라서, 상기 게이트 구조물과 더미 패턴들(248) 사이에는 제1 갭을 갖게된다.
상기 게이트 구조물을 덮는 층간 절연막(220)이 구비된다.
상기 게이트 구조물들 사이 및 상기 게이트 구조물과 더미 패턴(248) 사이의 제1 갭을 갖는 부위에는 상기 층간 절연막(220)이 채워지지 않는다. 즉, 상기 게이트 구조물들 사이와 상기 게이트 구조물의 단부 및 절곡된 부위 사이에는 에어갭(222)이 생성된다.
이하에서, 도 16에 도시된 NAND 플래시 메모리 소자의 제조 방법을 간단히 설명한다.
도 17a 및 도 17b에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 8a 및 도 8d를 참조로 설명한 공정을 수행하여, 도 8d에 도시된 구조를 형성한다.
도 17a를 참조하면, 제1 하드 마스크막(212) 상에 제2 하드 마스크막(218)을 형성한다. 상기 제2 하드 마스크막(218) 상에 QPT(Quadruple Pattern Technology)공정을 수행하여 제2 스페이서를 형성한다. 상기 제2 스페이서는 도 2d 및 도 2e를 참조로 설명한 것과 동일한 공정을 수행하여 형성한다.
상기 제2 스페이서가 형성된 반도체 기판(200) 상에 제1 포토레지스트막을 형성하고 패터닝하여 제1 포토레지스트 패턴을 형성한다.
상기 제1 포토레지스트 패턴은 폐곡선 형상을 갖는 제2 스페이서의 양 단을 절단하여 분리시키기 위한 식각 마스크 패턴으로 사용된다. 그러므로, 상기 제1 포토레지스트 패턴은 절단될 부위의 제2 스페이서가 노출되도록 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 스페이서를 식각한다. 이로써, 서로 분리된 라인 형상의 마스크 패턴들(228)을 형성한다. 이 후, 상기 제1 포토레지스트 패턴을 제거한다.
상기 마스크 패턴(228)을 덮는 희생막(250)을 형성한다. 상기 희생막(250) 상에 제2 포토레지스트막을 형성한다. 사진 공정을 통해 상기 제2 포토레지스트막을 패터닝하여 제2 포토레지스트 패턴(252)을 형성한다. 상기 제2 포토레지스트 패턴(252)은 더미 패턴 및 패드 패턴을 형성하기 위한 식각 마스크로 제공된다. 따라서, 상기 제2 포토레지스트 패턴(252)은 상기 마스크 패턴(228)에서 식각에 의해 서로 분리된 부위 및 절곡된 부위 사이와, 상기 패드 패턴 형성 영역을 덮는 형상을 갖는다.
도 17b를 참조하면, 상기 제2 포토레지스트 패턴(252)을 식각 마스크로 상기 희생막(250)을 식각한다. 계속하여, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크막(212)을 식각하여 하드 마스크 패턴(212a)을 형성한다.
계속하여, 상기 하드 마스크 패턴(212a) 아래의 게이트 전극막(210a, 210b), 블록킹 유전막(208) 및 전하 저장막(204)을 차례로 식각한다. 이로써, 터널 산화막 패턴(202a), 전하 저장막 패턴(204a), 블록킹 유전막 패턴(208a), 콘트롤 게이트 패턴(240a) 및 하드 마스크 패턴(212a)이 적층된 게이트 구조물이 형성된다.
이 후, 도 16에 도시된 것과 같이, 상기 게이트 구조물을 덮는 층간 절연막(220)을 형성한다. 상기 층간 절연막(220)은 이웃하는 라인 패턴들 사이의 제1 갭 부위를 채우지 않으면서 상기 라인 패턴들 상부를 덮는 형상을 갖는다.
도시된 것과 같이, 상기 게이트 구조물들 사이에는 에어갭(222)이 유지된다. 따라서, 상기 게이트 구조물들 사이에서 발생되는 기생 커패시턴스를 감소시킬 수 있다.
상기 방법에 의해 형성된 NAND 플래시 메모리 소자는 커플링, 신호 지연 등이 감소되고, 우수한 동작 특성을 갖는다.
실시예 6
도 18은 본 발명의 실시예 6에 따른 도전 라인 구조물을 포함하는 반도체 소자의 평면도이다.
도 18을 참조하면, 반도체 기판 상에는 하부 구조물들이 구비될 수 있다. 하부 구조물은 트랜지스터, 하부 배선 등을 포함할 수 있다. 상기 하부 구조물들을 덮는 층간 절연막이 구비된다. 상기 층간 절연막 상에는 적층 구조물들이 구비된다.
상기 평면도에서 보여지듯이, 상기 적층 구조물들은 폐곡선의 형상을 갖는다. 하나의 폐곡선 형상을 갖는 적층 구조물은 2개의 도전 라인으로의 기능을 한다.
상기 적층 구조물은 제1 패턴 구조물(140a), 제2 패턴 구조물(140b) 및 상기 제1 및 제2 패턴 구조물(140a, 140b) 단부를 서로 연결하는 절연막 패턴(110a)을 포함한다. 상기 적층 구조물은 실시예 1에서 설명한 것과 동일하다.
도시된 것과 같이, 상기 적층 구조물에서, 상기 제1 및 제2 패턴 구조물(140a, 140b)의 적어도 하나의 절곡된 부위 사이에는 상기 제2 갭을 갖는다. 상기 제2 갭을 갖는 부위에는 더미 패턴(156)이 구비된다.
상기 적층 구조물을 덮는 층간 절연막(232)이 구비된다. 상기 층간 절연막(232)은 상기 적층 구조물들 사이의 좁은 갭 부위를 채우지 않기 때문에, 상기 적층 구조물 사이에는 에어갭(134)이 구비된다.
도 19는 본 발명의 일 실시예에 따른 전기전자 시스템을 보여주는 개략도이다.
도 19를 참조하면, 전기전자 시스템(300)은 제어기(302), 입/출력 장치(304), 메모리(306) 및 인터페이스(308)를 포함할 수 있다. 전기전자 시스템(300)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(302)는 프로그램을 실행하고, 전기전자 시스템(300)을 제어하는 역할을 할 수 있다. 제어기(302)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(304)는 전기전자 시스템(300)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전기전자 시스템(300)은 입/출력 장치(304)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(304)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(306)는 제어기(302)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(302)에서 처리된 데이터를 저장할 수 있다. 메모리(306)는 본 발명의 실시예들 중 어느 하나에 따른 NAND 플래시 메모리를 포함할 수 있다. 인터페이스(308)는 상기 전기전자 시스템(300)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(302), 입/출력 장치(304), 메모리(306) 및 인터페이스(308)는 버스(310)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 전기전자 시스템(300)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 미세한 선폭 및 갭을 갖는 도전 라인들을 형성할 수 있다. 따라서, 고도로 집적화된 반도체 소자를 제공할 수 있다.
100, 200 : 반도체 기판 104a, 104b : 제1 및 제2 라인 패턴
106a : 하드 마스크 패턴 110a : 절연막 패턴
112a : 제2 하드 마스크 패턴 118 : 제1 스페이서
120, 120b : 스페이서 122 : 희생막
130 : 패드 패턴 132 : 층간 절연막
134 : 에어갭 140a, 140b : 제1 및 제2 패턴 구조물
202a : 터널 산화막 패턴 204a : 전하 저장막 패턴
208a : 블록킹 유전막 패턴 211 : 게이트 전극 패턴
212a : 하드 마스크 패턴 214 : 개구부
216a : 절연막 패턴 218 : 제2 하드 마스크 패턴
220 : 층간 절연막 222 : 에어갭

Claims (10)

  1. 제1 도전 라인 패턴 및 하드 마스크 패턴이 적층되고, 라인 형상을 갖는 제1 패턴 구조물;
    상기 제1 패턴 구조물과 나란하게 배치되고, 제2 도전 라인 패턴 및 하드 마스크 패턴이 적층되는 제2 패턴 구조물;
    상기 제1 및 제2 패턴 구조물의 양 단부와 각각 접촉되어 상기 제1 및 제2 패턴 구조물이 폐곡선의 라인이 되도록 배치되는 절연막 패턴; 및
    적어도 상기 제1 및 제2 패턴 구조물들 사이의 갭의 일부와 상기 절연막 패턴들 사이의 갭들 사이에 에어갭이 구비되면서 상기 제1 및 제2 패턴 구조물과 상기 절연막 패턴 상부면을 덮는 층간 절연막을 포함하는 도전 라인 구조물.
  2. 제1항에 있어서, 서로 연결되어 폐곡선 형상을 갖는 제1 및 제2 패턴 구조물과 절연막 패턴은 적어도 2개가 서로 겹쳐진 동심원 형상을 갖는 도전 라인 구조물.
  3. 제2항에 있어서, 상기 제1 및 제2 패턴 구조물 사이의 에어갭 및 절연막 패턴 사이의 에어갭은 서로 연결되어 폐곡선 형상을 갖는 도전 라인 구조물.
  4. 제1항에 있어서, 서로 연결되어 폐곡선 형상을 갖는 제1 및 제2 패턴 구조물과 절연막 패턴은 각각 하나씩 반복 배치되는 도전 라인 구조물.
  5. 제1항에 있어서, 상기 절연막 패턴에 포함되는 절연 물질은 상기 하드 마스크 패턴과는 다른 물질을 포함하는 도전 라인 구조물.
  6. 제1항에 있어서, 상기 제1 및 제2 패턴 구조물의 단부의 일 측벽에 패드 패턴이 구비되는 도전 라인 구조물.
  7. 제1항에 있어서, 상기 제1 및 제2 패턴 구조물 사이의 에어갭 및 절연막 패턴 사이의 에어갭의 폭이 30㎚ 이내인 도전 라인 구조물.
  8. 제1항에 있어서, 상기 절연막 패턴에 포함되는 절연 물질은 에어를 포함하는 도전 라인 구조물.
  9. 반도체 기판 상에 도전막 및 하드 마스크막을 형성하는 단계;
    제1 및 제2 패턴 구조물이 서로 분리되어야 할 분리영역의 하드 마스크막 및 도전막을 제거하여 개구부를 형성하는 단계;
    상기 개구부 내부에 예비 절연막 패턴을 형성하는 단계;
    상기 하드 마스크막, 도전막 및 예비 절연막 패턴을 패터닝하여, 상기 제1 도전 라인 패턴 및 하드 마스크 패턴이 적층된 라인 형상의 제1 패턴 구조물과, 상기 제1 패턴 구조물과 나란하게 배치되고 제2 도전 라인 패턴 및 하드 마스크 패턴이 적층되는 제2 패턴 구조물과, 상기 제1 및 제2 패턴 구조물의 양 단부와 각각 접촉되어 상기 제1 및 제2 패턴 구조물이 폐곡선의 라인이 되도록 배치된 절연막 패턴을 형성하는 단계; 및
    적어도 상기 제1 및 제2 패턴 구조물들 사이의 갭의 일부와 상기 절연막 패턴들 사이의 갭들 사이에 에어갭이 구비되면서 상기 제1 및 제2 패턴 구조물과 상기 절연막 패턴 상부면을 덮는 층간 절연막을 형성하는 단계를 포함하는 도전 라인 구조물의 형성 방법.
  10. 제9항에 있어서, 상기 하드 마스크막, 도전막 및 예비 절연막 패턴 상에 폐곡선의 형상을 갖는 마스크 패턴을 형성하는 단계를 더 포함하는 도전 라인 구조물의 형성 방법.
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