CN109119426A - 3d存储器件 - Google Patents
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- 230000017525 heat dissipation Effects 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 63
- 239000004020 conductor Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 45
- 238000003860 storage Methods 0.000 claims description 38
- 230000001020 rhythmical effect Effects 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 175
- 238000005530 etching Methods 0.000 description 27
- 239000011229 interlayer Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000005641 tunneling Effects 0.000 description 9
- 238000010276 construction Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000009413 insulation Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 238000000608 laser ablation Methods 0.000 description 4
- 238000003801 milling Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000004744 fabric Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- QGHDLJAZIIFENW-UHFFFAOYSA-N 4-[1,1,1,3,3,3-hexafluoro-2-(4-hydroxy-3-prop-2-enylphenyl)propan-2-yl]-2-prop-2-enylphenol Chemical group C1=C(CC=C)C(O)=CC=C1C(C(F)(F)F)(C(F)(F)F)C1=CC=C(O)C(CC=C)=C1 QGHDLJAZIIFENW-UHFFFAOYSA-N 0.000 description 1
- 102100032401 Charged multivesicular body protein 2a Human genes 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 102100024827 Dynamin-1-like protein Human genes 0.000 description 1
- 101000943253 Homo sapiens Charged multivesicular body protein 2a Proteins 0.000 description 1
- 101000909218 Homo sapiens Dynamin-1-like protein Proteins 0.000 description 1
- 101100272590 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIT2 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 239000000741 silica gel Substances 0.000 description 1
- 229910002027 silica gel Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
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Abstract
本申请公开了一种3D存储器件，其特征在于，包括：CMOS电路，包括第一键合面，以及在第一键合面上暴露的第一外部焊盘；以及存储单元阵列，包括第二键合面，以及在第二键合面上暴露的第二外部焊盘，其中，CMOS电路的第一键合面与存储单元阵列的第二键合面彼此接触，第一外部焊盘与第二外部焊盘彼此键合，从而实现CMOS电路和存储单元阵列之间的电连接，CMOS电路还包括在第一键合面上形成的多个第一凹槽，和/或存储单元阵列还包括在第二键合面上形成的多个第二凹槽，多个第一凹槽和多个第二凹槽形成散热通道。本发明通过在CMOS电路和存储单元阵列的键合表面上提供散热通道，可以提高3D存储器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术领域，特别涉及一种3D存储器件。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用半导体衬底形成CMOS电路，采用叠层结构形成存储单元阵列，该叠层结构包括选择晶体管和存储晶体管的栅极导体，然后将CMOS电路和存储单元阵列彼此键合。在该3D存储器件中，采用大量金属布线提供CMOS电路与存储单元阵列之间的电连接，布线密度的增加将会影响3D存储器件的良率和可靠性。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件，其中，在CMOS电路和存储单元阵列的键合表面上形成凹槽以提供散热通道，从而提高3D存储器件的良率和可靠性。
根据本发明的实施例，提供一种3D存储器件，其特征在于，包括：CMOS电路，包括第一键合面，以及在所述第一键合面上暴露的第一外部焊盘；以及存储单元阵列，包括第二键合面，以及在所述第二键合面上暴露的第二外部焊盘，其中，所述CMOS电路的第一键合面与所述存储单元阵列的第二键合面彼此接触，所述第一外部焊盘与所述第二外部焊盘彼此键合，从而实现所述CMOS电路和所述存储单元阵列之间的电连接，所述CMOS电路还包括在所述第一键合面上形成的多个第一凹槽，和/或所述存储单元阵列还包括在所述第二键合面上形成的多个第二凹槽，所述多个第一凹槽和所述多个第二凹槽形成散热通道。
优选地，所述多个第一凹槽在所述第一键合面上横向延伸，从所述CMOS电路的第一侧壁到达第二侧壁，所述多个第二凹槽在所述第二键合面上横向延伸，从所述存储单元阵列的第一侧壁到达第二侧壁。
优选地，所述多个第一凹槽与所述多个第二凹槽彼此相连形成整体的空腔。
优选地，所述CMOS电路和所述存储单元阵列分别包括各自的多个布线层，所述多个布线层横向延伸。
优选地，所述CMOS电路和所述存储单元阵列分别包括各自的多个导电通道，用于提供所述多个布线层彼此之间的电连接。
优选地，所述多个第一凹槽从所述CMOS电路的第一键合面向内延伸至所述CMOS电路的布线层，所述多个第二凹槽从所述存储单元阵列的第二键合面向内延伸至所述存储单元阵列的布线层。
优选地，所述多个第一凹槽和所述多个第二凹槽填充有导热材料。
优选地，所述CMOS电路还包括：半导体衬底；位于所述半导体衬底中的多个晶体管；位于所述半导体衬底上并且与所述多个晶体管相连接的多个接触焊盘；以及位于所述半导体衬底上的绝缘层，其中，所述多个布线层和所述多个导电通道位于所述绝缘层中，所述第一外部焊盘位于所述绝缘层上，所述第一键合面为所述绝缘层的自由表面，所述多个接触焊盘经由所述多个布线层和所述多个导电通道连接至相应的第一外部焊盘。
优选地，所述存储单元阵列还包括：半导体衬底；位于所述半导体衬底中的公共源区；位于所述半导体衬底上的栅叠层结构，所述栅叠层结构包括多个层面的栅极导体；贯穿所述栅叠层结构的多个沟道柱；位于所述栅叠层结构上的多个接触焊盘；以及位于所述栅叠层结构上的绝缘层，其中，所述多个沟道柱的第一端延伸至所述公共源区，第二端连接至相应的接触焊盘，所述多个层面的栅极导体分别连接至相应的接触焊盘，所述多个布线层和所述多个导电通道位于所述绝缘层中，所述第二外部焊盘位于所述绝缘层上，所述第二键合面为所述绝缘层的自由表面，所述多个接触焊盘经由所述多个布线层和所述多个导电通道连接至相应的第二外部焊盘。
优选地，所述多个沟道柱和所述多个层面的栅极导体形成存储晶体管和选择晶体管。
优选地，所述存储单元阵列还包括：贯穿所述栅叠层结构的多个假沟道柱，所述多个假沟道柱未与所述接触焊盘相连接。
优选地，所述存储单元阵列还包括：贯穿所述栅叠层结构的至少一个附加导电通道，所述至少一个附加导电通道的第一端延伸至所述公共源区，第二端连接至相应的接触焊盘。
根据该实施例的3D存储器件，在CMOS电路和存储单元阵列至少之一的表面上形成成凹槽，从而提供散热路径。在CMOS电路的工作期间以及存储单元阵列的工作期间产生大量的热量。由于CMOS电路和存储单元阵列的相对表面彼此键合，因此，热量集中于键合表面附近，并且经由散热路径释放。该热量的释放可以保持3D存储器件的工作温度符合要求，从而在3D存储器件利用隧穿原理写入数据时不会发生写入数据错误，以及避免过高的温度导致器件损坏。因此，根据该实施例的3D存储器件提高了良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2a和2b分别示出根据本发明第一实施例的3D存储器件的内部结构的透视图和整体透视图。
图3示出根据本发明第一实施例的3D存储器件截面图。
图4分别示出根据本发明第二实施例的3D存储器件截面图。
图5分别示出根据本发明第三实施例的3D存储器件截面图。
图6a至6g示出根据本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在NAND结构的3D存储器件中，采用半导体衬底形成CMOS电路，采用叠层结构形成存储单元阵列，该叠层结构提供选择晶体管和存储晶体管的栅极导体，然后将CMOS电路和存储单元阵列彼此键合。CMOS电路和存储单元阵列均包含布线层，其中采用大量金属布线提供CMOS电路和存储单元阵列之间的电连接。
本申请的发明人发现，在CMOS电路的工作期间以及存储单元阵列的工作期间会产生大量的热量。由于CMOS电路和存储单元阵列的相对表面彼此键合，因此，CMOS电路和存储单元阵列的大量布线位于键合表面附近，使得热量集中于此处无法释放。该热量的累积导致3D存储器件的温度过高。3D存储器件利用隧穿原理写入数据，因此，3D存储器件对于环境温度比较敏感，过高的温度可能导致写入数据错误。在更严重的情形下，过高的温度可能导致CMOS电路和存储单元阵列之间的电连接断开，导致器件损坏。现有的3D存储器件在CMOS电路和存储单元阵列之间没有散热路径，从而影响了3D存储器件的良率和可靠性。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a和2b分别示出根据本发明第一实施例的3D存储器件的内部结构的透视图和整体透视图，图3示出根据本发明第一实施例的3D存储器件截面图。
为了清楚起见，在图2a中仅示出3D存储器件的内部结构，其中未示出存储单元阵列的半导体衬底、以及CMOS电路和存储单元阵列中的绝缘层，在图2b中仅示出3D存储器的外部结构。
在该实施例中示出的3D存储器件200包括堆叠的CMOS电路210和存储单元阵列220。
CMOS电路210包括半导体衬底201、位于半导体衬底201上的多个接触焊盘261、位于多个接触焊盘261上的多个布线层263、位于多个布线层263上的多个外部焊盘264、以及在垂直于半导体衬底201的表面的方向上提供互连的导电通道262。尽管未示出，然而可以理解，在半导体衬底201中形成有多个晶体管。多个布线层263彼此之间、以及多个布线层263与接触焊盘261和外部焊盘264之间采用层间绝缘层彼此隔开，并且采用贯穿层间绝缘层的导电通道262彼此电连接。在图2a中未示出层间绝缘层。
在CMOS电路210中，接触焊盘261与半导体衬底201中的晶体管电连接，该接触焊盘261经由导电通道262连接至布线层263，然后布线层263经由导电通道262连接自外部焊盘264。该外部焊盘264提供CMOS电路210内部的晶体管与存储单元阵列220之间的电连接。
存储单元阵列220包括4*3共计12个存储单元串，每个存储单元串包括4个存储单元，从而形成4*4*3共计48个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
存储单元阵列220包括半导体衬底101、位于半导体衬底101上的栅叠层结构、贯穿栅叠层结构的沟道柱110、位于栅叠层结构上的互连结构。该互连结构包括多个导电通道161、与多个导电通道161分别接触的多个接触焊盘162、位于多个接触焊盘162上的多个布线层164、位于多个布线层164上的多个外部焊盘165、以及在垂直于半导体衬底101的表面的方向上提供互连的导电通道163。栅叠层结构例如包括栅极导体121、122和123。栅叠层结构中的多个栅极导体例如形成台阶状，用于提供导电通道161延伸到达相应的栅极导体的空间。
在存储单元阵列220中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。在图2a中未示出层间绝缘层。
在该实施例中，沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构，并且排列成阵列。半导体衬底位于栅叠层结构上方，其中形成有公共源区(图中未示出)。沟道柱110的第一端共同连接至公共源区，沟道柱110的第二端经由导电通道和布线连接至相应的外部焊盘165。此处的导电通道和布线层的作用与位线BL相同。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)151分割成不同的栅线。同一行的多个沟道柱110的栅线分别经由导电通道和布线连接至相应的外部焊盘165。为了清楚起见，在图中未示出栅极导体122与接触焊盘之间的一部分导电通道和布线层。此处的导电通道和布线层的作用与串选择线SSL相同。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙151分割成不同的栅线，则同一层面的栅线分别经由导电通道和布线连接至相应的外部焊盘165。为了清楚起见，在图中未示出栅极导体121与接触焊盘之间的一部分导电通道和布线层。此处的导电通道和布线层的作用与字线WL1至WL4相同。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙151分割成不同的栅线，则栅线分别经由导电通道和布线连接至相应的外部焊盘165。此处的导电通道和布线层的作用与地选择线GSL相同。
优选地，在该实施例中还可以包括假沟道柱130，假沟道柱130与沟道柱110的内部结构可以相同，并且至少穿过栅叠层结构中的至少一部分栅极导体。然而，假沟道柱130未与外部焊盘165相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱130没有形成有效的存储单元。
优选地，在该实施例中还可以包括导电通道141和绝缘衬里142，导电通道141穿过栅叠层结构，并且与栅叠层结构之间由绝缘衬里142彼此绝缘。导电通道141的第一端延伸至栅叠层上方的半导体衬底中，到达公共源区，第二端连接至布线层。此处的导电通道和布线层的作用与源线GL相同。
在形成CMOS电路210和存储单元阵列220之后，将二者彼此键合成3D存储器件200。CMOS电路210和存储单元阵列220彼此相对的表面为各自的键合表面。CMOS电路210和存储单元阵列220的大量布线位于各自的键合表面附近。
参见图2b，根据该实施例的3D存储器件200，CMOS电路210的导电通道和布线层位于至少一个绝缘层202中，存储单元阵列220的导电通道和布线层位于至少一个绝缘层102中。CMOS电路210和存储单元阵列220的键合表面分别为绝缘层202和102彼此相对的表面。进一步地，CMOS电路210的外部焊盘264和存储单元阵列220的外部焊盘165分别在相应的键合表面上暴露，并且彼此相对设置。因此，在将CMOS电路210和存储单元阵列220彼此键合成3D存储器件200时，CMOS电路210的外部焊盘264和存储单元阵列220的外部焊盘165彼此接触，从而实现CMOS电路210与存储单元阵列220之间的电连接。
进一步地，根据该实施例的3D存储器件200，在CMOS电路210和存储单元阵列220至少之一的键合表面形成有凹槽203和103。凹槽203和103在CMOS电路210和存储单元阵列220的键合表面上横向延伸，例如具有大致矩形或梯形的截面形状。在CMOS电路210和存储单元阵列220彼此键合形成的3D存储器件200中，凹槽203和103与外界环境连通，从而在CMOS电路和存储单元阵列之间提供散热路径。
优选地，在CMOS电路210和存储单元阵列220的键合表面分别形成有凹槽203和103，并且彼此相对设置。因此，在将CMOS电路210和存储单元阵列220彼此键合成3D存储器件200时，CMOS电路210的凹槽203和存储单元阵列220的凹槽103彼此相连形成与外界环境连通的空腔，从而在CMOS电路和存储单元阵列之间提供散热路径。
图4分别示出根据本发明第二实施例的3D存储器件截面图。
在该实施例中示出的3D存储器件300包括堆叠的CMOS电路210和存储单元阵列220。以下仅仅详述第二实施例与第一实施例的不同之处。
在CMOS电路210和存储单元阵列220的键合表面分别形成有凹槽323和313，并且彼此相对设置。凹槽323和313在CMOS电路210和存储单元阵列220的键合表面上横向延伸，以及进一步沿着垂直于键合表面的方向延伸至布线层263和164，例如具有不规则的截面形状。在CMOS电路210和存储单元阵列220彼此键合形成的3D存储器件200中，凹槽323和313与外界环境连通，从而在CMOS电路和存储单元阵列之间提供散热路径。
根据该实施例的3D存储器件，在CMOS电路和存储单元阵列至少之一的表面上形成延伸至布线层的凹槽，从而提供散热路径。在CMOS电路的工作期间以及存储单元阵列的工作期间产生大量的热量。由于CMOS电路和存储单元阵列的相对表面彼此键合，因此，热量集中于键合表面附近，并且经由散热路径释放。该热量的释放可以保持3D存储器件的工作温度符合要求，从而在3D存储器件利用隧穿原理写入数据时不会发生写入数据错误，以及避免过高的温度导致器件损坏。因此，根据该实施例的3D存储器件提高了良率和可靠性。
图5分别示出根据本发明第三实施例的3D存储器件截面图。
在该实施例中示出的3D存储器件400包括堆叠的CMOS电路210和存储单元阵列220。以下仅仅详述第三实施例与第一实施例的不同之处。
在CMOS电路210和存储单元阵列220的键合表面分别形成有凹槽，并且彼此相对设置，以及在凹槽中填充导热材料423和413，例如铜、银、导热硅胶。导热材料423和413在CMOS电路210和存储单元阵列220的键合表面上横向延伸，优选地，经由导电通道到达布线层263和164。在CMOS电路210和存储单元阵列220彼此键合形成的3D存储器件200，导热材料423和413彼此接触形成整体，并且与外界环境连通，从而在CMOS电路和存储单元阵列之间提供散热路径。
根据该实施例的3D存储器件，在CMOS电路和存储单元阵列至少之一的表面上形成凹槽，以及在凹槽中填充导热材料，优选地，经由导电通道到达布线层，从而提供散热路径。在CMOS电路的工作期间以及存储单元阵列的工作期间产生大量的热量。由于CMOS电路和存储单元阵列的相对表面彼此键合，因此，热量集中于键合表面附近，并且经由散热路径释放。该热量的释放可以保持3D存储器件的工作温度符合要求，从而在3D存储器件利用隧穿原理写入数据时不会发生写入数据错误，以及避免过高的温度导致器件损坏。因此，根据该实施例的3D存储器件提高了良率和可靠性。
图6a至6g示出根据本发明第一实施例的3D存储器件制造方法的各个阶段的截面图，其中图6a至6d示出存储单元阵列的制造步骤，图6e和6f示出CMOS电路的制造步骤，图6g示出CMOS与存储单元阵列的键合。所述截面图沿着图2a中的AA线截取。
该方法开始于已经在半导体衬底101上形成多个阱区的半导体结构，在该实施例中，半导体衬底101例如是单晶硅衬底。
在该实施例中，为了便于对3D存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区。例如，半导体衬底101包括多个沟道柱的公共源区。
如图6a所示，在半导体衬底101上形成绝缘叠层结构。
该绝缘叠层结构包括堆叠的多个牺牲层152，相邻的牺牲层152由绝缘层102彼此隔开。在该实施例中，绝缘层102例如由氧化硅组成，牺牲层152例如由氮化硅组成。
如下文所述，牺牲层152将置换成栅极导体121至123，栅极导体121一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体122一步连接至字线。为了形成从栅极导体121至123到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图6a中将多个牺牲层152之间的层间绝缘层和覆盖绝缘叠层结构的层间绝缘层整体示出为绝缘层102。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层152之间及其上方的多个层间绝缘层。
进一步地，在绝缘叠层结构中形成沟道孔。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构中形成沟道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在公共源区的下方附近停止，以及蚀刻在第一绝缘区域的下方附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
进一步地，在沟道孔中形成沟道柱110。沟道柱110的下部包括半导体层。进一步地，沟道柱110包括从其上部延伸至半导体层的沟道层。为了清楚起见，在图6a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层上的隧穿介质层、电荷存储层和阻挡介质层，在沟道柱110的两端，沟道柱110包括堆叠在沟道层或半导体层上的阻挡介质层。沟道柱110的下端与半导体衬底101中的公共源区相接触。在最终的3D存储器件中，沟道柱110的上端将与布线层相连接，从而形成有效的存储单元。所述沟道柱110的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)。
优选地，在沟道孔中形成假沟道柱130。假沟道柱130与沟道柱110的内部结构可以相同，并且至少穿过栅叠层结构中的至少一部分栅极导体。然而，在最终的3D存储器件中，假沟道柱130的上端未与布线层相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。
优选地，在绝缘叠层结构中形成贯穿孔，以及在贯穿孔中形成导电通道141和绝缘衬里142。导电通道141穿过绝缘叠层结构，并且与绝缘叠层结构之间由绝缘衬里142彼此隔开。导电通道141的一端延伸至绝缘叠层结构下方的半导体衬底101中，到达公共源区，另一端将连接至布线层。
如图6b所示，在绝缘叠层结构中，将牺牲层152置换成栅极导体121至123，形成栅叠层结构。
在该步骤中，在绝缘叠层结构中形成栅线缝隙151(参见图2a)，采用绝缘层102作为蚀刻停止层，经由栅线缝隙151通过蚀刻去除牺牲层152以形成空腔，以及采用金属层填充空腔以形成栅极导体121至123，其中，多个栅极导体121至123和绝缘层102交替堆叠。相应地，多个沟道柱110贯穿栅叠层结构。
在形成栅线缝隙151时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。在该实施例中，栅线缝隙151将栅极导体121至123分割成多条栅线。
在形成空腔时，利用栅线缝隙151作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的绝缘层102和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙151。绝缘叠层结构中的牺牲层152的端部暴露于栅线缝隙151的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙151的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的绝缘层102去除牺牲层152。
在形成栅极导体121至123时，利用栅线缝隙151作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙151和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
如图6c所示，在栅叠层结构上方，形成互连结构。
该互连结构包括位于栅叠层结构上方的多个导电通道161、与多个导电通道161分别接触的多个接触焊盘162、位于多个接触焊盘162上的多个布线层164、位于多个布线层164上的多个外部焊盘165、以及在垂直于半导体衬底101的表面的方向上提供互连的导电通道163。
在该步骤形成的半导体结构是存储单元阵列220，其中，栅叠层结构与沟道柱一起形成了选择晶体管和存储晶体管。在沟道柱110的中间部分，栅极导体121至123与沟道柱110内部的沟道层、隧穿介质层、电荷存储层和阻挡介质层一起，形成存储晶体管。在沟道柱110的两端，栅极导体121至123与沟道柱110内部的沟道层(或半导体层)和阻挡介质层一起，形成选择晶体管。
栅叠层结构中的栅极导体121、122和123例如形成台阶状，用于提供导电通道161延伸到达相应的栅极导体的空间。存储单元阵列220的导电通道和布线层位于至少一个绝缘层102中。如上所述，在图中示出绝缘层102为单层，然而，绝缘层102可以实际上由多个层间绝缘层组成，包括用于隔开栅极导体121、122和123的多个层间绝缘层和用于隔开不同布线层的多个层间绝缘层。此外，接触焊盘162和外部焊盘165也可以位于单独的层间绝缘层上。
进一步地，沟道柱110的第一端共同连接至半导体衬底101中的公共源区，沟道柱110的第二端经由导电通道161连接至接触焊盘162，然后经由导电通道和布线连接至相应的外部焊盘165。导电通道141的第一端延伸至半导体衬底101中的公共源区，第二端经由导电通道161连接至接触焊盘162，然后经由导电通道和布线连接至相应的外部焊盘165。
存储单元阵列220的键合表面为绝缘层102的第一表面。在该步骤中，第一表面是暴露的自由表面。外部焊盘165的接触面在第一表面上露出。
如图6d所示，在存储单元阵列220的绝缘层102表面形成凹槽103。
在绝缘层102的第一表面上，例如，凹槽103位于外部焊盘165之间的区域中。优选地，凹槽103在绝缘层102的第一表面的长度方向或宽度方向上延伸，从绝缘层102的一个侧壁延伸至另一个侧壁，从而横向贯穿绝缘层102。
在该步骤中，例如在绝缘层102的第一表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘层102中形成凹槽103。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在绝缘层102的表面内部一定距离处停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
如图6e所示，在半导体衬底201中形成CMOS电路的晶体管(未示出)，以及在半导体衬底201上形成互连结构。
在该实施例中，半导体衬底201例如是单晶硅衬底。为了形成晶体管，在半导体衬底201中形成多个掺杂区。例如，半导体衬底201包括多个晶体管的源区和漏区。
在该步骤形成的半导体结构是CMOS电路210，其中，在半导体衬底201中形成的多个晶体管的掺杂区经由互连结构提供外部电连接。
互连结构包括位于半导体衬底201上的多个接触焊盘261、位于多个接触焊盘261上的多个布线层263、位于多个布线层263上的多个外部焊盘264、以及在垂直于半导体衬底201的表面的方向上提供互连的导电通道262。多个布线层260彼此之间、以及多个布线层260与接触焊盘261和外部焊盘264之间采用绝缘层202彼此隔开，并且采用绝缘层202中的导电通道262彼此电连接。
如图6f所示，在CMOS电路210的绝缘层202表面形成凹槽203。
在绝缘层202的第一表面上，例如，凹槽203位于外部焊盘264之间的区域中。优选地，凹槽203在绝缘层202的第一表面的长度方向或宽度方向上延伸，从绝缘层202的一个侧壁延伸至另一个侧壁，从而横向贯穿绝缘层202。
在该步骤中，例如在绝缘层202的第一表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘层202中形成凹槽203。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在绝缘层202的表面内部一定距离处停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
如图6g所示，将CMOS电路210和存储单元阵列220彼此键合成3D存储器件200。
在将CMOS电路210和存储单元阵列220彼此键合成3D存储器件200时，CMOS电路210的外部焊盘264和存储单元阵列220的外部焊盘165彼此接触，从而实现CMOS电路210与存储单元阵列220之间的电连接。
在CMOS电路210和存储单元阵列220至少之一的键合表面形成有凹槽203和103。凹槽203和103在CMOS电路210和存储单元阵列220的键合表面上横向延伸，例如具有大致矩形或梯形的截面形状。在CMOS电路210和存储单元阵列220彼此键合形成的3D存储器件200中，凹槽203和103与外界环境连通，从而在CMOS电路和存储单元阵列之间提供散热路径。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (12)
1.一种3D存储器件，其特征在于，包括：
CMOS电路，包括第一键合面，以及在所述第一键合面上暴露的第一外部焊盘；以及
存储单元阵列，包括第二键合面，以及在所述第二键合面上暴露的第二外部焊盘，
其中，所述CMOS电路的第一键合面与所述存储单元阵列的第二键合面彼此接触，所述第一外部焊盘与所述第二外部焊盘彼此键合，从而实现所述CMOS电路和所述存储单元阵列之间的电连接，
所述CMOS电路还包括在所述第一键合面上形成的多个第一凹槽，和/或所述存储单元阵列还包括在所述第二键合面上形成的多个第二凹槽，所述多个第一凹槽和所述多个第二凹槽形成散热通道。
2.根据权利要求1所述的3D存储器件，其特征在于，所述多个第一凹槽在所述第一键合面上横向延伸，从所述CMOS电路的第一侧壁到达第二侧壁，所述多个第二凹槽在所述第二键合面上横向延伸，从所述存储单元阵列的第一侧壁到达第二侧壁。
3.根据权利要求2所述的3D存储器件，其特征在于，所述多个第一凹槽与所述多个第二凹槽彼此相连形成整体的空腔。
4.根据权利要求2所述的3D存储器件，其特征在于，所述CMOS电路和所述存储单元阵列分别包括各自的多个布线层，所述多个布线层横向延伸。
5.根据权利要求4所述的3D存储器件，其特征在于，所述CMOS电路和所述存储单元阵列分别包括各自的多个导电通道，用于提供所述多个布线层彼此之间的电连接。
6.根据权利要求4所述的3D存储器件，所述多个第一凹槽从所述CMOS电路的第一键合面向内延伸至所述CMOS电路的布线层，所述多个第二凹槽从所述存储单元阵列的第二键合面向内延伸至所述存储单元阵列的布线层。
7.根据权利要求4所述的3D存储器件，其特征在于，所述多个第一凹槽和所述多个第二凹槽填充有导热材料。
8.根据权利要求5所述的3D存储器件，其特征在于，所述CMOS电路还包括：
半导体衬底；
位于所述半导体衬底中的多个晶体管；
位于所述半导体衬底上并且与所述多个晶体管相连接的多个接触焊盘；以及
位于所述半导体衬底上的绝缘层，
其中，所述多个布线层和所述多个导电通道位于所述绝缘层中，所述第一外部焊盘位于所述绝缘层上，所述第一键合面为所述绝缘层的自由表面，
所述多个接触焊盘经由所述多个布线层和所述多个导电通道连接至相应的第一外部焊盘。
9.根据权利要求5所述的3D存储器件，其特征在于，所述存储单元阵列还包括：
半导体衬底；
位于所述半导体衬底中的公共源区；
位于所述半导体衬底上的栅叠层结构，所述栅叠层结构包括多个层面的栅极导体；
贯穿所述栅叠层结构的多个沟道柱；
位于所述栅叠层结构上的多个接触焊盘；以及
位于所述栅叠层结构上的绝缘层，
其中，所述多个沟道柱的第一端延伸至所述公共源区，第二端连接至相应的接触焊盘，
所述多个层面的栅极导体分别连接至相应的接触焊盘，
所述多个布线层和所述多个导电通道位于所述绝缘层中，所述第二外部焊盘位于所述绝缘层上，所述第二键合面为所述绝缘层的自由表面，
所述多个接触焊盘经由所述多个布线层和所述多个导电通道连接至相应的第二外部焊盘。
10.根据权利要求9所述的3D存储器件，其特征在于，所述多个沟道柱和所述多个层面的栅极导体形成存储晶体管和选择晶体管。
11.根据权利要求9所述的3D存储器件，其特征在于，所述存储单元阵列还包括：贯穿所述栅叠层结构的多个假沟道柱，所述多个假沟道柱未与所述接触焊盘相连接。
12.根据权利要求9所述的3D存储器件，其特征在于，所述存储单元阵列还包括：贯穿所述栅叠层结构的至少一个附加导电通道，所述至少一个附加导电通道的第一端延伸至所述公共源区，第二端连接至相应的接触焊盘。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811139601.5A CN109119426B (zh) | 2018-09-28 | 2018-09-28 | 3d存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811139601.5A CN109119426B (zh) | 2018-09-28 | 2018-09-28 | 3d存储器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109119426A true CN109119426A (zh) | 2019-01-01 |
| CN109119426B CN109119426B (zh) | 2024-04-16 |
Family
ID=64857064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811139601.5A Active CN109119426B (zh) | 2018-09-28 | 2018-09-28 | 3d存储器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109119426B (zh) |
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|---|---|---|---|---|
| CN109994444A (zh) * | 2019-03-29 | 2019-07-09 | 长江存储科技有限责任公司 | 晶片键合结构及其制作方法 |
| CN111883538A (zh) * | 2019-05-02 | 2020-11-03 | 爱思开海力士有限公司 | 半导体存储器装置的制造方法 |
| WO2020220483A1 (en) * | 2019-04-30 | 2020-11-05 | Yangtze Memory Technologies Co., Ltd. | Bonded memory devices having flash memory controller and fabrication and operation methods thereof |
| WO2020258130A1 (en) * | 2019-06-27 | 2020-12-30 | Yangtze Memory Technologies Co., Ltd. | Novel 3d nand memory device and method of forming the same |
| CN113097244A (zh) * | 2021-03-11 | 2021-07-09 | 长江先进存储产业创新中心有限责任公司 | 一种半导体器件的形成方法及半导体器件 |
| CN113224026A (zh) * | 2020-02-05 | 2021-08-06 | 爱思开海力士有限公司 | 半导体存储器装置 |
| CN113540117A (zh) * | 2020-06-29 | 2021-10-22 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
| WO2023272584A1 (en) * | 2021-06-30 | 2023-01-05 | Yangtze Memory Technologies Co., Ltd. | Peripheral circuit having recess gate transistors and method for forming the same |
| US11864388B2 (en) | 2019-08-23 | 2024-01-02 | Yangtze Memory Technologies Co., Ltd. | Vertical memory devices |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020003307A1 (en) * | 2000-07-05 | 2002-01-10 | Tadatomo Suga | Semiconductor device and method for fabricating the device |
| US20110127652A1 (en) * | 2007-01-15 | 2011-06-02 | Zycube Co., Ltd. | Three-dimensional semiconductor integrated circuit device and method of fabricating the same |
| CN102881602A (zh) * | 2012-10-18 | 2013-01-16 | 贵州振华风光半导体有限公司 | 工作温度可控多芯片组件的集成方法 |
| CN104201157A (zh) * | 2014-08-08 | 2014-12-10 | 武汉新芯集成电路制造有限公司 | 混合键合工艺中的半导体散热结构和方法 |
| US20150179660A1 (en) * | 2013-12-19 | 2015-06-25 | SanDisk Technologies, Inc. | Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof |
| CN105702696A (zh) * | 2016-04-12 | 2016-06-22 | 华天科技（昆山）电子有限公司 | 影像传感芯片的封装结构及其制作方法 |
| US9691782B1 (en) * | 2016-04-29 | 2017-06-27 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
| CN107658315A (zh) * | 2017-08-21 | 2018-02-02 | 长江存储科技有限责任公司 | 半导体装置及其制备方法 |
| US20180175008A1 (en) * | 2015-01-09 | 2018-06-21 | Silicon Genesis Corporation | Three dimensional integrated circuit |
-
2018
- 2018-09-28 CN CN201811139601.5A patent/CN109119426B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020003307A1 (en) * | 2000-07-05 | 2002-01-10 | Tadatomo Suga | Semiconductor device and method for fabricating the device |
| US20110127652A1 (en) * | 2007-01-15 | 2011-06-02 | Zycube Co., Ltd. | Three-dimensional semiconductor integrated circuit device and method of fabricating the same |
| CN102881602A (zh) * | 2012-10-18 | 2013-01-16 | 贵州振华风光半导体有限公司 | 工作温度可控多芯片组件的集成方法 |
| US20150179660A1 (en) * | 2013-12-19 | 2015-06-25 | SanDisk Technologies, Inc. | Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof |
| CN104201157A (zh) * | 2014-08-08 | 2014-12-10 | 武汉新芯集成电路制造有限公司 | 混合键合工艺中的半导体散热结构和方法 |
| US20180175008A1 (en) * | 2015-01-09 | 2018-06-21 | Silicon Genesis Corporation | Three dimensional integrated circuit |
| CN105702696A (zh) * | 2016-04-12 | 2016-06-22 | 华天科技（昆山）电子有限公司 | 影像传感芯片的封装结构及其制作方法 |
| WO2017177631A1 (zh) * | 2016-04-12 | 2017-10-19 | 华天科技（昆山）电子有限公司 | 影像传感芯片的封装结构及其制作方法 |
| US9691782B1 (en) * | 2016-04-29 | 2017-06-27 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
| CN107342291A (zh) * | 2016-04-29 | 2017-11-10 | 三星电子株式会社 | 非易失性存储装置 |
| CN107658315A (zh) * | 2017-08-21 | 2018-02-02 | 长江存储科技有限责任公司 | 半导体装置及其制备方法 |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109994444A (zh) * | 2019-03-29 | 2019-07-09 | 长江存储科技有限责任公司 | 晶片键合结构及其制作方法 |
| CN109994444B (zh) * | 2019-03-29 | 2021-07-16 | 长江存储科技有限责任公司 | 晶片键合结构及其制作方法 |
| WO2020220483A1 (en) * | 2019-04-30 | 2020-11-05 | Yangtze Memory Technologies Co., Ltd. | Bonded memory devices having flash memory controller and fabrication and operation methods thereof |
| CN111883538A (zh) * | 2019-05-02 | 2020-11-03 | 爱思开海力士有限公司 | 半导体存储器装置的制造方法 |
| CN111883538B (zh) * | 2019-05-02 | 2023-07-07 | 爱思开海力士有限公司 | 半导体存储器装置的制造方法 |
| US11996370B2 (en) | 2019-05-02 | 2024-05-28 | SK Hynix Inc. | Manufacturing method of a semiconductor memory device |
| US11705402B2 (en) | 2019-05-02 | 2023-07-18 | SK Hynix Inc. | Manufacturing method of a semiconductor memory device |
| JP2022524453A (ja) * | 2019-06-27 | 2022-05-02 | 長江存儲科技有限責任公司 | 新規な３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法 |
| US11088166B2 (en) | 2019-06-27 | 2021-08-10 | Yangtze Memory Technologies Co., Ltd. | 3D NAND memory device and method of forming the same |
| US11563029B2 (en) | 2019-06-27 | 2023-01-24 | Yangtze Memory Technologies Co., Ltd. | 3D NAND memory device and method of forming the same |
| US11616077B2 (en) | 2019-06-27 | 2023-03-28 | Yangtze Memory Technologies Co., Ltd. | 3D NAND memory device and method of forming the same |
| JP7292403B2 (ja) | 2019-06-27 | 2023-06-16 | 長江存儲科技有限責任公司 | 新規な３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法 |
| WO2020258130A1 (en) * | 2019-06-27 | 2020-12-30 | Yangtze Memory Technologies Co., Ltd. | Novel 3d nand memory device and method of forming the same |
| US11864388B2 (en) | 2019-08-23 | 2024-01-02 | Yangtze Memory Technologies Co., Ltd. | Vertical memory devices |
| CN113224026A (zh) * | 2020-02-05 | 2021-08-06 | 爱思开海力士有限公司 | 半导体存储器装置 |
| CN113540117A (zh) * | 2020-06-29 | 2021-10-22 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
| CN113097244A (zh) * | 2021-03-11 | 2021-07-09 | 长江先进存储产业创新中心有限责任公司 | 一种半导体器件的形成方法及半导体器件 |
| WO2023272584A1 (en) * | 2021-06-30 | 2023-01-05 | Yangtze Memory Technologies Co., Ltd. | Peripheral circuit having recess gate transistors and method for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
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