CN113540117A - 半导体器件及其形成方法 - Google Patents

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memory array
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杨柏峰
杨世海
贾汉中
王圣祯
林佑明
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，半导体器件包括：存储器阵列，包括接触第一字线和第二字线的栅极介电层；以及氧化物半导体(OS)层，接触源极线和位线，栅极介电层设置在OS层和第一字线以及第二字线的每个之间；互连结构，位于存储器阵列上方，第二字线和互连结构之间的距离小于第一字线和互连结构之间的距离；以及集成电路管芯，接合至与存储器阵列相对的互连结构，集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至互连结构。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
作为实例，在用于包括无线电、电视、手机和个人计算器件的电子应用的集成电路中使用半导体存储器。半导体存储器包括两个主要类别。一类是易失性存储器；另一类是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，可以将其进一步分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在不通电时会丢失它们存储的信息。
另一方面，非易失性存储器可以将数据存储在它们上。一种类型的非易失性半导体存储器是铁电随机存取存储器(FERAM或FRAM)。FeRAM的优势包括它的快速写入/读取速度和小尺寸。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：存储器阵列，包括：栅极介电层，接触第一字线和第二字线；以及氧化物半导体(OS)层，接触源极线和位线，其中，所述栅极介电层设置在所述氧化物半导体层和所述第一字线以及所述第二字线的每个之间；互连结构，位于所述存储器阵列上方，其中，所述第二字线和所述互连结构之间的距离小于所述第一字线和所述互连结构之间的距离；以及集成电路管芯，接合至与所述存储器阵列相对的所述互连结构，其中，所述集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至所述互连结构。
本申请的另一些实施例提供了一种半导体器件，包括：逻辑管芯，包括半导体衬底；互连结构，位于所述逻辑管芯上方；以及存储器阵列，位于所述互连结构上方，所述存储器阵列包括：第一存储器单元，包括栅极介电层的接触第一字线的第一部分；以及第二存储器单元，包括所述栅极介电层的接触第二字线的第二部分，其中，所述第二存储器单元设置为在垂直于所述半导体衬底的主表面的第一方向上比所述第一存储器单元更远离所述互连结构，其中，所述第二字线在垂直于所述第一方向的第二方向上具有大于所述第一字线在所述第二方向上的长度的长度，并且其中，所述逻辑管芯包括配置为在所述存储器阵列中实施读取和写入操作的电路。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：形成存储器阵列，形成所述存储器阵列包括：在衬底上方形成多层堆叠件，所述多层堆叠件包括交替的导电层和介电层；图案化延伸穿过所述多层堆叠件的第一沟槽；沿所述第一沟槽的侧壁和底面沉积栅极介电层；以及在所述栅极介电层上方沉积氧化物半导体(OS)层；在所述存储器阵列上方形成第一互连结构；以及使用电介质至电介质接合和金属至金属接合将集成电路器件接合至所述第一互连结构。
附图说明
当接合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任何地增大或减小。
图1A和图1B示出了根据一些实施例的存储器阵列的立体图和电路图。
图2、图3、图4、图5、图6、图7A、图7B、图8A、图8B、图9、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图19C、图20A、图20B、图20C、图21、图22、图23、图24、图25、图26、图27、图28、图29、图30A、图30B、图30C、图30D、图31A、图31B、图31C、图32、图33、图34、图35、图36和图37示出了根据一些实施例的制造包括存储器阵列的半导体器件的变化视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了用于将半导体管芯接合至3D存储器阵列的方法以及由其形成的封装件。3D存储器阵列可以包括多个垂直堆叠的存储器单元。半导体管芯可以包括逻辑管芯、外围管芯(例如，输入/输出管芯等)、它们的组合等。可以在3D存储器阵列上方形成互连结构，并且半导体管芯可以接合至互连结构。在一些实施例中，半导体管芯可以包括衬底通孔(TSV)，并且半导体管芯的背侧(包括TSV)可以接合至互连结构。在一些实施例中，半导体管芯的前侧互连结构可以接合至形成在3D存储器阵列上方的互连结构。在一些实施例中，逻辑管芯和外围管芯的前侧或背侧可以每个接合至形成在3D存储器阵列上方的互连结构。通过形成在3D存储器上方的互连结构将半导体管芯接合至3D存储器阵列简化了3D存储器阵列和半导体管芯之间的布线、缩短了用于布线3D存储器阵列和半导体管芯之间的连接的接触件和导线的长度、减小了接触电阻并且改善了器件性能。
图1A和图1B示出了根据一些实施例的存储器阵列200的实例。图1A以立体图示出了根据一些实施例的存储器阵列200的部分的实例，并且图1B示出了存储器阵列200的电路图。存储器阵列200包括多个存储器单元202，其可以布置在行和列的网格中。可以进一步垂直堆叠存储器单元202以提供三维存储器阵列，从而增大器件密度。存储器阵列200可以设置在半导体管芯的后段制程(BEOL)中。例如，存储器阵列200可以设置在半导体管芯的互连层中，诸如设置在形成在半导体衬底上的一个或多个有源器件(例如，晶体管等)之上。
在一些实施例中，存储器阵列200是闪速存储器阵列，诸如NOR闪速存储器阵列等。存储器单元202的每个可以包括具有存储器膜90的晶体管204。存储器膜90可以用作栅极电介质。在一些实施例中，每个晶体管204的栅极电耦接至相应的字线(例如，导线72)，每个晶体管204的第一源极/漏极区域电耦接至相应的位线(例如，导线106)，并且每个晶体管204的第二源极/漏极区域电耦接至相应的源极线(例如，导线108)，该源极线将第二源极/漏极区域耦接至地。存储器阵列200的相同水平行中的存储器单元202可以共享共用字线，而存储器阵列200的相同垂直列中的存储器单元202可以共享共用源极线和共用位线。
存储器阵列200包括多个垂直堆叠的导线72(例如，字线)，具有设置在相邻的导线72之间的介电层52。导线72在平行于下面的衬底(在图1A和图1B中未单独示出)的主表面的方向上延伸。导线72可以具有阶梯配置，从而使得下部导线72长于上部导线72并且横向延伸超过上部导线72的端点。例如，在图1A中，示出了导线72的多个堆叠层，其中最顶部导线72最短，并且最底部导线72最长。导线72的相应长度可以在朝着下面的衬底的方向上增大。以这种方式，可以从存储器阵列200之上访问导线72的每个的部分，并且可以制成至导线72的每个的暴露部分的导电接触件。
存储器阵列200还包括多个导线106(例如，位线)和多个导线108(例如，源极线)。导线106和108可以每个在垂直于导线72的方向上延伸。介电材料102设置在相邻的导线106和导线108之间并且隔离相邻的导线106和导线108。导线106和108对以及相交的导线72限定每个存储器单元202的边界，并且介电材料98设置在导线106和导线108的相邻对之间并且隔离导线106和导线108的相邻对。在一些实施例中，导线108电耦接至地。虽然图1A示出了导线106相对于导线108的特定放置，但是应该理解，可以翻转导线106和导线108的放置。
存储器阵列200也可以包括氧化物半导体(OS)层92。OS层92可以为存储器单元202的晶体管204提供沟道区域。例如，当通过对应导线72施加适当的电压(例如，高于对应晶体管204的相应阈值电压(Vth))时，OS层92的与导线72相交的区域可以允许电流从导线106流至导线108(例如，在由箭头206指示的方向上)。
存储器膜90设置在导线72和OS层92之间，并且存储器膜90可以为晶体管204提供栅极电介质。在一些实施例中，存储器膜90包括铁电(FE)材料，诸如氧化铪、氧化铪锆、硅掺杂的氧化铪等。因此，存储器阵列200也可以称为铁电随机存取存储器(FERAM)阵列。可选地，存储器膜90可以是包括两个SiOx层之间的SiNx层(例如，ONO结构)、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等的多层结构。
存储器膜90可以在两个不同方向中的一个上极化，并且可以通过在整个存储器膜90上施加适当的电压差并且产生适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并且存储器膜90的连续区域可以横跨多个存储器单元202延伸。取决于存储器膜90的特定区域的极化方向，对应晶体管204的阈值电压变化，并且可以存储数字值(例如，0或1)。例如，当存储器膜90的区域具有第一电极化方向时，对应晶体管204可以具有相对低的阈值电压，并且当存储器膜90的区域具有第二电极化方向时，对应晶体管204可以具有相对高的阈值电压。两个阈值电压之间的差可以称为阈值电压漂移。更大的阈值电压漂移使更容易(例如，不容易出错)读取存储在对应存储器单元202中的数字值。
为了在存储器单元202上实施写入操作，横跨存储器膜90的对应于存储器单元202的部分施加写入电压。可以例如通过施加适当的电压至对应导线72(例如，对应字线)以及对应导线106和导线108(例如，对应位线和源极线)来施加写入电压。通过横跨存储器膜90的部分施加写入电压，可以改变存储器膜90的区域的极化方向。因此，对应晶体管204的对应阈值电压可以从低阈值电压切换至高阈值电压，反之亦然，并且可以在存储器单元202中存储数字值。因为导线72与导线106和导线108相交，所以可以选择单独的存储器单元202用于写入操作。
为了在存储器单元202上实施读取操作，将读取电压(例如，低阈值电压和高阈值电压之间的电压)施加至对应导线72(例如，对应字线)。取决于存储器膜90的对应区域的极化方向，存储器单元202的晶体管204可以导通或可以不导通。因此，对应导线106可以通过或可以不通过对应导线108(例如，耦接至地的对应源极线)放电，并且可以确定存储在存储器单元202中的数字值。因为导线72与导线106和导线108相交，所以可以选择单独的存储器单元202用于读取操作。
图1A还示出了在随后附图中使用的存储器阵列200的参考截面。截面A-A’沿导线72的纵轴并且在例如平行于电流流过晶体管204的OS层92的方向的方向上。截面B-B’垂直于截面A-A’和导线72的纵轴。截面B-B’延伸穿过介电材料98和介电材料102。截面C-C’平行于截面B-B’，并且延伸通过导线106。为了清楚，随后附图参考这些参考截面。
图2至图7A、图8A和图8B是制造半导体器件300和半导体器件400中的中间阶段的截面图，它们可以随后接合至存储器阵列200以形成封装的半导体器件。图7B是制造半导体器件300中的中间阶段的立体图。图9至图37是根据一些实施例的制造存储器阵列200和包括存储器阵列200的半导体器件中的中间阶段的视图。沿图1A所示的参考截面A-A’示出图9、图21至图29、图30A、图31A、图31B和图32至图37。沿图1A所示的参考截面B-B’示出图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B和图30B。沿图1A所示的参考截面C-C’示出图19C、图20C、图30C和图31C。图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A示出了顶视图。图30D示出了立体图。
在图2至图8A中，形成半导体器件300，并且在图8B中，形成半导体器件400。半导体器件300和半导体器件400可以包括逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、现场可编程门阵列(FPGA)、微控制器等)、外围管芯(例如，输入/输出管芯等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。如以下将讨论的，半导体器件300和半导体器件400可以接合至存储器阵列200，并且可以用于在存储器阵列200上实施读取/写入操作等。
在图2中，提供衬底350。衬底350可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底350可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底350的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
在图3中，在衬底350上方形成电路。电路包括衬底350的顶面处的晶体管。晶体管可以包括衬底350的顶面上方的栅极介电层302和栅极介电层302上方的栅电极304。源极/漏极区域306设置在栅极介电层302和栅电极304的相对侧上的衬底350中。沿栅极介电层302的侧壁形成将源极/漏极区域306与栅电极304分隔开适当横向距离的栅极间隔件308。晶体管可以包括鳍式场效应晶体管(FinFET)、纳米结构(例如，纳米片、纳米线、全环栅等)FET(纳米FET)、平面FET等或它们的组合，并且可以通过先栅极工艺或后栅极工艺形成。
第一ILD 310围绕并且隔离源极/漏极区域306、栅极介电层302和栅电极304，并且第二ILD 312位于第一ILD 310上方。源极/漏极接触件314延伸穿过第二ILD 312和第一ILD310，并且电耦接至源极/漏极区域306，并且栅极接触件316延伸穿过第二ILD 312，并且电耦接至栅电极304。互连结构320(包括一个或多个堆叠的介电层324和形成在一个或多个介电层324中的导电部件322)位于第二ILD 312、源极/漏极接触件314和栅极接触件316上方。互连结构320可以电耦接至栅极接触件316和源极/漏极接触件314以形成功能电路。在一些实施例中，由互连结构320形成的功能电路可以包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路等或它们的组合。在一些实施例中，功能电路可以包括解码器、处理器、多路复用器、控制器、感测放大器等，并且可以用于提供读取/写入操作并且否则控制随后接合至互连结构320的存储器阵列200。虽然图3讨论了形成在衬底350上方的晶体管，但是其它有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。可以在衬底350的前侧上方形成互连结构320，并且因此可以称为前侧互连结构。
在图4中，翻转图3的器件，并且将载体衬底352接合至互连结构320。可以翻转器件，从而使得衬底350的背侧面朝上。衬底350的背侧可以指与衬底350的在其上形成有源器件的前侧的相对侧。载体衬底352可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底352可以是晶圆，从而使得多个器件(诸如图3所示的器件)可以同时接合在载体衬底352上。
载体衬底352可以通过释放层354接合至互连结构320。释放层354可以由基于聚合物的材料形成，其可以与载体衬底352一起从将在随后步骤中形成的上面的结构去除。在一些实施例中，释放层354是当加热时失去其粘性的基于环氧树脂的热释放材料，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层354可以是当暴露于UV光时失去其粘性的紫外(UV)胶。释放层354可以以液体分配并且固化，可以是层压至载体衬底352上的层压膜等。释放层354的顶面可以齐平并且可以具有高度的平面性。
在图5中，将减薄工艺施加至衬底350的背侧。减薄工艺可以包括平坦化工艺(例如，机械研磨、化学机械抛光(CMP)等)、回蚀工艺、它们的组合等。可以减薄衬底350以缩短随后形成的衬底通孔(TSV)的长度。
在图6中，在衬底350中形成沟槽330。可以通过光刻和蚀刻的结合在衬底350中图案化沟槽330。蚀刻可以是任何可接受的蚀刻工艺，诸如湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。沟槽330可以延伸穿过衬底350以暴露源极/漏极区域306的表面。
在图7A和图7B中，在沟槽330中形成TSV 332。TSV 332可以包括一层或多层，诸如阻挡层、扩散层和填充材料。TSV 332可以电耦接至源极/漏极区域306。在一些实施例中，可以在与源极/漏极区域306相邻的沟槽330中形成硅化物区域(未单独示出)，并且TSV 332可以通过硅化物区域耦接至源极/漏极区域306。TSV 332可以包括钨(W)、钌(Ru)、钴(Co)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、镍(Ni)、它们的组合等。在沉积TSV 332的材料之后，可以实施诸如CMP的平坦化工艺以从衬底350的表面去除过量材料。
图7B示出了晶体管包括FinFET的实施例中的图7A的结构的立体图。为了清楚和易于说明，已经从图7A所示的视图垂直翻转图7B所示的视图。如图7B所示，鳍372形成为在衬底350上方延伸。虽然鳍372与衬底350示出为单一、连续的材料，但是鳍372和/或衬底350可以包括单一材料或多种材料。浅沟槽隔离(STI)区域370设置在衬底350中，并且鳍372在相邻的STI区域370之上并且从相邻的STI区域370之间突出。鳍372可以指在相邻的STI区域370之间延伸的部分。TSV 332可以替换鳍372的部分，从而延伸穿过STI区域370之间的衬底350以物理接触并且电耦接至源极/漏极区域306。
在图8A中，实施载体衬底剥离以将载体衬底352从互连结构320分离(剥离)，从而形成半导体器件300。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层354上，使得释放层354在光的热量下分解并且可以去除载体衬底352。也可以翻转图7A的器件，从而使得衬底350的前侧面朝上。在一些实施例中，可以进一步对半导体器件300实施切割工艺以形成单个半导体管芯。切割工艺可以包括锯切、激光烧蚀方法、蚀刻工艺、它们的组合等。在一些实施例中，可以在将半导体器件300接合至存储器阵列200之前实施切割工艺，从而使得单个半导体管芯接合至存储器阵列200。在一些实施例中，可以在将半导体器件300接合至存储器阵列200之后切割半导体器件300和存储器阵列200。
图8B示出了在减薄衬底350(见例如图5)之后并且在形成穿过衬底350(见例如图6)的沟槽330之前实施载体衬底剥离以从互连结构320分离(剥离)载体衬底352的实施例，从而形成半导体器件400。剥离可以包括将诸如激光或UV光的光投射在释放层354上，使得释放层354在光的热量下分解并且可以去除载体衬底352。可以在将半导体器件400接合至存储器阵列200之前或之后切割半导体器件400。
在图9中，提供衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。在一些实施例中，可以在衬底50的顶面上形成有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电阻器等)。在一些实施例中，晶体管可以是平面场效应晶体管(FET)、鳍式场效应晶体管(FinFET)、纳米场效应晶体管(纳米FET)等。
进一步在图9中，在衬底50上方形成多层堆叠件58。虽然多层堆叠件58示出为接触衬底50，但是任何数量的中间层可以设置在衬底50和多层堆叠件58之间。例如，包括绝缘层(例如，低k介电层)中的导电部件的一个或多个互连层可以设置在衬底50和多层堆叠件58之间。在一些实施例中，可以图案化导电部件以为衬底50和/或存储器阵列200(见图1A和图1B)上的有源器件提供电源、接地和/或信号线。
多层堆叠件58包括导电层54A-54G(统称为导电层54)和介电层52A-52G(统称为介电层52)的交替层。可以在随后步骤中图案化导电层54以限定导线72(例如，字线)。导电层54可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、钴、银、金、镍、铬、铪、铂、它们的组合等。介电层52可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合等。导电层54和介电层52可以每个使用例如化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、等离子体增强CVD(PECVD)等形成。虽然图9示出了特定数量的导电层54和介电层52，但是其它实施例可以包括不同数量的导电层54和介电层52。
在一些实施例中，衬底50可以是载体衬底。在衬底50是载体衬底的实施例中，可以在衬底50上方形成多层堆叠件58之前，在衬底50上方形成释放层(未单独示出)。衬底50可以是玻璃载体衬底、陶瓷载体衬底等。衬底50可以是晶圆，从而使得可以在衬底50上同时处理多个存储器阵列200。释放层可以由基于聚合物的材料形成，其可以随后与衬底50一起从上面的存储器阵列200去除。在一些实施例中，释放层是当加热时失去其粘性的基于环氧树脂的热释放材料，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层可以是当暴露于UV光时失去其粘性的紫外(UV)胶。释放层可以以液体分配并且固化，可以是层压至衬底50上的层压膜等。释放层的顶面可以齐平并且可以具有高度的平面性。
在图10A至图12B中，在多层堆叠件58中形成沟槽86，从而限定导线72。导线72可以对应于存储器阵列200中的字线，并且导线72可以为存储器阵列200(见图1A和图1B)的所得晶体管204提供栅电极。在图10A至图12B中，以“A”结尾的附图示出了顶视图，并且以“B”结尾的附图示出了沿图1A的参考截面B-B’的截面图。
在图10A和图10B中，在多层堆叠件58上方沉积硬掩模80。硬掩模80可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氮化硅、氮氧化硅等。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化硬掩模80。在硬掩模80上方形成并且图案化光刻胶82。可以图案化光刻胶82以形成暴露硬掩模80的顶面的部分的沟槽86。
在图11A和图11B中，使用诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合的可接受的蚀刻工艺将光刻胶82的图案转移至硬掩模80。蚀刻可以是各向异性的。因此，将沟槽86转移至硬掩模80。进一步在图11A和图11B中，使用诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合的一种或多种可接受的蚀刻工艺将硬掩模80的图案转移至多层堆叠件58。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过多层堆叠件58。导线72A-72G(例如，字线，统称为导线72)通过蚀刻沟槽86由导电层54A-54D形成。更具体地，通过蚀刻穿过导电层54的沟槽86，相邻的导线72可以彼此分隔开。在图12A和图12B中，可以通过诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、它们的组合等的可接受的工艺去除硬掩模80。
图13A至图16B示出了在沟槽86中形成和图案化用于晶体管204(见图1A和图1B)的沟道区域。在图13A和图13B中，在沟槽86中沉积存储器膜90、OS层92和第一介电层98A。可以在沿导线72和介电层52的侧壁以及沿导线72G和衬底50的顶面的沟槽86中共形沉积存储器膜90。可以通过CVD、PVD、ALD、PECVD等沉积存储器膜90。
存储器膜90可以为形成在存储器阵列200中的晶体管204提供栅极电介质。存储器膜90可以包括能够通过横跨存储器膜90施加适当的电压差在两个不同的极化方向之间切换的材料。存储器膜90可以是高k介电材料，诸如基于铪(Hf)的介电材料等。在一些实施例中，存储器膜90包括铁电材料，诸如氧化铪、氧化铪锆、硅掺杂的氧化铪等。在一些实施例中，存储器膜90可以包括不同的铁电材料或不同类型的存储器材料。在一些实施例中，存储器膜90可以是包括两个SiOx层之间的SiNx层的多层存储器结构(例如，ONO结构)。
在存储器膜90上方的沟槽86中共形沉积OS层92。OS层92包括适合于为晶体管204(见图1A和图1B)提供沟道区域的材料。例如，OS层92可以包括氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、多晶硅(poly-Si)、非晶硅(a-Si)、它们的组合等。可以通过CVD、PVD、ALD、PECVD等沉积OS层92。OS层92可以沿沟槽86的在存储器膜90上方的侧壁和底面延伸。
在OS层92上方的沟槽86中沉积第一介电层98A。第一介电层98A可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。第一介电层98A可以沿沟槽86的在OS层92上方的侧壁和底面延伸。
在图14A和图14B中，在沟槽86中去除第一介电层98A和OS层92的底部。可以使用光刻和蚀刻的结合去除第一介电层98A的底部。蚀刻可以是任何可接受的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻可以是各向异性的。
然后，第一介电层98A可以用作蚀刻掩模，以蚀刻穿过OS层92的在沟槽86中的底部。蚀刻可以是任何可接受的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻可以是各向异性的。蚀刻OS层92可以暴露存储器膜90的在沟槽86的底面上的部分。因此，OS层92的在沟槽86的相对侧壁上的部分可以彼此分隔开，这改善了存储器阵列200(见图1A和图1B)的存储器单元202之间的隔离。
在图15A和图15B中，沉积额外的介电材料98B以填充沟槽86的剩余部分。额外的介电材料98B可以由与第一介电层98A的那些相同或类似的材料并且通过与第一介电层98A的那些相同或类似的工艺形成。额外的介电材料98B和第一介电层98A可以统称为介电材料98。
在图16A和图16B中，将去除工艺施加至介电材料98、OS层92和存储器膜90，以去除多层堆叠件58上方的过量材料。在一些实施例中，可以利用平坦化工艺，诸如CMP、回蚀工艺、它们的组合等。平坦化工艺暴露多层堆叠件58，从而使得在平坦化工艺完成之后，多层堆叠件58(例如，导线72G)、存储器膜90、OS层92和介电材料98的顶面齐平。
图17A至图20C示出了在存储器阵列200中制造介电材料102、导线106(例如，位线)和导线108(例如，源极线)的中间步骤。导线106和导线108可以在垂直于导线72的方向上延伸，从而使得可以选择存储器阵列200的单个存储器单元202用于读取和写入操作。
在图17A和图17B中，通过介电材料98和OS层92图案化沟槽100。可以通过光刻和蚀刻的结合在介电材料98和OS层92中图案化沟槽100。蚀刻可以是任何可接受的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻可以是各向异性的。沟槽100可以设置在存储器膜90的相对侧壁之间，并且沟槽100可以将存储器单元202的在存储器阵列200(见图1A)中的相邻堆叠件物理分隔开。
在图18A和图18B中，在沟槽100中沉积填充沟槽100的介电材料102。介电材料102可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。介电材料102可以沿沟槽100的在OS层92上方的侧壁和底面延伸。在沉积之后，可以实施平坦化工艺(例如，CMP、回蚀等)以去除介电材料102的过量部分。在所得结构中，多层堆叠件58、存储器膜90、OS层92、介电材料98和介电材料102的顶面可以彼此基本齐平(例如，在工艺变化内)。
在一些实施例中，可以选择介电材料98和介电材料102的材料，使得可以相对于彼此选择性蚀刻它们。例如，在一些实施例中，介电材料98是氧化物，并且介电材料102是氮化物。在一些实施例中，介电材料98是氮化物，并且介电材料102是氧化物。其它材料也是可能的。
在图19A和图19B中，通过介电材料98图案化沟槽104。沟槽104可以随后用于形成导线。可以使用光刻和蚀刻的结合通过介电材料98图案化沟槽104。蚀刻可以是任何可接受的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻可以是各向异性的。蚀刻可以使用蚀刻介电材料98而不显著蚀刻介电材料102的蚀刻剂。沟槽104的图案可以对应于随后形成的导线(诸如下面关于图20A至图20C讨论的导线106和导线108)的图案。介电材料98的部分可以保留在沟槽104的每对之间，并且介电材料102可以设置在沟槽104的相邻对之间。
在图20A至图20C中，沟槽104填充有导电材料以形成导线106和导线108。导线106和导线108可以每个包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等。导线106和导线108可以使用例如CVD、ALD、PVD、PECVD等形成。在沉积导电材料之后，可以实施平坦化(例如，CMP、回蚀等)以去除导电材料的过量部分，从而形成导线106和导线108。在所得结构中，多层堆叠件58、存储器膜90、OS层92、介电材料98、介电材料102、导线106和导线108的顶面可以彼此基本齐平(例如，在工艺变化内)。
导线106可以对应于存储器阵列200中的位线，并且导线108可以对应于存储器阵列200中的源极线。此外，导线106和导线108可以为存储器阵列200中的晶体管204提供源极/漏极电极。虽然图20C示出了仅示出导线106的截面图，但是导线108的截面图可以是类似的。
图21至图28示出了图案化多层堆叠件58以形成阶梯结构68(图28所示)。虽然作为在形成用于晶体管204、导线106和导线108的沟道区域之后形成的讨论阶梯结构68，但是在一些实施例中，可以在形成用于晶体管204、导线106和导线108的沟道区域之前形成阶梯结构68。例如，可以在关于图10A至图20C所示和所描述的制造步骤之前实施关于图21至图28所示和所描述的制造步骤以形成阶梯结构68。可以在先阶梯和后阶梯实施例中使用相同的或类似的工艺。
在图21中，在多层堆叠件58上方形成光刻胶56。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶56。图案化光刻胶56可以暴露区域60中的多层堆叠件58，而掩蔽多层堆叠件58的剩余部分。例如，可以在区域60中暴露多层堆叠件58的最顶层(例如，导线72G)。
进一步在图21中，使用光刻胶56作为掩模蚀刻多层堆叠件58的在区域60中的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻可以是各向异性的。蚀刻可以去除导线72G和介电层52G的在区域60中的部分并且限定开口61。因为导线72G和介电层52G具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52G在蚀刻导线72G期间用作蚀刻停止层，并且导线72F在蚀刻介电层52G期间用作蚀刻停止层。因此，可以选择性去除导线72G和介电层52G的部分，而不去除多层堆叠件58的剩余层，并且开口61可以延伸至期望的深度。可选地，在开口61达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻开口61。在所得结构中，在区域60中暴露导线72F。
在图22中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可接受的光刻技术修整光刻胶56。由于修整，减小了光刻胶56的宽度，并且暴露多层堆叠件58的在区域60和区域62中的部分。例如，可以暴露导线72G的在区域62中的顶面和导线72F的在区域60中的顶面。
然后可以使用光刻胶56作为掩模蚀刻多层堆叠件58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为导线72和介电层52具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52G和52F在分别蚀刻导线72G和72F期间用作蚀刻停止层，并且导线72F和72E在分别蚀刻介电层52G和52F期间用作蚀刻停止层。因此，可以选择性去除导线72和介电层52的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。可选地，在开口61达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻开口61。此外，在蚀刻工艺期间，导线72和介电层52的未蚀刻部分用作用于下面的层的掩模，并且因此，导线72G和介电层52G的先前图案(见图21)可以转移至下面的导线72F和下面的介电层52F。在所得结构中，在区域62中暴露导线72F，并且在区域60中暴露导线72E。
在图23中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可接受的光刻技术修整光刻胶56。由于修整，减小了光刻胶56的宽度，并且暴露多层堆叠件58的在区域60、区域62和区域63中的部分。例如，可以暴露导线72G的在区域63中的顶面、导线72F的在区域62中的顶面以及导线72E的在区域60中的顶面。
然后可以使用光刻胶56作为掩模蚀刻多层堆叠件58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为导线72和介电层52具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52G、52F和52E在分别蚀刻导线72G、72F和72E期间用作蚀刻停止层，并且导线72F、72E和72D在分别蚀刻介电层52G、52F和52E期间用作蚀刻停止层。因此，可以选择性去除导线72和介电层52的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。可选地，在开口61达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻开口61。此外，在蚀刻工艺期间，导线72和介电层52的未蚀刻部分用作用于下面的层的掩模，并且因此，导线72G和72F以及介电层52G和52F的先前图案(见图22)可以转移至下面的导线72F和72E以及下面的介电层52F和52E。在所得结构中，在区域63中暴露导线72F，在区域62中暴露导线72E，并且在区域60中暴露导线72D。
在图24中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可接受的光刻技术修整光刻胶56。由于修整，减小了光刻胶56的宽度，并且暴露多层堆叠件58的在区域60、区域62、区域63和区域64中的部分。例如，可以暴露区域导线72G的在64中的顶面、导线72F的在区域63中的顶面、导线72E的在区域62中的顶面和导线72D的在区域60中的顶面。
然后可以使用光刻胶56作为掩模蚀刻多层堆叠件58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为导线72和介电层52具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52G、52F、52E和52D在分别蚀刻导线72G、72F、72E和72D期间用作蚀刻停止层，并且导线72F、72E、72D和72C在分别蚀刻介电层52G、52F、52E和52D期间用作蚀刻停止层。因此，可以选择性去除导线72和介电层52的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。可选地，在开口61达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻开口61。此外，在蚀刻工艺期间，导线72和介电层52的未蚀刻部分用作用于下面的层的掩模，并且因此，导线72G-72E和介电层52G-52E的先前图案(见图23)可以转移至下面的导线72F-72D和下面的介电层52F-52D。在所得结构中，在区域64中暴露导线72F，在区域63中暴露导线72E，在区域62中暴露导线72D，并且在区域60中暴露导线72C。
在图25中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可接受的光刻技术修整光刻胶56。由于修整，减小了光刻胶56的宽度，并且暴露多层堆叠件58的在区域60、区域62、区域63、区域64和区域65中的部分。例如，可以暴露导线72G的在区域65中的顶面、导线72F的在区域64中的顶面、导线72E的在区域63中的顶面、导线72D的在区域62中的顶面和导线72C的在区域60中的顶面。
然后可以使用光刻胶56作为掩模蚀刻多层堆叠件58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为导线72和介电层52具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52G、52F、52E、52D和52C在分别蚀刻导线72G、72F、72E、72D和72C期间用作蚀刻停止层，并且导线72F、72E、72D、72C和72B在分别蚀刻介电层52G、52F、52E、52D和52C期间用作蚀刻停止层。因此，可以选择性去除导线72和介电层52的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。可选地，在开口61达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻开口61。此外，在蚀刻工艺期间，导线72和介电层52的未蚀刻部分用作用于下面的层的掩模，并且因此，导线72G-72D和介电层52G-52D的先前图案(见图24)可以转移至下面的导线72F-72C和下面的介电层52F-52C。在所得结构中，在区域65中暴露导线72F，在区域64中暴露导线72E，在区域63中暴露导线72D，在区域62中暴露导线72C，并且在区域60中暴露导线72B。
在图26中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可接受的光刻技术修整光刻胶56。由于修整，减小了光刻胶56的宽度，并且暴露多层堆叠件58的在区域60、区域62、区域63、区域64、区域65和区域66中的部分。例如，可以暴露导线72G的在区域66中的顶面、导线72F的在区域65中的顶面、导线72E的在区域64中的顶面、导线72D的在区域63中的顶面、导线72C的在区域62中的顶面，并且可以暴露导线72B的在区域60中的顶面。
然后可以使用光刻胶56作为掩模蚀刻多层堆叠件58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为导线72和介电层52具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52G、52F、52E、52D、52C和52B在分别蚀刻导线72G、72F、72E、72D、72C和72B期间用作蚀刻停止层，并且导线72F、72E、72D、72C、72B和72A在分别蚀刻介电层52G、52F、52E、52D、52C和52B期间用作蚀刻停止层。因此，可以选择性去除导线72和介电层52的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。可选地，在开口61达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻开口61。此外，在蚀刻工艺期间，导线72和介电层52的未蚀刻部分用作用于下面的层的掩模，并且因此，导线72G-72C和介电层52G-52C的先前图案(见图25)可以转移至下面的导线72F-72B和下面的介电层52F-52B。在所得结构中，在区域66中暴露导线72F，在区域65中暴露导线72E，在区域64中暴露导线72D，在区域63中暴露导线72C，在区域62中暴露导线72B，并且在区域60中暴露导线72A。
在图27中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可接受的光刻技术修整光刻胶56。由于修整，减小了光刻胶56的宽度，并且暴露多层堆叠件58的在区域60、区域62、区域63、区域64、区域65、区域66和区域67中的部分。例如，可以暴露导线72G的在区域67中的顶面、导线72F的在区域66中的顶面、导线72E在区域65中的的顶面、导线72D的在区域64中的顶面、导线72C的在区域63中的顶面，可以暴露导线72B的在区域62中的顶面和导线72A的在区域60中的顶面。
然后可以使用光刻胶56作为掩模蚀刻多层堆叠件58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿蚀刻或干蚀刻、RIE、NBE等或它们的组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为导线72和介电层52具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52G、52F、52E、52D、52C、52B和52A在分别蚀刻导线72G、72F、72E、72D、72C、72B和72A期间用作蚀刻停止层，并且导线72F、72E、72D、72C、72B和72A以及衬底50在分别蚀刻介电层52G、52F、52E、52D、52C、52B和52A期间用作蚀刻停止层。因此，可以选择性去除导线72和介电层52的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。可选地，在开口61达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻开口61。此外，在蚀刻工艺期间，导线72和介电层52的未蚀刻部分用作用于下面的层的掩模，因此，导线72G-72B和介电层52G-52B的先前图案(见图26)可以转移至下面的导线72F-72A和下面的介电层52F-52A。在所得结构中，在区域67中暴露导线72F，在区域66中暴露导线72E，在区域65中暴露导线72D，在区域64中暴露导线72C，在区域63中暴露导线72B，在区域62中暴露导线72A，并且在区域60中暴露衬底50。
在图28中，可以诸如通过可接受的灰化或湿剥离工艺去除光刻胶56。因此，形成包括阶梯结构68的存储器阵列200。阶梯结构68包括导线72和介电层52的交替层的堆叠件。如图28所示，导线72的长度在朝着衬底50的方向上增大，从而使得下部导线72更长并且横向延伸超过上部导线72。因此，在随后处理步骤中，可以从阶梯结构68之上至导线72的每个制成导电接触件。
在图29中，在多层堆叠件58上方沉积金属间电介质(IMD)70。IMD70可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、PECVD、可流动CVD(FCVD)等。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。在一些实施例中，IMD 70可以包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、它们的组合等。可以使用通过任何可接受的工艺形成的其它介电材料。IMD 70沿导线72A-72G的侧壁和介电层52A-52G的侧壁延伸。此外，IMD 70可以接触导线72A-72G和衬底50的顶面。
在图30A至图30D中，形成延伸至并且电耦接至导线72的接触件110。导线72的阶梯形状在导线72的每个上提供表面用于接触件110置于其上。形成接触件110可以包括例如使用光刻和蚀刻的结合在IMD 70中图案化开口以暴露导线72的部分。在一些实施例中，IMD70中的开口可以通过对IMD 70的材料具有高蚀刻选择性的工艺形成。因此，可以形成IMD70中的开口而不显著去除导线72的材料。在一些实施例中，可以同时形成暴露导线72A-72G的每个的开口。因为位于导线72A-72G的每个上面的IMD 70的厚度变化，所以导线72G可以比导线72F暴露于蚀刻更长持续时间，导线72F比导线72E暴露于蚀刻更长持续时间等等，其中72A暴露于蚀刻最短持续时间。暴露于蚀刻导致在导线72中一些材料损失、点蚀或其它损坏，从而使得最大程度损坏导线72G，递减程度损坏导线72F-72B，并且最小程度损坏导线72A。在一些实施例中，可以在一个或多个蚀刻工艺中形成至导线72A-72G的开口。例如，第一蚀刻工艺可以用于形成暴露导线72A-72D的开口，并且第二蚀刻工艺可以用于形成至导线72E-72G的开口。在一些实施例中，可以对导线72的4-5层实施对导线72实施的蚀刻工艺的每个。实施多个蚀刻工艺以形成开口可以减小对远离衬底50的导线72的损坏。
在开口中形成诸如扩散阻挡层、粘合层等的衬垫(未单独示出)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺以从IMD 70的表面去除过量材料。剩余的衬垫和导电材料在开口中形成接触件110。如图30A至图30D所示，接触件110可以延伸至导线72A-72G的每个。
此外，在图30A至图30D中，形成延伸至并且电耦接至导线106和导线108的接触件112。形成接触件112可以包括例如使用光刻和蚀刻的结合在IMD 70中图案化开口以暴露导线106和导线108的部分。接触件112可以使用与用于形成接触件110的那些相同或类似的工艺和材料形成。接触件112可以与接触件110同时形成或与接触件110分开形成。
在图31A至图31C中，在IMD 70、接触件110和接触件112上方形成互连结构120。互连结构120可以包括形成在一个或多个堆叠的介电层124中的导电部件122的一层或多层。堆叠的介电层124的每个可以包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。可以使用诸如CVD、ALD、PVD、PECVD等的适当工艺沉积介电层124。
导电部件122可以包括导线和互连导线的层的导电通孔。导电通孔可以延伸穿过相应的介电层124，以在导线的层之间提供垂直连接。可以通过诸如镶嵌工艺、双重镶嵌工艺等的任何可接受的工艺形成导电部件122。
在一些实施例中，导电部件122可以使用镶嵌工艺形成，在该镶嵌工艺中，利用光刻和蚀刻技术的结合图案化相应的介电层124，以形成对应于导电部件122的期望图案的沟槽。可以在沟槽中沉积可选的扩散阻挡层和/或可选的粘合层，并且然后可以用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛或其它替代物。用于导电材料的合适材料包括铜、银、金、钨、铝、它们的组合等。在实施例中，导电部件122可以通过沉积铜或铜合金的晶种层并且使用电镀填充沟槽形成。化学机械平坦化(CMP)工艺等可以用于从相应的介电层124的表面去除过量导电材料，并且用于平坦化导电部件122和介电层124的表面以用于随后处理。
图31A至图31C示出了导电部件122和介电层124的三层。但是，应该理解，互连结构120可以包括设置在任何数量的介电层124中的任何数量的导电部件122。互连结构120的导电部件122可以电耦接至接触件110和接触件112。
在图31A所示的实施例中，电耦接至导线72A-72F的接触件110仅延伸穿过IMD 70，从而使得接触件110的顶面与IMD 70的顶面齐平。但是，在图31B所示的实施例中，电耦接至导线72A-72F的接触件110延伸穿过IMD 70和介电层124，从而使得接触件110的顶面与最顶部介电层124的顶面齐平。接触件110可以是互连结构120的一部分。形成延伸穿过介电层124和IMD 70的接触件110减少了形成接触件110和互连结构120所需的图案化步骤，但是降低了连接的灵活性。可以在随后形成的器件中使用图31A和图31B所示的实施例中的任何一个。
图32至图34示出了将半导体管芯接合至互连结构120。在图32中，半导体器件300的背侧接合至互连结构120。在所示的实施例中，半导体器件300通过混合接合而接合至互连结构120。最顶部介电层124通过电介质至电介质接合而接合至衬底350，而不使用任何粘合材料(例如，管芯附接膜)，并且最顶部导电部件122通过金属值金属接合而接合至TSV332，而不使用任何共晶材料(例如，焊料)。接合可以包括预接合和退火。在预接合期间，施加小压力以将半导体器件300挤压互连结构120。在低温下实施预接合，诸如室温，诸如在约15℃至约30℃的范围内的温度。在一些实施例中，在衬底350的背侧处形成用于接合的诸如原生氧化物的氧化物。然后，在随后退火步骤中改善接合强度，在该退火步骤中，在高温下退火介电层124和衬底350，诸如在约100℃至约400℃的范围内的温度。在退火之后，形成接合介电层124和衬底350的接合，诸如熔融接合。例如，接合可以是介电层124和衬底350之间的共价接合。导电部件122和TSV 332可以在预接合之后物理接触，或者可以在退火期间膨胀以物理接触。此外，在退火期间，导电部件122和TSV 332的材料(例如，铜)混合，从而形成金属至金属接合。因此，半导体器件300和互连结构120之间所得接合是包括电介质至电介质接合和金属至金属接合的混合接合。
在一些实施例中，半导体器件300可以是包括多个集成电路的晶圆，其随后将被切割。在其它实施例中，在接合之前切割半导体器件300，并且一个或多个半导体管芯可以接合至存储器阵列200。可以在接合至半导体器件300之前或之后切割存储器阵列200。在接合之后切割存储器阵列200和半导体器件300的实施例中，可以同时切割存储器阵列200和半导体器件300。因此，半导体器件300可以通过晶圆至晶圆接合(例如，在接合之后切割半导体器件300和存储器阵列200)、管芯至管芯接合(例如，在接合之前切割半导体器件300和存储器阵列200)或管芯至晶圆接合而接合至存储器阵列200(例如，在接合之前切割半导体器件300或存储器阵列200)。
在一些实施例中，半导体器件300可以是逻辑器件，其包括诸如解码器、处理器、多路复用器、控制器、感测放大器等的电路。半导体器件300可以将用于读取和写入操作等的控制提供至存储器阵列200。相反，存储器阵列200可以没有逻辑电路，并且存储器阵列200中的所有晶体管204可以用作存储器单元202。
如关于图31A至图31C所讨论的，互连结构120可以提供至接触件110和接触件112的连接。将半导体器件300接合至互连结构120提供半导体器件300的电路以及存储器阵列200的接触件110和接触件112之间的布线和互连。
与形成在半导体管芯上方并且通过形成在存储器阵列上方并且与存储器阵列相邻的互连结构布线至半导体管芯的常规存储器阵列相比，将半导体器件300接合至形成在存储器阵列200上方的互连结构120简化了存储器阵列200和半导体器件300之间的布线、减少了形成布线所需的工艺步骤的数量并且缩短了存储器阵列200和半导体器件300之间的连接的长度。这降低了成本、减少了器件缺陷并且改善了器件性能。
在图33中，将半导体器件400的前侧接合至互连结构120。在所示的实施例中，半导体器件400通过混合接合而接合至互连结构120。最顶部介电层124通过电介质至电介质接合而接合至最顶部介电层324，而不使用任何粘合材料(例如，管芯附接膜)，并且最顶部导电部件122通过金属至金属接合而接合至最顶部导电部件322，而不使用任何共晶材料(例如，焊料)。接合可以包括预接合和退火。在预接合期间，施加小压力以将半导体器件400挤压互连结构120。在低温下实施预接合，诸如室温，诸如在约15℃至约30℃的范围内的温度。然后，在随后退火步骤中改善接合强度，在该退火步骤中，在高温下退火介电层124和介电层324，诸如在约100℃至约400℃的范围内的温度。在退火之后，形成接合介电层124和介电层324的接合，诸如熔融接合。例如，接合可以是介电层124和介电层324之间的共价接合。导电部件122和导电部件322可以在预接合之后物理接触，或者可以在退火期间膨胀以物理接触。此外，在退火期间，导电部件122和导电部件322的材料(例如，铜)混合，从而形成金属至金属接合。因此，半导体器件400和互连结构120之间所得接合是包括电介质至电介质接合和金属至金属接合的混合接合。
在一些实施例中，半导体器件400可以是包括多个集成电路的晶圆，其随后将被切割。在其它实施例中，在接合之前切割半导体器件400，并且一个或多个半导体管芯可以接合至存储器阵列200。可以在接合至半导体器件400之前或之后切割存储器阵列200。在接合之后切割存储器阵列200和半导体器件400的实施例中，可以同时切割存储器阵列200和半导体器件400。因此，半导体器件400可以通过晶圆至晶圆的接合(例如，在接合之后切割半导体器件400和存储器阵列200)、管芯至管芯接合(例如，在接合之前切割半导体器件400和存储器阵列200)或管芯至晶圆接合而接合至存储器阵列200(例如，在接合之前切割半导体器件400或存储器阵列200)。
在一些实施例中，半导体器件400可以是逻辑器件，其包括诸如解码器、处理器、多路复用器、控制器、感测放大器等的电路。半导体器件400可以将用于读取和写入操作等的控制提供至存储器阵列200。相反地，存储器阵列200可以没有逻辑电路，并且存储器阵列200中的所有晶体管204可以用作存储器单元202。
如关于图31A至图31C所讨论的，互连结构120可以提供至接触件110和接触件112的连接。将半导体器件400接合至互连结构120提供了半导体器件400的电路以及存储器阵列200的接触件110和接触件112之间的布线和互连。
与形成在半导体管芯上方并且通过形成在存储器阵列上方并且与存储器阵列相邻的互连结构布线至半导体管芯的常规存储器阵列相比，将半导体器件400接合至形成在存储器阵列200上方的互连结构120简化了存储器阵列200和半导体器件400之间的布线、减少了形成布线所需的工艺步骤的数量并且缩短了存储器阵列200和半导体器件400之间的连接的长度。这降低了成本、减少了器件缺陷并且改善了器件性能。
在图34中，多个半导体器件300接合至互连结构120。如先前所讨论，半导体器件300的每个可以是逻辑管芯、外围管芯、存储器管芯、电源管理管芯、RF管芯、传感器管芯、MEMS管芯、信号处理管芯、前端管芯等或它们的组合。在一些实施例中，多个半导体器件300可以包括逻辑管芯和外围管芯，诸如输入/输出管芯。逻辑管芯可以包括诸如解码器、处理器、多路复用器、控制器、感测放大器等的电路。逻辑管芯可以将用于读取和写入操作等的控制提供至存储器阵列200。相反，存储器阵列200可以没有逻辑电路，并且存储器阵列200中的所有晶体管204可以用作存储器单元202。输入/输出管芯可以用于与外部半导体器件等接口。半导体器件300可以使用与以上关于图32所示的实施例所讨论的那些工艺相同或类似的工艺接合至互连结构120。
如关于图31A至图31C所讨论的，互连结构120可以提供至接触件110和接触件112的连接。将半导体器件300接合至互连结构120提供半导体器件300的电路和存储器阵列200的接触件110以及接触件112之间的布线和互连。
与形成在半导体管芯上方并且通过形成在存储器阵列上方并且与存储器阵列相邻的互连结构布线至半导体管芯的常规存储器阵列相比，将半导体器件300接合至形成在存储器阵列200上方的互连结构120简化了存储器阵列200和半导体器件300之间的布线、减少了形成布线所需的工艺步骤的数量并且缩短了存储器阵列200和半导体器件300之间的连接的长度。这降低了成本、减少了器件缺陷并且改善了器件性能。而且，任何数量的半导体器件300或半导体器件400可以接合至存储器阵列200。
图35至图37示出了在存储器阵列200的互连结构120上方形成接合层402、衬底350接合至接合层402并且在衬底350中和上形成半导体器件300的电路的实施例。在图35中，在存储器阵列200的互连结构120上方形成接合层402。在一些实施例中，接合层402包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。其它合适的材料可以用于接合层402。
在图36中，衬底350接合至接合层402。衬底350可以与以上关于图2所讨论的相同。衬底350可以通过熔融接合等接合至接合层402。在一些实施例中，衬底350可以通过电介质至电介质接合而接合至接合层402，而不使用任何粘合材料(例如，管芯附接膜)。接合可以包括预接合和退火。在预接合期间，施加小压力以将衬底350挤压接合层402。在低温下实施预接合，诸如室温(例如，约15℃至约30℃的范围内的温度)。在一些实施例中，在衬底350的背侧处形成用于接合的诸如原生氧化物的氧化物。然后，在随后退火步骤中改善接合强度，在该退火步骤中，在高温下退火衬底350和接合层402，诸如在约100℃至约400℃的范围内的温度。退火之后，形成将衬底350接合至接合层402的诸如熔融接合的接合。例如，接合可以是衬底350和接合层402之间的共价接合。
可以在将衬底350接合至存储器阵列200之前或之后分割衬底350。例如，在一些实施例中，衬底350可以是晶圆，其接合至存储器阵列200并且随后被分割。可以通过沿划线区域锯切分割晶圆，并且可以将单个衬底350彼此分隔开。在一些实施例中，衬底350可以是在接合至存储器阵列200之前分割的管芯。
在图37中，在衬底350中和上方形成电路以形成半导体器件300。可以实施与图3至图8A中所描述的那些相同或类似的工艺以形成半导体器件300。如图37所示，可以形成延伸穿过衬底350和接合层402的TSV 332。TSV 332可以与互连结构120的导电部件122电耦接并且物理接触。TSV332可以在朝着存储器阵列200的方向上逐渐变细并且变窄。
与形成在半导体管芯上方并且通过形成在存储器阵列上方并且与存储器阵列相邻的互连结构布线至半导体管芯的常规存储器阵列相比，将衬底350接合至形成在存储器阵列200上方的互连结构120简化了存储器阵列200和半导体器件300之间的布线、减少了形成布线所需的工艺步骤的数量并且缩短了存储器阵列200和半导体器件300之间的连接的长度。这降低了成本、减少了器件缺陷并且改善了器件性能。
实施例可以实现各种优势。例如，在存储器阵列上方形成互连结构并且将半导体管芯直接接合至互连结构简化了半导体管芯和存储器阵列之间的互连、减小了互连长度并且减少了形成互连所需的步骤。这降低了成本、减少了器件缺陷并且改善了器件性能。
根据实施例，半导体器件包括：存储器阵列，包括：栅极介电层，接触第一字线和第二字线；以及氧化物半导体(OS)层，接触源极线和位线，栅极介电层设置在OS层和第一字线以及第二字线的每个之间；互连结构，位于存储器阵列上方，第二字线和互连结构之间的距离小于第一字线和互连结构之间的距离；以及集成电路管芯，接合至与存储器阵列相对的互连结构，集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至互连结构。在实施例中，第一字线的长度大于第二字线的长度。在实施例中，集成电路管芯的前侧互连结构接合至互连结构。在实施例中，集成电路管芯的背侧接合至互连结构。在实施例中，集成电路管芯包括延伸穿过半导体衬底的衬底通孔，衬底通孔将集成电路管芯的源极/漏极区域电耦接至互连结构。在实施例中，互连结构包括将第一字线电耦接至集成电路管芯的第一接触件，第一接触件从第一字线延伸至集成电路管芯。在实施例中，半导体器件还包括：第二集成电路管芯，混合接合至与集成电路管芯相邻的互连结构。
根据另一实施例，器件包括：逻辑管芯，包括半导体衬底；互连结构，位于逻辑管芯上方；以及存储器阵列，位于互连结构上方，存储器阵列包括：第一存储器单元，包括栅极介电层的接触第一字线的第一部分；以及第二存储器单元，包括栅极介电层的接触第二字线的第二部分，第二存储器单元设置为在垂直于半导体衬底主表面的第一方向上比第一存储器单元更远离互连结构，第二字线在垂直于第一方向的第二方向上具有大于第一字线在第二方向上的长度的长度，并且逻辑管芯包括配置为在存储器阵列中实施读取和写入操作的电路。在实施例中，逻辑管芯通过电介质至电介质接合和金属至金属接合而接合至互连结构。在实施例中，逻辑管芯包括前侧互连结构，并且前侧互连结构接合至互连结构。在实施例中，逻辑管芯的背侧接合至互连结构。在实施例中，逻辑管芯包括电耦接至源极/漏极区域的衬底通孔，衬底通孔延伸穿过逻辑管芯的半导体衬底，并且半导体衬底和衬底通孔接合至互连结构。在实施例中，互连结构包括从衬底通孔延伸至第一字线的接触件。
根据又一实施例，方法包括：形成存储器阵列，形成存储器阵列包括：在衬底上方形成多层堆叠件，多层堆叠件包括交替的导电层和介电层；图案化延伸穿过多层堆叠件的第一沟槽；沿第一沟槽的侧壁和底面沉积栅极介电层；以及在栅极介电层上方沉积氧化物半导体(OS)层；在存储器阵列上方形成第一互连结构；以及使用电介质至电介质接合和金属至金属接合将集成电路器件接合至第一互连结构。在实施例中，方法还包括：在存储器阵列中实施读取/写入操作，并且集成电路器件控制读取/写入操作。在实施例中，集成电路器件的背侧接合至第一互连结构。在实施例中，晶圆上的多个集成电路器件接合至第一互连结构，多个集成电路器件包括集成电路器件，方法还包括切割存储器阵列和晶圆。在实施例中，形成存储器阵列还包括：蚀刻导电层和介电层以形成阶梯结构，导电层和介电层在远离衬底的方向上具有减小的长度。在实施例中，在与衬底相对的存储器阵列上方形成第一互连结构。在实施例中，将集成电路器件接合至第一互连结构包括将集成电路器件的前侧互连结构接合至第一互连结构。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
存储器阵列，包括：
栅极介电层，接触第一字线和第二字线；以及
氧化物半导体(OS)层，接触源极线和位线，其中，所述栅极介电层设置在所述氧化物半导体层和所述第一字线以及所述第二字线的每个之间；
互连结构，位于所述存储器阵列上方，其中，所述第二字线和所述互连结构之间的距离小于所述第一字线和所述互连结构之间的距离；以及
集成电路管芯，接合至与所述存储器阵列相对的所述互连结构，其中，所述集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至所述互连结构。
2.根据权利要求1所述的半导体器件，其中，所述第一字线的长度大于所述第二字线的长度。
3.根据权利要求1所述的半导体器件，其中，所述集成电路管芯的前侧互连结构接合至所述互连结构。
4.根据权利要求1所述的半导体器件，其中，所述集成电路管芯的背侧接合至所述互连结构。
5.根据权利要求4所述的半导体器件，其中，所述集成电路管芯包括延伸穿过半导体衬底的衬底通孔，所述衬底通孔将所述集成电路管芯的源极/漏极区域电耦接至所述互连结构。
6.根据权利要求1所述的半导体器件，其中，所述互连结构包括将所述第一字线电耦接至所述集成电路管芯的第一接触件，所述第一接触件从所述第一字线延伸至所述集成电路管芯。
7.根据权利要求1所述的半导体器件，还包括：第二集成电路管芯，混合接合至与所述集成电路管芯相邻的所述互连结构。
8.一种半导体器件，包括：
逻辑管芯，包括半导体衬底；
互连结构，位于所述逻辑管芯上方；以及
存储器阵列，位于所述互连结构上方，所述存储器阵列包括：
第一存储器单元，包括栅极介电层的接触第一字线的第一部分；以及
第二存储器单元，包括所述栅极介电层的接触第二字线的第二部分，其中，所述第二存储器单元设置为在垂直于所述半导体衬底的主表面的第一方向上比所述第一存储器单元更远离所述互连结构，其中，所述第二字线在垂直于所述第一方向的第二方向上具有大于所述第一字线在所述第二方向上的长度的长度，并且其中，所述逻辑管芯包括配置为在所述存储器阵列中实施读取和写入操作的电路。
9.根据权利要求8所述的半导体器件，其中，所述逻辑管芯通过电介质至电介质接合和金属至金属接合而接合至所述互连结构。
10.一种形成半导体器件的方法，包括：
形成存储器阵列，形成所述存储器阵列包括：
在衬底上方形成多层堆叠件，所述多层堆叠件包括交替的导电层和介电层；
图案化延伸穿过所述多层堆叠件的第一沟槽；
沿所述第一沟槽的侧壁和底面沉积栅极介电层；以及
在所述栅极介电层上方沉积氧化物半导体(OS)层；
在所述存储器阵列上方形成第一互连结构；以及
使用电介质至电介质接合和金属至金属接合将集成电路器件接合至所述第一互连结构。
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