KR20220001432A - 메모리 어레이를 포함한 3d 반도체 패키지 - Google Patents

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KR20220001432A
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한종 치아
성천 왕
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Abstract

3D 메모리 어레이들을 위한 라우팅 배열 및 이를 형성하는 방법이 개시된다. 실시예에서, 반도체 디바이스는, 메모리 어레이는 - 상기 메모리 어레이는, 제1 워드 라인 및 제2 워드 라인과 접촉하는 게이트 유전체층; 및 소스 라인 및 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS)층을 포함하고, 게이트 유전체층은 OS층과, 제1 워드 라인과 제2 워드 라인 각각 사이에 배치됨 -; 메모리 어레이 위에 있는 상호연결 구조물 - 제2 워드 라인과 상호연결 구조물 사이의 거리는 제1 워드 라인과 상호연결 구조물 사이의 거리보다 작음 -; 및 메모리 어레이와는 반대측에서 상호연결 구조물에 결합된 집적 회로 다이를 포함하며, 집적 회로 다이는 유전체간 결합과 금속간 결합에 의해 상호연결 구조물에 결합된다.

Description

메모리 어레이를 포함한 3D 반도체 패키지{3D SEMICONDUCTOR PACKAGE INCLUDING MEMORY ARRAY}
본 출원은 2020년 6월 29일에 출원된 미국 가특허 출원 제63/045,279호의 우선권을 청구하며, 이 가특허 출원의 전문은 참조로서 본 명세서 내에서 원용된다.
반도체 메모리는 예를 들어, 라디오, 텔레비전, 휴대 전화, 및 개인용 컴퓨팅 디바이스를 비롯한 전자 응용들을 위한 집적 회로에서 사용된다. 반도체 메모리에는 두 가지의 주요 카테고리가 포함된다. 하나는 휘발성 메모리이며; 나머지 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 랜덤 액세스 메모리(random access memory; RAM)를 포함하는데, 이것은 두 개의 서브 카테고리들, 즉 정적 랜덤 액세스 메모리(static random access memory; SRAM)와 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 더욱 분할될 수 있다. SRAM와 DRAM 모두는 전원공급이 끊겼을 때 저장해뒀던 정보를 상실할 것이기 때문에 휘발성이다.
한편, 비휘발성 메모리들은 자신들 내에 데이터를 계속해서 저장해둘 수 있다. 비휘발성 반도체 메모리의 한 유형은 강유전체 랜덤 액세스 메모리(FERAM 또는 FRAM)이다. FERAM의 장점은 빠른 기록/판독 속도와 작은 크기이다.
실시예에 따르면, 반도체 디바이스는, 메모리 어레이는 - 상기 메모리 어레이는, 제1 워드 라인 및 제2 워드 라인과 접촉하는 게이트 유전체층; 및 소스 라인 및 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS)층을 포함하고, 게이트 유전체층은 OS층과, 제1 워드 라인과 제2 워드 라인 각각 사이에 배치됨 -; 메모리 어레이 위에 있는 상호연결 구조물 - 제2 워드 라인과 상호연결 구조물 사이의 거리는 제1 워드 라인과 상호연결 구조물 사이의 거리보다 작음 -; 및 메모리 어레이와는 반대측에서 상호연결 구조물에 결합된 집적 회로 다이를 포함하며, 집적 회로 다이는 유전체간 결합과 금속간 결합에 의해 상호연결 구조물에 결합된다. 실시예에서, 제1 워드 라인의 길이는 제2 워드 라인의 길이보다 더 크다. 실시예에서, 집적 회로 다이의 전면 상호연결 구조물은 상호연결 구조물에 결합된다. 실시예에서, 집적 회로 다이의 후면은 상호연결 구조물에 결합된다. 실시예에서, 집적 회로 다이는 반도체 기판을 관통하여 연장되는 기판 관통 비아를 포함하고, 기판 관통 비아는 집적 회로 다이의 소스/드레인 영역을 상호연결 구조물에 전기적으로 커플링시킨다. 실시예에서, 상호연결 구조물은 제1 워드 라인을 집적 회로 다이에 전기적으로 커플링시키는 제1 콘택트를 포함하며, 제1 콘택트는 제1 워드 라인에서부터 집적 회로 다이까지 연장된다. 실시예에서, 반도체 디바이스는 상기 집적 회로 다이에 인접하도록, 상기 상호연결 구조물에 하이브리드 결합된 제2 집적 회로 다이를 더 포함한다.
다른 실시예에 따르면, 디바이스는, 반도체 기판을 포함하는 로직 다이; 로직 다이 위에 있는 상호연결 구조물; 및 상호연결 구조물 위에 있는 메모리 어레이를 포함하고, 메모리 어레이는, 제1 워드 라인과 접촉하는 게이트 유전체층의 제1 부분을 포함하는 제1 메모리 셀; 및 제2 워드 라인과 접촉하는 게이트 유전체층의 제2 부분을 포함하는 제2 메모리 셀을 포함하고, 제2 메모리 셀은 반도체 기판의 주 표면에 수직인 제1 방향으로 제1 메모리 셀보다는 상호연결 구조물로부터 더 멀리 배치되고, 제2 워드 라인은, 제1 방향에 수직인 제2 방향으로의 제1 워드 라인의 길이보다 더 큰, 제2 방향으로의 길이를 가지며, 로직 다이는 메모리 어레이에서 판독 및 기록 동작들을 수행하도록 구성된 회로들을 포함한다. 실시예에서, 로직 다이는 유전체간 및 금속간 결합들에 의해 상호연결 구조물에 결합된다. 실시예에서, 로직 다이는 전면 상호연결 구조물을 포함하며, 전면 상호연결 구조물은 상호연결 구조물에 결합된다. 실시예에서, 로직 다이의 후면은 상호연결 구조물에 결합된다. 실시예에서, 로직 다이는 소스/드레인 영역에 전기적으로 커플링된 기판 관통 비아를 포함하고, 기판 관통 비아는 로직 다이의 반도체 기판을 관통하여 연장되며, 반도체 기판과 기판 관통 비아는 상호연결 구조물에 결합된다. 실시예에서, 상호연결 구조물은 기판 관통 비아로부터 제1 워드 라인까지 연장된 콘택트를 포함한다.
또다른 실시예에 따르면, 방법은, 메모리 어레이를 형성하는 단계 - 상기 메모리 어레이를 형성하는 단계는, 기판 위에 다층 스택을 형성하는 단계 - 상기 다층 스택은 교호하는 도전층들과 유전체층들을 포함함 -; 다층 스택을 관통하여 연장되는 제1 트렌치를 패터닝하는 단계; 제1 트렌치의 측벽들과 바닥면을 따라 게이트 유전체층을 성막하는 단계; 및 게이트 유전체층 위에 산화물 반도체(OS)을 성막하는 단계를 포함함 -; 메모리 어레이 위에 제1 상호연결 구조물을 형성하는 단계; 및 유전체간 결합과 금속간 결합을 사용하여 집적 회로 디바이스를 제1 상호연결 구조물에 결합시키는 단계를 포함한다. 실시예에서, 상기 방법은 메모리 어레이에서 판독/기록 동작을 수행하는 단계를 더 포함하며, 집적 회로 디바이스는 판독/기록 동작을 제어한다. 실시예에서, 집적 회로 디바이스의 후면은 제1 상호연결 구조물에 결합된다. 실시예에서, 제1 상호연결 구조물에 웨이퍼 상의 복수의 집적 회로 디바이스들이 결합되고, 복수의 집적 회로 디바이스들은 상기 집적 회로 디바이스를 포함하며, 상기 방법은 메모리 어레이와 웨이퍼를 다이싱하는 단계를 더 포함한다. 실시예에서, 메모리 어레이를 형성하는 단계는 도전층들과 유전체층들을 에칭하여 계단 구조물(staircase structure)을 형성하는 단계를 더 포함하며, 도전층들과 유전체층들은 기판을 등지는 방향으로 감소하는 길이를 갖는다. 실시예에서, 제1 상호연결 구조물은 기판과는 반대측에서 메모리 어레이 위에 형성된다. 실시예에서, 집적 회로 디바이스를 제1 상호연결 구조물에 결합시키는 단계는 집적 회로 디바이스의 전면 상호연결 구조물을 제1 상호연결 구조물에 결합시키는 단계를 포함한다.
실시예들은 다양한 장점들을 달성할 수 있다. 예를 들어, 메모리 어레이 위에 상호연결 구조물을 형성하고 반도체 다이들을 상호연결 구조물에 직접 결합시키는 것은 반도체 다이들과 메모리 어레이 사이의 상호연결부들을 단순화시키고, 상호연결부 길이를 감소시키며, 상호연결부들을 형성하는 데 필요한 단계들을 감소시킨다. 이것은 비용을 절감시키고, 디바이스 결함을 감소시키며, 디바이스 성능을 향상시킨다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a와 도 1b는 일부 실시예들에 따른 메모리 어레이의 사시도와 회로도를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30a, 도 30b, 도 30c, 도 30d, 도 31a, 도 31b, 도 31c, 도 32, 도 33, 도 34, 도 35, 도 36, 및 도 37은 일부 실시예들에 따른 메모리 어레이를 포함하는 반도체 디바이스를 제조하는 다양한 도면들을 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예들은 반도체 다이를 3D 메모리 어레이 및 3D 메모리 어레이에 의해 형성된 패키지에 결합하는 방법을 제공한다. 3D 메모리 어레이는 수직으로 적층된 복수의 메모리 셀들을 포함할 수 있다. 반도체 다이는 로직 다이, 주변 다이(예를 들어, 입력/출력 다이 등), 이들의 조합 등을 포함할 수 있다. 상호연결 구조물이 3D 메모리 어레이 위에 형성될 수 있고, 반도체 다이는 상호연결 구조물에 결합될 수 있다. 일부 실시예들에서, 반도체 다이는 기판 관통 비아(through substrate via; TSV)를 포함할 수 있고, TSV를 포함하는 반도체 다이의 후면은 상호연결 구조물에 결합될 수 있다. 일부 실시예들에서, 반도체 다이의 전면 상호연결 구조물은 3D 메모리 어레이 위에 형성된 상호연결 구조물에 결합될 수 있다. 일부 실시예들에서, 로직 다이 및 주변 다이의 전면 또는 후면은 각각 3D 메모리 어레이 위에 형성된 상호연결 구조물에 결합될 수 있다. 3D 메모리 위에 형성된 상호연결 구조물을 통해 반도체 다이를 3D 메모리 어레이에 결합시키는 것은 3D 메모리 어레이와 반도체 다이 간의 라우팅을 단순화시키고, 3D 메모리 어레이와 반도체 다이 간의 연결들을 라우팅하는 데 사용되는 콘택트들과 도전성 라인들의 길이를 단축시키며, 콘택트 저항을 감소시키고, 디바이스 성능을 향상시킨다.
도 1a와 도 1b는 일부 실시예들에 따른 메모리 어레이(200)의 예시들을 나타낸다. 도 1a는 일부 실시예들에 따른 메모리 어레이(200)의 부분의 예시를 삼차원 뷰로 나타내고, 도 1b는 메모리 어레이(200)의 회로도를 나타낸다. 메모리 어레이(200)는 행들과 열들의 그리드로 배열될 수 있는 복수의 메모리 셀들(202)을 포함한다. 메모리 셀들(202)은 또한 수직으로 적층되어 3차원 메모리 어레이를 제공하고, 이로써 디바이스 밀도를 증가시킬 수 있다. 메모리 어레이(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수 있다. 예를 들어, 메모리 어레이(200)는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예컨대, 트랜지스터) 위와 같이, 반도체 다이의 상호연결층들 내에 배치될 수 있다.
일부 실시예들에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 메모리 셀들(202) 각각은 메모리 막(90)을 갖는 트랜지스터(204)를 포함할 수 있다. 메모리 막(90)은 게이트 유전체로서 역할을 할 수 있다. 일부 실시예들에서, 각각의 트랜지스터(204)의 게이트는 각각의 워드 라인(예컨대, 도전성 라인(72))에 전기적으로 커플링되고, 각각의 트랜지스터(204)의 제1 소스/드레인 영역은 각각의 비트 라인(예컨대, 도전성 라인(106))에 전기적으로 커플링되며, 각각의 트랜지스터(204)의 제2 소스/드레인 영역은 각각의 소스 라인(예컨대, 도전성 라인(108))에 전기적으로 커플링되며, 이 소스 라인은 제2 소스/드레인 영역을 접지에 전기적으로 커플링시킨다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀들(202)은 공통 워드 라인을 공유할 수 있는 반면, 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀들(202)은 공통 소스 라인과 공통 비트 라인을 공유할 수 있다.
메모리 어레이(200)는 복수의 수직으로 적층된 도전성 라인들(72)(예를 들어, 워드 라인들)을 포함하며, 인접한 도전성 라인들(72) 사이에는 유전체층(52)이 배치된다. 도전성 라인들(72)은 아래에 있는 기판(도 1a와 도 1b에서는 개별적으로 도시되지 않음)의 주 표면에 평행한 방향으로 연장된다. 도전성 라인들(72)은 하부 도전성 라인들(72)이 상부 도전성 라인들(72)보다 더 길고 상부 도전성 라인들(72)의 끝점들을 횡측으로 지나서 연장되도록 계단 구성을 가질 수 있다. 예를 들어, 도 1a에서, 도전성 라인들(72)의 다수의 적층된 층들이 예시되어 있으며, 최상부 도전성 라인들(72)이 가장 짧고 최하부 도전성 라인들(72)이 가장 길다. 도전성 라인들(72)의 각각의 길이는 아래에 놓인 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 각각의 도전성 라인들(72)의 일부는 메모리 어레이(200) 위로부터 액세스가능할 수 있고, 도전성 콘택트들이 도전성 라인들(72) 각각의 노출된 부분들까지 형성될 수 있다.
메모리 어레이(200)는 복수의 도전성 라인들(106)(예컨대, 비트 라인들)과 복수의 도전성 라인들(108)(예컨대, 소스 라인들)을 더 포함한다. 도전성 라인들(106)과 도전성 라인들(108)은 각각 도전성 라인들(72)에 수직인 방향으로 연장될 수 있다. 유전체 물질(102)이 도전성 라인들(106)과 도전성 라인들(108)의 인접한 도전성 라인들 사이에 배치되어, 이들을 격리시킨다. 교차하는 도전성 라인(72)과 함께 도전성 라인들(106)과 도전성 라인들(108)의 쌍들은 각각의 메모리 셀(202)의 경계들을 규정하고, 유전체 물질(98)이 인접한 쌍들의 도전성 라인들(106)과 도전성 라인들(108) 사이에 배치되어, 이들을 격리시킨다. 일부 실시예들에서, 도전성 라인들(108)은 접지에 전기적으로 커플링된다. 도 1a는 도전성 라인들(108)에 대한 도전성 라인들(106)의 특정 배치를 나타내지만, 도전성 라인들(106)과 도전성 라인들(108)의 배치는 뒤집힐 수 있다는 것을 이해해야 한다.
메모리 어레이(200)는 또한 산화물 반도체(oxide semiconductor; OS)층(92)을 포함할 수 있다. OS층(92)은 메모리 셀들(202)의 트랜지스터들(204)을 위한 채널 영역들을 제공할 수 있다. 예를 들어, 대응하는 도전성 라인(72)을 통해 (예컨대, 대응하는 트랜지스터(204)의 각각의 문턱 전압(Vth)보다 더 높은) 적절한 전압이 인가되는 경우, 도전성 라인(72)과 교차하는 OS층(92)의 영역은 전류가 도전성 라인들(106)로부터 도전성 라인들(108)로 (예컨대, 화살표(206)로 표시된 방향으로) 흐르게할 수 있다.
메모리 막(90)이 도전성 라인들(72)과 OS층(92) 사이에 배치되고, 메모리 막(90)은 트랜지스터들(204)을 위한 게이트 유전체들을 제공할 수 있다. 일부 실시예들에서, 메모리 막(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체(ferroelectric; FE) 물질을 포함한다. 따라서, 메모리 어레이(200)를 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FERAM) 어레이라고 지칭할 수 있다. 대안적으로, 메모리 막(90)은 두 개의 SiOx층들 사이의 SiNx의 층(예를 들어, ONO 구조물), 상이한 강유전체 물질, 상이한 유형의 메모리층(예를 들어, 비트를 저장할 수 있음)을 포함하는 다층 구조일 수 있다.
메모리 막(90)은 두 개의 상이한 방향들 중 하나로 분극화될 수 있다. 분극 방향은 메모리 막(90)에 적절한 전압차를 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 분극은 상대적으로 로컬화될 수 있고(예컨대, 일반적으로 메모리 셀들(202)의 각 경계들 내에 감금됨), 메모리 막(90)의 연속적인 영역들은 복수의 메모리 셀들(202)에 걸쳐 연장될 수 있다. 메모리 막(90)의 특정 영역의 분극 방향에 따라, 대응하는 트랜지스터(204)의 문턱 전압이 변하고, 디지털 값(예컨대, 0 또는 1)이 저장될 수 있다. 예를 들어, 메모리 막(90)의 영역이 제1 전기 분극 방향을 갖는 경우, 대응하는 트랜지스터(204)는 상대적으로 낮은 문턱 전압을 가질 수 있고, 메모리 막(90)의 영역이 제2 전기 분극 방향을 갖는 경우, 대응하는 트랜지스터(204)는 상대적으로 높은 문턱 전압을 가질 수 있다. 두 개의 문턱 전압들 사이의 차이를 문턱 전압 시프트라고 칭할 수 있다. 더 큰 문턱 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 더 쉽게 판독하게 한다(예컨대, 오류 발생 가능성이 적음).
메모리 셀(202) 상에서 기록 동작을 수행하기 위해, 기록 전압이 메모리 셀(202)에 대응하는 메모리 막(90)의 부분에 인가된다. 기록 전압은 예를 들어, 대응하는 도전성 라인(72)(예를 들어, 대응하는 워드 라인) 및 대응하는 도전성 라인들(106)과 도전성 라인들(108)(예를 들어, 대응하는 비트 및 소스 라인들)에 적절한 전압들을 인가함으로써 인가될 수 있다. 메모리 막(90)의 일부분에 기록 전압을 인가함으로써, 메모리 막(90)의 영역의 분극 방향이 변경될 수 있다. 그 결과, 대응하는 트랜지스터(202)의 대응하는 문턱 전압이 로우(low) 문턱 전압으로부터 하이(high) 문턱 전압으로 또는 그 반대로 스위칭될 수 있고, 디지털 값이 메모리 셀(202)에 저장될 수 있다. 도전성 라인들(72)이 도전성 라인들(106) 및 도전성 라인들(108)과 교차하기 때문에, 개별 메모리 셀들(202)이 기록 동작용으로 선택될 수 있다.
메모리 셀(202) 상에서 판독 동작을 수행하기 위해, 판독 전압(로우 문턱 전압과 하이 문턱 전압 사이의 전압)이 대응하는 도전성 라인(72)(예컨대, 대응하는 워드 라인)에 인가된다. 메모리 막(90)의 대응하는 영역의 분극 방향에 따라, 메모리 셀(202)의 트랜지스터(204)는 턴 온될 수도 있거나 또는 턴 온되지 않을 수도 있다. 그 결과, 대응하는 도전성 라인(106)은 대응하는 도전성 라인(108)(예컨대, 접지에 커플링된 대응하는 소스 라인)를 통해 방전될 수도 있거나 또는 방전되지 않을 수도 있으며, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 도전성 라인들(72)이 도전성 라인들(106) 및 도전성 라인들(108)과 교차하기 때문에, 개별 메모리 셀들(202)이 판독 동작용으로 선택될 수 있다.
도 1a는 이후의 도면들에서 사용되는 메모리 어레이(200)의 참조 단면들을 추가로 나타낸다. 단면 A-A'는 도전성 라인들(72)의 길이방향 축을 따라 있으며, 그리고 예컨대, 트랜지스터들(204)의 OS층(92)에 걸친 전류 흐름의 방향에 평행한 방향으로 있다. 단면 B-B'는 단면 A-A' 및 도전성 라인들(72)의 길이방향 축에 수직이다. 단면 B-B'는 유전체 물질(98)과 유전체 물질(102)을 관통하여 연장된다. 단면 C-C'는 단면 B-B'에 평행하고 도전성 라인들(106)을 관통하여 연장된다. 후속 도면들은 명확성을 위해 이러한 참조 단면들을 참조한다.
도 2 내지 도 7a, 도 8a, 및 도 8b는 나중에 메모리 어레이(200)에 결합되어 패키징되는 반도체 디바이스들을 형성할 수 있는 반도체 디바이스(300)와 반도체 디바이스들(400)의 제조에서의 중간 스테이지들의 단면도들이다. 도 7b는 반도체 디바이스들(300)의 제조에서의 중간 스테이지의 사시도이다. 도 9 내지 도 37은 일부 실시예들에 따라, 메모리 어레이(200), 및 메모리 어레이(200)를 포함하는 반도체 디바이스들의 제조에서의 중간 스테이지들의 도면들이다. 도 9, 도 21 내지 도 29, 도 30a, 도 31a, 도 31b, 및 도 32 내지 도 37은 도 1a에서 도시된 참조 단면 A-A'를 따라 도시된 것들이다. 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 및 도 30b는 도 1a에서 도시된 참조 단면 B-B’를 따라 도시된 것들이다. 도 19c, 도 20c, 도 30c, 및 도 31c는 도 1a에서 도시된 참조 단면 C-C'를 따라 도시된 것들이다. 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 및 도 20a는 평면도들을 도시한다. 도 30d는 사시도를 도시한다.
도 2 내지 도 8a에서, 반도체 디바이스(300)가 형성되고, 도 8b에서 반도체 디바이스(400)가 형성된다. 반도체 디바이스(300)와 반도체 디바이스(400)는 로직 다이(예컨대, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템 온 칩(SoC), 애플리케이션 프로세서(AP), 필드 프로그래밍가능 게이트 어레이(FPGA), 마이크로제어기 등), 주변 다이(예컨대, 입력/출력 다이 등), 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(MEMS) 다이, 신호 처리 다이(예컨대, 디지털 신호 처리(DSP) 다이), 프런트 엔드 다이(예컨대, 아날로그 프런트 엔드(AFE) 다이) 등, 또는 이들의 조합을 포함할 수 있다. 후술될 바와 같이, 반도체 디바이스(300)와 반도체 디바이스(400)는 메모리 어레이(200)에 결합될 수 있고, 메모리 어레이(200) 상에서 판독/기록 동작 등을 수행하는데 사용될 수 있다.
도 2에서, 기판(350)이 제공된다. 기판(350)은 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 기판(350)은 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은, 예컨대, 매립형 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로는 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판들과 같은, 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(350)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
도 3에서, 회로들이 기판(350) 위에 형성된다. 회로들은 기판(350)의 최상면에서 트랜지스터들을 포함한다. 트랜지스터들은 기판(350)의 최상면들 위에 있는 게이트 유전체층들(302) 및 게이트 유전체층들(302) 위에 있는 게이트 전극들(304)을 포함할 수 있다. 소스/드레인 영역들(306)이 게이트 유전체층들(302) 및 게이트 전극들(304)의 대향 측들 상에서 기판(350) 내에 배치된다. 게이트 스페이서들(308)이 게이트 유전체층들(302)의 측벽들을 따라 형성되고, 소스/드레인 영역들(306)을 적절한 횡측 거리만큼 게이트 전극들(304)로부터 분리시킨다. 트랜지스터들은 핀 전계 효과 트랜지스터(FinFET), 나노구조물(예컨대, 나노시트, 나노와이어, 게이트 올 어라운드 등) FET(나노 FET), 평면 FET 등, 또는 이들의 조합을 포함할 수 있으며, 게이트 퍼스트(gate-first) 공정들 또는 게이트 라스트(gate-last) 공정들에 의해 형성될 수 있다.
제1 ILD(310)는 소스/드레인 영역(306), 게이트 유전체층(302)을 둘러싸고 이들을 격리시키며, 게이트 전극(304) 및 제2 ILD(312)가 제1 ILD(310) 위에 있다. 소스/드레인 콘택트(314)는 제2 ILD(312) 및 제1 ILD(310)를 관통하여 연장되고 소스/드레인 영역(306)에 전기적으로 커플링되며, 게이트 콘택트(316)는 제2 ILD(312)를 관통하여 연장되고 게이트 전극(304)에 전기적으로 커플링된다. 하나 이상의 적층된 유전체층(324) 및 하나 이상의 유전체층(324) 내에 형성된 도전성 피처들(322)을 포함하는 상호연결 구조물(320)이 제2 ILD(312), 소스/드레인 콘택트(314), 및 게이트 콘택트(316) 위에 있다. 상호연결 구조물(320)은 기능 회로들을 형성하기 위해 게이트 콘택트들(316)과 소스/드레인 콘택트들(314)에 전기적으로 커플링될 수 있다. 일부 실시예들에서, 상호연결 구조물(320)에 의해 형성된 기능 회로들은 로직 회로, 메모리 회로, 감지 증폭기, 제어기, 입력/출력 회로, 이미지 센서 회로 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 기능 회로들은 디코더, 프로세서, 멀티플렉서, 제어기, 감지 증폭기 등을 포함할 수 있고, 판독/기록 동작을 제공하고 그렇지 않으면 상호연결 구조물(320)에 나중에 결합되는 메모리 어레이(200)를 제어하는 데 사용될 수 있다. 도 3은 기판(350) 위에 형성된 트랜지스터들을 설명하지만, 다른 능동 디바이스들(예컨대, 다이오드 등) 및/또는 수동 디바이스들(예컨대, 커패시터, 저항기 등)이 또한 기능 회로들의 일부로서 형성될 수 있다. 상호연결 구조물(320)은 기판(350)의 전면 위에 형성될 수 있고, 따라서 이를 전면 상호연결 구조물이라고 칭할 수 있다.
도 4에서, 도 3의 디바이스는 뒤집혀지고 캐리어 기판(352)이 상호연결 구조물(320)에 결합된다. 기판(350)의 후면이 위쪽을 향하도록 디바이스가 뒤집힐 수 있다. 기판(350)의 후면은 능동 디바이스들이 형성되는 기판(350)의 전면과 반대되는 면을 의미할 수 있다. 캐리어 기판(352)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(352)은 웨이퍼일 수 있으며, 도 3에서 도시된 디바이스와 같은 복수의 디바이스들이 캐리어 기판(352) 상에서 동시에 결합될 수 있도록 한다.
캐리어 기판(352)은 박리층(release layer)(354)에 의해 상호연결 구조물(320)에 결합될 수 있다. 박리층(354)은 폴리머계 물질로 형성될 수 있으며, 후속 단계들에서 형성될 위에 있는 구조물들로부터 캐리어 기판(352)과 함께 제거될 수 있다. 일부 실시예들에서, 박리층(354)은 LTHC(Light-to-Heat-Conversion) 박리 코팅과 같이, 가열될 때 자신의 접착 특성을 잃어버리는 에폭시계 열 박리(epoxy-based thermal-release) 물질이다. 다른 실시예들에서, 박리층(354)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 잃어버리는 UV 아교일 수 있다. 박리층(354)은 액체로서 디스펜싱(dispense)되고 경화될 수 있거나, 캐리어 기판(352) 상에 적층된 라미네이트막일 수 있거나, 이와 유사한 것일 수 있다. 박리층(354)의 최상면은 평탄화될 수 있고 고도의 평탄도를 가질 수 있다.
도 5에서, 시닝(thinning) 공정이 기판(350)의 후면에 적용된다. 시닝 공정은 평탄화 공정(예를 들어, 기계적 그라인딩, 화학적 기계적 폴리싱(CMP) 등), 에치백 공정, 이들의 조합 등을 포함할 수 있다. 기판(350)은 나중에 형성되는 기판 관통 비아(through substrate via; TSV)의 길이를 단축시키기 위해 시닝될 수 있다.
도 6에서, 트렌치들(330)이 기판(350) 내에 형성된다. 트렌치들(330)은 포토리소그래피와 에칭의 조합을 통해 기판(350)에서 패터닝될 수 있다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정들일 수 있다. 에칭은 이방성일 수 있다. 트렌치들(330)은 소스/드레인 영역(306)의 표면들을 노출시키도록 기판(350)을 관통하여 연장될 수 있다.
도 7a와 도 7b에서, TSV(332)가 트렌치들(330) 내에 형성된다. TSV(332)는 배리어층, 확산층, 및 충전 물질과 같은 하나 이상의 층을 포함할 수 있다. TSV(332)는 소스/드레인 영역(306)에 전기적으로 커플링될 수 있다. 일부 실시예들에서, 실리사이드 영역(별도로 도시되지 않음)이 소스/드레인 영역(306)에 인접하게 트렌치들(330) 내에 형성될 수 있고, TSV(332)는 실리사이드 영역을 통해 소스/드레인 영역(306)에 커플링될 수 있다. TSV(332)는 텅스텐(W), 루테늄(Ru), 코발트(Co), 구리(Cu), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 몰리브덴(Mo), 니켈(Ni), 이들의 조합 등을 포함할 수 있다. TSV(332)의 물질을 성막한 후 기판(350)의 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
도 7b는 트랜지스터들이 FinFET을 포함하는 실시예에서의 도 7a의 구조물의 사시도를 도시한다. 도 7b에서 도시된 도면은 명확성과 설명의 용이성을 위해 도 7a에서 도시된 도면으로부터 수직으로 뒤집혀진 것이다. 도 7b에서 도시된 바와 같이, 핀(372)이 기판(350) 위로 연장하여 형성된다. 핀(372)이 기판(350)과 함께 단일의 연속적 물질로 도시되어 있지만, 핀(372) 및/또는 기판(350)은 단일 물질 또는 복수의 물질들을 포함할 수 있다. 얕은 트렌치 격리(shallow trench isolation; STI) 영역(370)이 기판(350) 내에 배치되고, 핀(372)은 이웃해 있는 STI 영역들(370) 사이에서 STI 영역들(370) 위로 돌출해 있다. 핀(372)은 이웃해 있는 STI 영역들(370) 사이에서 연장해 있는 부분들을 지칭할 수 있다. TSV(332)는 핀(372)의 일부분을 대체시켜서, STI 영역들(370) 사이에서 기판(350)을 관통하여 연장되고, 소스/드레인 영역(306)과 물리적으로 접촉하고 소스/드레인 영역(306)에 전기적으로 커플링될 수 있다.
도 8a에서, 캐리어 기판(352)을 상호연결 구조물(320)로부터 분리(결합해제)시키기 위해 캐리어 기판 결합해제가 수행되어, 반도체 디바이스(300)를 형성한다. 일부 실시예들에 따르면, 결합해제는 박리층(354) 상에 레이저 광 또는 UV 광과 같은 광을 투사시켜서 박리층(354)이 이러한 광의 열로 인해 분해되고 캐리어 기판(352)이 제거될 수 있도록 하는 것을 포함한다. 도 7a의 디바이스는 또한 기판(350)의 전면이 위쪽을 향하도록 뒤집힐 수 있다. 일부 실시예들에서, 개별 반도체 다이들을 형성하기 위해 반도체 디바이스(300)에 대해 다이싱 공정이 추가로 수행될 수 있다. 다이싱 공정은 소잉(sawing), 레이저 어블레이션 방법, 에칭 공정, 이들의 조합 등을 포함할 수 있다. 일부 실시예들에서, 다이싱 공정은, 개별 반도체 다이들이 메모리 어레이(200)에 결합되도록, 반도체 디바이스(300)를 메모리 어레이(200)에 결합하기 전에 수행될 수 있다. 일부 실시예들에서, 반도체 디바이스(300)와 메모리 어레이(200)는, 반도체 디바이스(300)를 메모리 어레이(200)에 결합한 후에 다이싱될 수 있다.
도 8b는 기판을 시닝(예를 들어, 도 5 참조)한 후 그리고 기판(50)을 관통하는 트렌치들(330)을 형성(예를 들어, 도 6 참조)하기 전에 캐리어 기판(352)을 상호연결 구조물(320)로부터 분리(결합해제)시키기 위해 캐리어 기판 결합해제가 수행됨으로써, 반도체 디바이스(400)를 형성하는 실시예를 나타낸다. 결합해제는 박리층(354) 상에 레이저 광 또는 UV 광과 같은 광을 투사시켜서 박리층(354)이 이러한 광의 열로 인해 분해되고 캐리어 기판(352)이 제거될 수 있도록 하는 것을 포함할 수 있다. 반도체 디바이스(400)는, 반도체 디바이스(400)를 메모리 어레이(200)에 결합시키기 전 또는 후에 다이싱될 수 있다.
도 9에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은, 예컨대, 매립형 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로는 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판들과 같은, 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 일부 실시예들에서, 능동 디바이스들(예를 들어, 트랜지스터, 다이오드 등) 및/또는 수동 디바이스들(예를 들어, 커패시터, 저항기 등)이 기판(50)의 최상면 상에 형성될 수 있다. 일부 실시예들에서, 트랜지스터들은 평면 전계 효과 트랜지스터(FET), 핀 전계 효과 트랜지스터(FinFET), 나노 전계 효과 트랜지스터(나노 FET) 등일 수 있다.
도 9에서는 또한, 다층 스택(58)이 기판(50) 위에 형성된다. 다층 스택(58)이 기판(50)과 접촉해 있는 것이 도시되어 있지만, 임의의 수의 중간층들이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예를 들어, 절연층들(예컨대, 로우 k 유전체층들) 내에 도전성 피처들을 포함하는 하나 이상의 상호연결층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시예들에서, 도전성 피처들은 기판(50) 및/또는 메모리 어레이(200)(도 1a와 도 1b 참조) 상의 능동 디바이스들을 위한 전력, 접지, 및/또는 신호 라인들을 제공하도록 패터닝될 수 있다.
다층 스택(58)은 도전층들(54A~54G)(도전층(54)이라고 총칭함)과 유전체층들(52A~52G)(유전체층(52)이라고 총칭함)의 교호층들을 포함한다. 도전층(54)은 도전성 라인(72)(예컨대, 워드 라인)을 규정하기 위해 후속 단계들에서 패터닝될 수 있다. 도전층(54)은 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 코발트, 은, 금, 니켈, 크롬, 하프늄, 백금, 이들의 조합 등과 같은 도전성 물질들을 포함할 수 있다. 유전체층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질들을 포함할 수 있다. 도전층(54)과 유전체층(52) 각각은 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD), 물리적 기상 증착(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 등을 사용하여 형성될 수 있다. 도 9는 특정 수의 도전층(54)과 유전체층(52)을 나타내지만, 다른 실시예들은 상이한 수의 도전층(54)과 유전체층(52)을 포함할 수 있다.
일부 실시예들에서, 기판(50)은 캐리어 기판일 수 있다. 기판(50)이 캐리어 기판인 실시예들에서, 기판(50) 위에 다층 스택(58)을 형성하기 전에 기판(50) 위에 박리층(별도로 도시되지 않음)이 형성될 수 있다. 기판(50)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 기판(50)은 복수의 메모리 어레이(200)가 기판(50) 상에서 동시에 처리될 수 있도록, 웨이퍼일 수 있다. 박리층은 폴리머계열 물질로 형성될 수 있으며, 이는 나중에 위에 놓여 있는 메모리 어레이(200)로부터 기판(50)과 더불어 제거될 수 있다. 일부 실시예들에서, 박리층은 LTHC(Light-to-Heat-Conversion) 박리 코팅과 같이, 가열될 때 자신의 접착 특성을 잃어버리는 에폭시계열 열 박리 물질이다. 다른 실시예들에서, 박리층은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 잃어버리는 UV 아교일 수 있다. 박리층은 액체로서 디스펜싱(dispense)되고 경화될 수 있거나, 기판(50) 상에 적층된 라미네이트막일 수 있거나, 이와 유사한 것일 수 있다. 박리층의 최상면은 평탄화될 수 있고, 고도의 평면성(planarity)을 가질 수 있다.
도 10a 내지 도 12b에서, 트렌치(86)가 다층 스택(58) 내에 형성되어, 도전성 라인(72)을 규정한다. 도전성 라인(72)은 메모리 어레이(200) 내의 워드 라인에 대응할 수 있고, 도전성 라인(72)은 메모리 어레이(200)의 결과적인 트랜지스터(204)를 위한 게이트 전극(도 1a와 도 1b 참조)을 제공할 수 있다. 도 10a 내지 도 12b에서, "A"로 끝나는 도면들은 평면도들을 나타내며, "B"로 끝나는 도면들은 도 1a의 참조 단면 B-B'를 따른 단면도를 나타낸다.
도 10a와 도 10b에서, 하드 마스크(80)가 다층 스택(58) 위에 성막된다. 하드 마스크는, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 하드 마스크(80)는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트(82)가 형성되고 하드 마스크(80) 위에 패터닝된다. 포토레지스트(82)는 하드 마스크(80)의 최상면의 일부분들을 노출시키는 트렌치(86)를 형성하도록 패터닝될 수 있다.
도 11a와 도 11b에서, 포토레지스트(82)의 패턴은 습식 또는 건식 에칭, RIE, NBE 등, 또는 이들의 조합과 같은 허용가능한 에칭 공정을 사용하여 하드 마스크(80)로 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치(86)는 하드 마스크(80)로 전사된다. 도 11a와 도 11b에서 또한, 하드 마스크(80)의 패턴이 습식 또는 건식 에칭, RIE, NBE 등, 또는 이들의 조합과 같은 하나 이상의 허용가능한 에칭 공정들을 사용하여 다층 스택(58)으로 전사된다. 에칭 공정들은 이방성일 수 있다. 따라서, 트렌치(86)는 다층 스택(58)을 관통하여 연장된다. 도전성 라인들(72A~72G)(예를 들어, 워드 라인들, 도전성 라인(72)이라고 총칭함)이 트렌치(86)를 에칭함으로써 도전층들(54A~54D)로부터 형성된다. 보다 구체적으로, 도전층(54)을 통해 트렌치(86)를 에칭함으로써, 인접한 도전성 라인들(72)이 서로 분리될 수 있다. 도 12a와 도 12b에서, 하드 마스크(80)가 습식 에칭 공정, 건식 에칭 공정, 평탄화 공정, 이들의 조합 등과 같은 허용가능한 공정에 의해 제거될 수 있다.
도 13a 내지 도 16b는 트렌치(86) 내에서 트랜지스터들(204)(도 1a와 도 1b 참조)을 위한 채널 영역들을 형성하고 패터닝하는 것을 도시한다. 도 13a와 도 13b에서, 메모리 막(90), OS층(92), 및 제1 유전체층(98A)이 트렌치(86) 내에 성막된다. 메모리 막(90)은 도전성 라인(72) 및 유전체층(52)의 측벽들을 따라 그리고 도전성 라인(72G)과 기판(50)의 최상면을 따라 트렌치(86) 내에 컨포멀하게(conformally) 성막될 수 있다. 메모리 막(90)은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다.
메모리 막(90)은 메모리 어레이(200) 내에 형성된 트랜지스터(204)를 위한 게이트 유전체를 제공할 수 있다. 메모리 막(90)은, 메모리 막(90)에 걸쳐 적절한 전압차를 인가함으로써 두 개의 상이한 분극 방향들 사이에서 스위칭할 수 있는 물질을 포함할 수 있다. 메모리 막(90)은 하프늄(Hf)계열 유전체 물질 등과 같은 하이 k 유전체 물질일 수 있다. 일부 실시예들에서, 메모리 막(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체 물질을 포함한다. 일부 실시예들에서, 메모리 막(90)은 상이한 강유전체 물질들 또는 상이한 유형의 메모리 물질들을 포함할 수 있다. 일부 실시예들에서, 메모리 막(90)은 두 개의 SiOx층들 사이의 SiNx의 층(예를 들어, ONO 구조)을 포함하는 다층 메모리 구조일 수 있다.
OS층(92)은 메모리 막(90) 위의 트렌치(86) 내에 컨포멀하게 성막된다. OS층(92)은 트랜지스터(204)(도 1a와 도 1b 참조)를 위한 채널 영역을 제공하기에 적절한 물질을 포함한다. 예를 들어, OS층(92)은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 다결정 실리콘(폴리-Si), 비정질 실리콘(a-Si), 이들의 조합 등을 포함할 수 있다. OS층(92)은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. OS층(92)은 메모리 막(90) 위에 트렌치(86)의 측벽들과 바닥면들을 따라 연장될 수 있다.
제1 유전체층(98A)이 OS층(92) 위의 트렌치(86) 내에 성막된다. 제1 유전체층(98A)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 제1 유전체층(98A)은 OS층(92) 위에 트렌치(86)의 측벽들과 바닥면들을 따라 연장될 수 있다.
도 14a와 도 14b에서, 제1 유전체층(98A)과 OS층(92)의 바닥 부분들이 트렌치(86)에서 제거된다. 제1 유전체층(98A)의 바닥 부분들은 포토리소그래피와 에칭의 조합을 사용하여 제거될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
그런 후, 트렌치(86) 내의 OS층(92)의 바닥 부분들을 에칭하기 위해 제1 유전체층(98A)은 에칭 마스크로서 사용될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. OS층(92)의 에칭은 트렌치(86)의 바닥면들 상에서의 메모리 막(90)의 부분들을 노출시킬 수 있다. 따라서, 트렌치(86)의 대향 측벽들 상의 OS층(92)의 부분들은 서로 분리될 수 있으며, 이는 메모리 어레이(200)(도 1a와 도 1b 참조)의 메모리 셀들(202) 사이의 격리를 향상시킨다.
도 15a와 도 15b에서, 트렌치(86)의 잔존 부분들을 채우기 위해 추가적인 유전체 물질(98B)이 성막된다. 추가적인 유전체 물질(98B)은 제1 유전체층(98A)과 동일하거나 또는 유사한 공정과 물질로 형성될 수 있다. 추가적인 유전체 물질(98B)과 제1 유전체층(98A)을 유전체 물질(98)이라고 총칭할 수 있다.
도 16a와 도 16b에서, 다층 스택(58) 위의 과잉 물질들을 제거하기 위해, 유전체 물질(98), OS층(92), 및 메모리 막(90)에 제거 공정이 적용된다. 일부 실시예들에서, CMP, 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정이 완료된 후 다층 스택(58)(예컨대, 도전성 라인(72G)), 메모리 막(90), OS층(92), 및 유전체 물질(98)의 최상면들이 동일한 높이를 갖도록 평탄화 공정은 다층 스택(58)을 노출시킨다.
도 17a 내지 도 20c는 메모리 어레이(200) 내에 유전체 물질(102), 도전성 라인(106)(예컨대, 비트 라인), 및 도전성 라인(108)(예컨대, 소스 라인)을 제조하는 중간 단계들을 나타낸다. 메모리 어레이(200)의 개별 메모리 셀들(202)이 판독 동작과 기록 동작용으로 선택될 수 있도록 도전성 라인(106)과 도전성 라인(108)은 도전성 라인(72)에 수직인 방향으로 연장될 수 있다.
도 17a와 도 17b에서, 트렌치(100)가 유전체 물질(98)과 OS층(92) 속으로 패터닝된다. 트렌치(100)는 포토리소그래피와 에칭의 조합을 통해 유전체 물질(98)과 OS층(92)에서 패터닝될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정들일 수 있다. 에칭은 이방성일 수 있다. 트렌치(100)는 메모리 막(90)의 대향 측벽들 사이에 배치될 수 있고, 트렌치(100)는 메모리 어레이(200)(도 1a 참조)에서 메모리 셀들(202)의 인접한 스택들을 물리적으로 분리시킬 수 있다.
도 18a와 도 18b에서, 유전체 물질(102)이 트렌치(100) 내에 성막되어 트렌치(100)를 채운다. 유전체 물질(102)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 유전체 물질(102)은 OS층(92) 위에 트렌치(100)의 측벽들과 바닥면들을 따라 연장될 수 있다. 성막 후, 유전체 물질(102)의 과잉 부분들을 제거하기 위해 평탄화 공정(예컨대, CMP, 에치백 등)이 수행될 수 있다. 결과적인 구조물에서, 다층 스택(58), 메모리 막(90), OS층(92), 유전체 물질(98), 및 유전체 물질(102)의 최상면들은 실질적으로 (예컨대, 공정 변동 내에서) 서로 동일한 높이를 가질 수 있다.
일부 실시예들에서, 유전체 물질(98)과 유전체 물질(102)이 서로에 대해 선택적으로 에칭될 수 있도록 이들의 물질들이 선택될 수 있다. 예를 들어, 일부 실시예들에서, 유전체 물질(98)은 산화물이고, 유전체 물질(102)은 질화물이다. 일부 실시예들에서, 유전체 물질(98)은 질화물이고, 유전체 물질(102)은 산화물이다. 다른 물질들이 또한 가능한다.
도 19a와 도 19b에서, 트렌치(104)가 유전체 물질(98) 속으로 패터닝된다. 트렌치(104)는 나중에 도전성 라인들을 형성하는 데 사용될 수 있다. 트렌치(104)는 포토리소그래피와 에칭의 조합을 사용하여 유전체 물질(98) 속으로 패터닝될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 이러한 에칭은 유전체 물질(102)을 상당히 에칭하지 않고서 유전체 물질(98)을 에칭하는 에천트를 사용할 수 있다. 트렌치들(104)의 패턴은 (도 20a 내지 도 20c와 관련하여 아래에서 논의되는 도전성 라인(106) 및 도전성 라인(108)과 같은) 나중에 형성되는 도전성 라인들의 패턴에 대응할 수 있다. 유전체 물질(98)의 일부가 트렌치들(104)의 각 쌍 사이에 남아있을 수 있고, 유전체 물질(102)은 인접하는 트렌치들(104)의 쌍 사이에 배치될 수 있다.
도 20a 내지 도 20c에서, 도전성 라인(106)과 도전성 라인(108)을 형성하기 위해 트렌치(104)는 도전성 물질로 채워진다. 도전성 라인(106)과 도전성 라인(108)은 각각 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합 등과 같은 도전성 물질들을 포함할 수 있다. 도전성 라인(106)과 도전성 라인(108)은 예를 들어, CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수 있다. 도전성 물질들이 성막된 후, 평탄화(예를 들어, CMP, 에치백 등)가 수행되어 도전성 물질들의 과잉 부분들을 제거하고, 이로써 도전성 라인(106)과 도전성 라인(108)을 형성할 수 있다. 결과적인 구조물에서, 다층 스택(58), 메모리 막(90), OS층(92), 유전체 물질(98), 유전체 물질(108), 도전성 라인(106), 및 도전성 라인(108)의 최상면들은 실질적으로 (예컨대, 공정 변동 내에서) 서로 동일한 높이를 가질 수 있다.
도전성 라인(106)은 메모리 어레이(200)에서의 비트 라인에 대응할 수 있고, 도전성 라인(108)은 메모리 어레이(200)에서의 소스 라인에 대응할 수 있다. 또한, 도전성 라인(106)과 도전성 라인(108)은 메모리 어레이(200)에서의 트랜지스터(204)를 위한 소스/드레인 전극을 제공할 수 있다. 도 20c는 도전성 라인(106)만을 보여주는 단면도를 도시하지만, 도전성 라인(108)의 단면도는 유사할 수 있다.
도 21 내지 도 28은 계단 구조물(68)(도 28에서 도시됨)을 형성하기 위해 다층 스택(58)을 패터닝하는 것을 예시한다. 계단 구조물(68)이 트랜지스터(204)를 위한 채널 영역, 도전성 라인(106), 및 도전성 라인(108)을 형성한 후에 형성되는 것으로 논의되었지만, 일부 실시예들에서, 계단 구조물(68)은 트랜지스터(204)를 위한 채널 영역, 도전성 라인(106), 및 도전성 라인(108)을 형성하기 전에 형성될 수 있다. 예를 들어, 계단 구조물(68)을 형성하기 위해 도 21 내지 도 28과 관련하여 예시되고 설명된 제조 단계들은 도 10a 내지 도 20c와 관련하여 예시되고 설명된 제조 단계들 이전에 수행될 수 있다. 동일하거나 유사한 공정들이 계단 퍼스트 및 계단 라스트 실시예들에서 사용될 수 있다.
도 21에서, 포토레지스트(56)가 다층 스택(58) 위에 형성된다. 포토레지스트(56)는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트(56)의 패터닝은 영역(60)에서 다층 스택(58)을 노출시키되, 다층 스택(58)의 나머지 부분들을 마스킹할 수 있다. 예를 들어, 다층 스택(58)의 최상위층(예컨대, 도전성 라인(72G))이 영역(60)에서 노출될 수 있다.
또한 도 21에서, 영역(60)에서의 다층 스택(58)의 노출된 부분들은 포토레지스트(56)를 마스크로서 사용하여 에칭된다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(60)에 있는 도전성 라인(72G)과 유전체층(52G)의 부분들을 제거하고 개구(61)를 규정할 수 있다. 도전성 라인(72G)과 유전체층(52G)은 상이한 물질 조성들을 갖기 때문에, 이들 층들의 노출된 부분을 제거하는 데 사용되는 에천트는 상이할 수 있다. 일부 실시예들에서, 유전체층(52G)은 도전성 라인(72G)을 에칭하면서 에칭 정지층으로서 역할을 하며, 도전성 라인(72F)은 유전체층(52G)을 에칭하면서 에칭 정지층으로서 역할을 한다. 그 결과, 도전성 라인(72G)과 유전체층(52G)의 부분들은 다층 스택(58)의 나머지 층들을 제거하지 않고서 선택적으로 제거될 수 있고, 개구(61)가 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후 개구(61)의 에칭을 중지시키기 위해 시기적절한 에칭 공정들이 사용될 수 있다. 결과적인 구조물에서, 도전성 라인(72F)이 영역(60)에서 노출된다.
도 22에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분들을 노출시키도록 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소되고, 영역(60)과 영역(62)에 있는 다층 스택(58)의 부분들이 노출된다. 예를 들어, 영역(62)에 있는 도전성 라인(72G)의 최상면과 영역(60)에 있는 도전성 라인(72F)의 최상면이 노출될 수 있다.
그런 후, 다층 스택(58)의 노출된 부분은 포토레지스트(56)를 마스크로서 사용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장시킬 수 있다. 도전성 라인(72)과 유전체층(52)은 상이한 물질 조성들을 갖기 때문에, 이들 층들의 노출된 부분을 제거하는 데 사용되는 에천트는 상이할 수 있다. 일부 실시예들에서, 유전체층들(52G, 52F)은 도전성 라인들(72G, 72F)을 각각 에칭하면서 에칭 정지층으로서 역할을 하며, 도전성 라인들(72F, 72E)은 유전체층들(52F, 52F)을 각각 에칭하면서 에칭 정지층으로서 역할을 한다. 그 결과, 도전성 라인(72)과 유전체층(52)의 부분들은 다층 스택(58)의 나머지 층들을 제거하지 않고서 선택적으로 제거될 수 있고, 개구(61)가 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후 개구(61)의 에칭을 중지시키기 위해 시기적절한 에칭 공정들이 사용될 수 있다. 또한, 에칭 공정 동안, 도전성 라인(72)과 유전체층(52)의 에칭되지 않은 부분들은 아래에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과, 도전성 라인(72G)과 유전체층(52G)(도 21 참조)의 이전 패턴이 아래에 있는 도전성 라인(72F)과 아래에 있는 유전체층(52F)으로 전사될 수 있다. 결과적인 구조물에서, 도전성 라인(72F)이 영역(62)에서 노출되고, 도전성 라인(72E)이 영역(60)에서 노출된다.
도 23에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분들을 노출시키도록 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소되고, 영역(60), 영역(62), 및 영역(63)에 있는 다층 스택(58)의 부분들이 노출된다. 예를 들어, 영역(63)에 있는 도전성 라인(72G)의 최상면, 영역(62)에 있는 도전성 라인(72F)의 최상면, 및 영역(60)에 있는 도전성 라인(72E)의 최상면이 노출될 수 있다.
그런 후, 다층 스택(58)의 노출된 부분은 포토레지스트(56)를 마스크로서 사용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장시킬 수 있다. 도전성 라인(72)과 유전체층(52)은 상이한 물질 조성들을 갖기 때문에, 이들 층들의 노출된 부분을 제거하는 데 사용되는 에천트는 상이할 수 있다. 일부 실시예들에서, 유전체층들(52G, 52F, 52E)은 도전성 라인들(72G, 72F, 72E)을 각각 에칭하면서 에칭 정지층으로서 역할을 하며, 도전성 라인들(72F, 72E, 72D)은 유전체층들(52G, 52E, 52F)을 각각 에칭하면서 에칭 정지층으로서 역할을 한다. 그 결과, 도전성 라인(72)과 유전체층(52)의 부분들은 다층 스택(58)의 나머지 층들을 제거하지 않고서 선택적으로 제거될 수 있고, 개구(61)가 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후 개구(61)의 에칭을 중지시키기 위해 시기적절한 에칭 공정들이 사용될 수 있다. 또한, 에칭 공정 동안, 도전성 라인(72)과 유전체층(52)의 에칭되지 않은 부분들은 아래에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과, 도전성 라인들(72G, 72F)과 유전체층들(52G, 52F)(도 22 참조)의 이전 패턴이 아래에 있는 도전성 라인들(72F, 72E)과 아래에 있는 유전체층들(52F, 52E)로 전사될 수 있다. 결과적인 구조물에서, 도전성 라인(72F)이 영역(63)에서 노출되고, 도전성 라인(72E)이 영역(62)에서 노출되고, 도전성 라인(72D)이 영역(60)에서 노출된다.
도 24에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분들을 노출시키도록 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(63), 및 영역(64)에 있는 다층 스택(58)의 부분들이 노출된다. 예를 들어, 영역(64)에 있는 도전성 라인(72G)의 최상면, 영역(63)에 있는 도전성 라인(72F)의 최상면, 영역(62)에 있는 도전성 라인(72E)의 최상면, 및 영역(60)에 있는 도전성 라인(72D)의 최상면이 노출될 수 있다.
그런 후, 다층 스택(58)의 노출된 부분은 포토레지스트(56)를 마스크로서 사용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장시킬 수 있다. 도전성 라인(72)과 유전체층(52)은 상이한 물질 조성들을 갖기 때문에, 이들 층들의 노출된 부분을 제거하는 데 사용되는 에천트는 상이할 수 있다. 일부 실시예들에서, 유전체층들(52G, 52F, 52E, 52D)은 도전성 라인들(72G, 72F, 72E, 72D)을 각각 에칭하면서 에칭 정지층으로서 역할을 하며, 도전성 라인들(72F, 72E, 72D, 72C)은 유전체층들(52G, 52F, 52E, 52D)을 각각 에칭하면서 에칭 정지층으로서 역할을 한다. 그 결과, 도전성 라인(72)과 유전체층(52)의 부분들은 다층 스택(58)의 나머지 층들을 제거하지 않고서 선택적으로 제거될 수 있고, 개구(61)가 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후 개구(61)의 에칭을 중지시키기 위해 시기적절한 에칭 공정들이 사용될 수 있다. 또한, 에칭 공정 동안, 도전성 라인(72)과 유전체층(52)의 에칭되지 않은 부분들은 아래에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과, 도전성 라인(72G~72E)과 유전체층(52G~52E)(도 23 참조)의 이전 패턴이 아래에 있는 도전성 라인(72F~72D)과 아래에 있는 유전체층(52F~52D)으로 전사될 수 있다. 결과적인 구조물에서, 도전성 라인(72F)이 영역(64)에서 노출되고, 도전성 라인(72E)이 영역(63)에서 노출되고, 도전성 라인(72D)이 영역(62)에서 노출되고, 도전성 라인(72C)이 영역(60)에서 노출된다.
도 25에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분들을 노출시키도록 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(63), 영역(64), 및 영역(65)에 있는 다층 스택(58)의 부분들이 노출된다. 예를 들어, 영역(65)에 있는 도전성 라인(72G)의 최상면, 영역(64)에 있는 도전성 라인(72F)의 최상면, 영역(63)에 있는 도전성 라인(72E)의 최상면, 영역(62)에 있는 도전성 라인(72D)의 최상면, 및 영역(60)에 있는 도전성 라인(72C)의 최상면이 노출될 수 있다.
그런 후, 다층 스택(58)의 노출된 부분은 포토레지스트(56)를 마스크로서 사용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장시킬 수 있다. 도전성 라인(72)과 유전체층(52)은 상이한 물질 조성들을 갖기 때문에, 이들 층들의 노출된 부분을 제거하는 데 사용되는 에천트는 상이할 수 있다. 일부 실시예들에서, 유전체층들(52G, 52F, 52E, 52D, 52C)은 도전성 라인들(72G, 72F, 72E, 72D, 72C)을 각각 에칭하면서 에칭 정지층으로서 역할을 하며, 도전성 라인들(72F, 72E, 72D, 72C, 72B)은 유전체층들(52G, 52F, 52E, 52D, 52C)을 각각 에칭하면서 에칭 정지층으로서 역할을 한다. 그 결과, 도전성 라인(72)과 유전체층(52)의 부분들은 다층 스택(58)의 나머지 층들을 제거하지 않고서 선택적으로 제거될 수 있고, 개구(61)가 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후 개구(61)의 에칭을 중지시키기 위해 시기적절한 에칭 공정들이 사용될 수 있다. 또한, 에칭 공정 동안, 도전성 라인(72)과 유전체층(52)의 에칭되지 않은 부분들은 아래에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과, 도전성 라인(72G~72D)과 유전체층(52G~52D)(도 24 참조)의 이전 패턴이 아래에 있는 도전성 라인(72F~72C)과 아래에 있는 유전체층(52F~52C)으로 전사될 수 있다. 결과적인 구조물에서, 도전성 라인(72F)이 영역(65)에서 노출되고, 도전성 라인(72E)이 영역(64)에서 노출되고, 도전성 라인(72D)이 영역(63)에서 노출되고, 도전성 라인(72C)이 영역(62)에서 노출되고, 도전성 라인(72B)이 영역(60)에서 노출된다.
도 26에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분들을 노출시키도록 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(63), 영역(64), 영역(65), 및 영역(66)에 있는 다층 스택(58)의 부분들이 노출된다. 예를 들어, 영역(66)에 있는 도전성 라인(72G)의 최상면, 영역(65)에 있는 도전성 라인(72F)의 최상면, 영역(64)에 있는 도전성 라인(72E)의 최상면, 영역(63)에 있는 도전성 라인(72D)의 최상면, 영역(62)에 있는 도전성 라인(72C)의 최상면이 노출될 수 있고, 영역(60)에 있는 도전성 라인(72B)의 최상면이 노출될 수 있다.
그런 후, 다층 스택(58)의 노출된 부분은 포토레지스트(56)를 마스크로서 사용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장시킬 수 있다. 도전성 라인(72)과 유전체층(52)은 상이한 물질 조성들을 갖기 때문에, 이들 층들의 노출된 부분을 제거하는 데 사용되는 에천트는 상이할 수 있다. 일부 실시예들에서, 유전체층들(52G, 52F, 52E, 52D, 52C, 52B)은 도전성 라인들(72G, 72F, 72E, 72D, 72C, 72B)을 각각 에칭하면서 에칭 정지층으로서 역할을 하며, 도전성 라인들(72F, 72E, 72D, 72C, 72B, 72A)은 유전체층들(52G, 52F, 52E, 52D, 52C, 52B)을 각각 에칭하면서 에칭 정지층으로서 역할을 한다. 그 결과, 도전성 라인(72)과 유전체층(52)의 부분들은 다층 스택(58)의 나머지 층들을 제거하지 않고서 선택적으로 제거될 수 있고, 개구(61)가 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후 개구(61)의 에칭을 중지시키기 위해 시기적절한 에칭 공정들이 사용될 수 있다. 또한, 에칭 공정 동안, 도전성 라인(72)과 유전체층(52)의 에칭되지 않은 부분들은 아래에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과, 도전성 라인(72G~72C)과 유전체층(52G~52C)(도 25 참조)의 이전 패턴이 아래에 있는 도전성 라인(72F~72B)과 아래에 있는 유전체층(52F~52B)으로 전사될 수 있다. 결과적인 구조물에서, 도전성 라인(72F)이 영역(66)에서 노출되고, 도전성 라인(72E)이 영역(65)에서 노출되고, 도전성 라인(72D)이 영역(64)에서 노출되고, 도전성 라인(72C)이 영역(63)에서 노출되고, 도전성 라인(72B)이 영역(62)에서 노출되며, 도전성 라인(72A)이 영역(60)에서 노출된다.
도 27에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분들을 노출시키도록 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(63), 영역(64), 영역(65), 영역(66), 및 영역(67)에 있는 다층 스택(58)의 부분들이 노출된다. 예를 들어, 영역(67)에 있는 도전성 라인(72G)의 최상면, 영역(66)에 있는 도전성 라인(72F)의 최상면, 영역(65)에 있는 도전성 라인(72E)의 최상면, 영역(64)에 있는 도전성 라인(72D)의 최상면, 영역(63)에 있는 도전성 라인(72C)의 최상면이 노출될 수 있고, 영역(62)에 있는 도전성 라인(72B)의 최상면과, 영역(60)에 있는 도전성 라인(72A)의 최상면이 노출될 수 있다.
그런 후, 다층 스택(58)의 노출된 부분은 포토레지스트(56)를 마스크로서 사용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장시킬 수 있다. 도전성 라인(72)과 유전체층(52)은 상이한 물질 조성들을 갖기 때문에, 이들 층들의 노출된 부분을 제거하는 데 사용되는 에천트는 상이할 수 있다. 일부 실시예들에서, 유전체층들(52G, 52F, 52E, 52D, 52C, 52B, 52A)은 도전성 라인들(72G, 72F, 72E, 72D, 72C, 72B, 72A)을 각각 에칭하면서 에칭 정지층으로서 역할을 하며, 도전성 라인들(72F, 72E, 72D, 72C, 72B, 72A)과 기판(50)은 유전체층들(52G, 52F, 52E, 52D, 52C, 52B, 52A)을 각각 에칭하면서 에칭 정지층으로서 역할을 한다. 그 결과, 도전성 라인(72)과 유전체층(52)의 부분들은 다층 스택(58)의 나머지 층들을 제거하지 않고서 선택적으로 제거될 수 있고, 개구(61)가 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후 개구(61)의 에칭을 중지시키기 위해 시기적절한 에칭 공정들이 사용될 수 있다. 또한, 에칭 공정 동안, 도전성 라인(72)과 유전체층(52)의 에칭되지 않은 부분들은 아래에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과, 도전성 라인(72G~72B)과 유전체층(52G~52B)(도 26 참조)의 이전 패턴이 아래에 있는 도전성 라인(72F~72A)과 아래에 있는 유전체층(52F~52A)으로 전사될 수 있다. 결과적인 구조물에서, 도전성 라인(72F)이 영역(67)에서 노출되고, 도전성 라인(72E)이 영역(66)에서 노출되고, 도전성 라인(72D)이 영역(65)에서 노출되고, 도전성 라인(72C)이 영역(64)에서 노출되고, 도전성 라인(72B)이 영역(63)에서 노출되고, 도전성 라인(72A)이 영역(62)에서 노출되며, 기판(50)이 영역(60)에서 노출된다.
도 28에서, 포토레지스트(56)는 허용가능한 애싱 또는 습식 스트리핑 공정에 의해서와 같이 제거될 수 있다. 따라서, 계단 구조물(68)을 포함하는 메모리 어레이(200)가 형성된다. 계단 구조물(68)은 도전성 라인(72)과 유전체층(52)의 교호 층들의 스택을 포함한다. 도 28에서 도시된 바와 같이, 하부 도전성 라인(72)이 상부 도전성 라인(72)보다 더 길고 상부 도전성 라인(72)을 지나 횡측으로 연장되도록 도전성 라인(72)의 길이는 기판(50)을 향하는 방향으로 증가한다. 결과적으로, 도전성 콘택트들이 후속 처리 단계들에서 계단 구조물(68) 위로부터 도전성 라인들(72) 각각까지 형성될 수 있다.
도 29에서, 금속간 유전체(inter-metal dielectric; IMD)(70)가 다층 스택(58) 위에 성막된다. IMD(70)는 유전체 물질로 형성될 수 있고, CVD, PECVD, 유동성 CVD(FCVD) 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 물질들은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 일부 실시예들에서, IMD(70)는 산화물(예컨대, 실리콘 산화물 등), 질화물(예컨대, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 유전체 물질들이 사용될 수 있다. IMD(70)는 도전성 라인들(72A~72G)의 측벽들을 따라 그리고 유전체층들(52A~52G)의 측벽들을 따라 연장된다. 또한, IMD(70)는 도전성 라인들(72A~72G)과 기판(50)의 최상면들과 접촉할 수 있다.
도 30a 내지 도 30d에서, 콘택트(110)가 도전성 라인들(72)까지 연장되어 도전성 라인들(72)에 전기적으로 커플링되도록 형성된다. 도전성 라인들(72)의 계단 형상은 콘택트(110)가 랜딩하기 위한 표면을 도전성 라인들(72) 각각 상에 제공한다. 콘택트(110)를 형성하는 것은, 예를 들어, 포토리소그래피와 에칭의 조합을 사용하여 도전성 라인들(72)의 일부를 노출시키기 위해 IMD(70) 내에 개구를 패터닝하는 것을 포함할 수 있다. 일부 실시예들에서, IMD(70) 내의 개구는 IMD(70)의 물질들에 대해 높은 에칭 선택비를 갖는 공정에 의해 형성될 수 있다. 이와 같이, IMD(70) 내의 개구는 도전성 라인들(72)의 물질을 상당히 제거하지 않고서 형성될 수 있다. 일부 실시예들에서, 도전성 라인들(72A~72G)을 노출시키는 개구들은 동시에 형성될 수 있다. 도전성 라인들(72A~72G) 각각 위에 있는 IMD(70)의 두께의 변동으로 인해, 도전성 라인들(72G)은 도전성 라인들(72F)보다 더 오랜 지속기간 동안 에칭에 노출될 수 있고, 도전성 라인들(72F)은 도전성 라인들(72E)보다 더 오랜 지속기간 동안 에칭에 노출될 수 있는 방식으로 진행되어, 도전성 라인들(72A)이 최단 지속기간 동안 에칭에 노출된다. 에칭에 대한 노출은, 도전성 라인들(72G)이 최대로 손상되고, 도전성 라인들(72F~72B)이 감소 추세로 손상되고, 도전성 라인들(72A)이 최소로 손상되도록, 도전성 라인들(72)에서 일부 물질 손실, 피팅, 또는 기타 손상을 일으킬 수 있다. 일부 실시예들에서, 도전성 라인들(72A~72G)에 대한 개구는 하나 이상의 에칭 공정에서 형성될 수 있다. 예를 들어, 제1 에칭 공정은 도전성 라인들(72A~72D)을 노출시키는 개구를 형성하기 위해 사용될 수 있고, 제2 에칭 공정은 도전성 라인들(72E~72G)에 대한 개구를 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 도전성 라인들(72)에 대해 수행되는 각각의 에칭 공정들은 4~5개의 도전성 라인들(72)의 층들에 대해 수행될 수 있다. 개구를 형성하기 위해 다수의 에칭 공정들을 수행하는 것은 기판(50)으로부터 더 멀리 있는 도전성 라인들(72)에 대한 손상을 감소시킬 수 있다.
확산 배리어층, 접착층 등과 같은 라이너(별도로 도시되지 않음), 및 도전성 물질이 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. IMD(70)의 표면으로부터의 과잉의 물질을 제거하기 위해 CMP와 같은, 평탄화 공정이 수행될 수 있다. 잔존하는 라이너 및 도전성 물질은 개구 내에서 콘택트(110)를 형성한다. 도 30a에서 도시된 바와 같이, 콘택트(110)는 도전성 라인들(72A~72G) 각각까지 연장될 수 있다.
또한, 도 30a 내지 도 30d에서, 콘택트(112)는 도전성 라인들(106)과 도전성 라인들(108)까지 연장되고 이들에 전기적으로 커플링되도록 형성된다. 콘택트(112)를 형성하는 것은, 예를 들어, 포토리소그래피와 에칭의 조합을 사용하여 도전성 라인들(106)과 도전성 라인들(108)의 일부분들을 노출시키기 위해 IMD(70) 내에 개구를 패터닝하는 것을 포함할 수 있다. 콘택트(112)는 콘택트(110)를 형성하는데 사용되는 것과 동일하거나 유사한 공정들과 물질들을 사용하여 형성될 수 있다. 콘택트(112)는 콘택트(110)와 동시에 또는 별개로 형성될 수 있다.
도 31a 내지 도 31c에서, 상호연결 구조물(120)이 IMD(70), 콘택트(110), 및 콘택트(112) 위에 형성된다. 상호연결 구조물(120)은 하나 이상의 적층된 유전체층(124) 내에 형성된 도전성 피처(122)의 하나 이상의 층을 포함할 수 있다. 적층된 유전체층(124) 각각은 로우 k 유전체 물질, ELK(Extra Low-k) 유전체 물질 등과 같은 유전체 물질을 포함할 수 있다. 유전체층(124)은 CVD, ALD, PVD, PECVD 등과 같은 적절한 공정들을 사용하여 성막될 수 있다.
도전성 피처(122)는 도전성 라인들 및 도전성 라인들의 층들을 상호연결하는 도전성 비아들을 포함할 수 있다. 도전성 비아들은 도전성 라인들의 층들 간에 수직 연결들을 제공하기 위해 유전체층(124) 각각을 관통하여 연장될 수 있다. 도전성 피처(122)는 다마신 공정, 이중 다마신 공정 등과 같은 임의의 허용가능한 공정을 통해 형성될 수 있다.
일부 실시예들에서, 도전성 피처(122)는 도전성 피처(122)의 원하는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피와 에칭 기술의 조합을 이용하여 각각의 유전체층(124)이 패터닝되는 다마신 공정을 사용하여 형성될 수 있다. 선택적인 확산 배리어 및/또는 선택적인 접착층이 트렌치 내에 성막될 수 있고 그 후 트렌치는 도전성 물질로 채워질 수 있다. 배리어층에 적절한 물질들은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 티타늄 산화물, 또는 다른 대안물들을 포함한다. 도전성 물질에 적절한 물질들은 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합 등을 포함한다. 실시예에서, 도전성 피처(122)는 구리 또는 구리 합금의 시드층을 성막하고, 전기도금을 사용하여 트렌치를 채우는 것에 의해 형성될 수 있다. 각각의 유전체층(124)의 표면으로부터 과잉의 도전성 물질을 제거하고 후속 처리를 위해 도전성 피처(122)와 유전체층(124)의 표면을 평탄화하기 위해 화학적 기계적 평탄화(CMP) 공정 등이 사용될 수 있다.
도 31a 내지 도 31c는 세 개의 층들의 도전성 피처들(122)과 유전체층들(124)을 도시한다. 그러나, 상호연결 구조물(120)은 임의의 수의 유전체층들(124) 내에 배치된 임의의 수의 도전성 피처들(122)을 포함할 수 있다는 것을 이해해야 한다. 상호연결 구조물(120)의 도전성 피처들(122)은 콘택트(110)와 콘택트(112)에 전기적으로 커플링될 수 있다.
도 31a에서 도시된 실시예에서, 도전성 라인(72A~72F)에 전기적으로 커플링된 콘택트(110)는, 콘택트(110)의 최상면이 IMD(70)의 최상면과 동일한 높이가 되도록, IMD(70)만을 관통하여 연장된다. 그러나, 도 31b에서 도시된 실시예에서는, 도전성 라인들(72A~72F)에 전기적으로 커플링된 콘택트(110)는, 콘택트(110)의 최상면이 최상위 유전체층(124)의 최상면과 동일한 높이가 되도록, IMD(70)와 유전체층들(124)을 관통하여 연장된다. 콘택트(110)는 상호연결 구조물(120)의 일부일 수 있다. 유전체층들(124) 및 IMD(70)를 관통하여 연장되는 콘택트(110)를 형성하는 것은 콘택트(110)와 상호연결 구조물(120)을 형성하는 데 필요한 패터닝 단계들을 감소시키지만, 연결의 유연성을 감소시킨다. 도 31a와 도 31b에서 예시된 실시예들 중 어느 하나는 나중에 형성되는 디바이스들에서 사용될 수 있다.
도 32 내지 도 34는 상호연결 구조물(120)에 반도체 다이를 결합시키는 것을 도시한다. 도 32에서, 반도체 디바이스(300)의 후면은 상호연결 구조물(120)에 결합된다. 예시된 실시예들에서, 반도체 디바이스(300)는 하이브리드 결합에 의해 상호연결 구조물(120)에 결합된다. 최상위 유전체층(124)은 어떠한 접착 물질(예를 들어, 다이 부착막)도 사용하지 않고서 유전체간 결합을 통해 기판(350)에 결합되고, 최상위 도전성 피처(122)는 어떠한 공융(eutectic) 물질(예를 들어, 솔더)도 사용하지 않고서 금속간 결합을 통해 TSV(332)에 결합된다. 결합은 사전 결합 및 어닐링을 포함할 수 있다. 사전 결합 동안, 반도체 디바이스(300)를 상호연결 구조물(120)에 대해 가압하기 위해 작은 가압력이 가해진다. 사전 결합은 약 15℃ 내지 약 30℃의 범위의 온도와 같은 실온과 같이 저온에서 수행된다. 일부 실시예들에서, 자연 산화물과 같은 산화물이 기판(350)의 후면에서 형성되고 결합을 위해 사용된다. 이어서 결합 강도가 후속 어닐링 단계에서 향상되는데, 이 후속 어닐링 단계에서는, 유전체층(124)과 기판(350)이 약 100℃ 내지 약 400℃의 범위의 온도와 같은 고온에서 어닐링된다. 어닐링 이후, 유전체층(124)과 기판(350)을 결합시키기 위해 퓨전 결합(fusions bond)과 같은 결합이 형성된다. 예를 들어, 결합은 유전체층(124)과 기판(350) 사이의 공유 결합일 수 있다. 도전성 피처(122)와 TSV(332)는 사전 결합 이후에 물리적 접촉 상태에 있을 수 있거나, 또는 어닐링 동안 물리적 접촉 상태가 되도록 확장될 수 있다. 또한, 어닐링 동안, 도전성 피처(122)와 TSV(332)(예를 들어, 구리)의 물질이 혼합되어, 금속간 결합이 형성된다. 따라서, 반도체 디바이스(300)와 상호연결 구조물(120) 사이의 결과적인 결합은 유전체간 결합 및 금속간 결합을 모두 포함하는 하이브리드 결합이다.
일부 실시예들에서, 반도체 디바이스(300)는 나중에 다이싱될 다수의 집적 회로들을 포함하는 웨이퍼일 수 있다. 다른 실시예들에서, 반도체 디바이스(300)는 결합 이전에 다이싱되고, 하나 이상의 반도체 다이가 메모리 어레이(200)에 결합될 수 있다. 메모리 어레이(200)는 반도체 디바이스(300)에 결합되기 전 또는 후에 다이싱될 수 있다. 결합 이후에 메모리 어레이(200)와 반도체 디바이스(300)가 다이싱되는 실시예들에서, 메모리 어레이(200)와 반도체 디바이스(300)는 동시에 다이싱될 수 있다. 이와 같이, 반도체 디바이스(300)는 웨이퍼간 결합(예를 들어, 반도체 디바이스(300)와 메모리 어레이(200) 모두가 결합 이후에 다이싱됨), 다이간 결합(예를 들어, 반도체 디바이스(300)와 메모리 어레이(200) 모두가 결합 이전에 다이싱됨), 또는 다이와 웨이퍼간 결합(예를 들어, 반도체 디바이스(300) 또는 메모리 어레이(200)가 결합 이전에 다이싱됨)을 통해 메모리 어레이(200)에 결합될 수 있다.
일부 실시예들에서, 반도체 디바이스(300)는 디코더, 프로세서, 멀티플렉서, 제어기, 감지 증폭기 등과 같은 회로들을 포함하는 로직 디바이스일 수 있다. 반도체 디바이스(300)는 메모리 어레이(200)에 대한 판독 및 기록 동작 등을 위한 제어를 제공할 수 있다. 대조적으로, 메모리 어레이(200)는 로직 회로들이 없을 수 있고, 메모리 어레이(200) 내의 모든 트랜지스터들(204)은 메모리 셀(202)로서 기능할 수 있다.
도 31a 내지 도 31c와 관련하여 논의된 바와 같이, 상호연결 구조물(120)은 콘택트(110)와 콘택트(112) 모두에 대한 연결을 제공할 수 있다. 반도체 디바이스(300)를 상호연결 구조물(120)에 결합시키는 것은 반도체 디바이스(300)의 회로들과, 메모리 어레이(200)의 콘택트(110) 및 콘택트(112) 둘 다 간의 라우팅 및 상호연결을 제공한다.
반도체 다이들 위에 형성되고 메모리 어레이 위에 그리고 이에 인접하게 형성된 상호연결 구조물을 통해 반도체 다이로 라우팅되는 종래의 메모리 어레이와 비교하여, 반도체 디바이스(300)를 메모리 어레이(200) 위에 형성된 상호연결 구조물(120)에 결합시키는 것은 메모리 어레이(200)와 반도체 디바이스(300) 간의 라우팅을 단순화시키고, 라우팅을 형성하는 데 필요한 공정 단계들의 수를 감소시키며, 메모리 어레이(200)와 반도체 디바이스(300) 간의 연결부들의 길이를 단축시킨다. 이것은 비용을 절감시키고, 디바이스 결함을 감소시키며, 디바이스 성능을 향상시킨다.
도 33에서, 반도체 디바이스(400)의 전면은 상호연결 구조물(120)에 결합된다. 예시된 실시예들에서, 반도체 디바이스(400)는 하이브리드 결합에 의해 상호연결 구조물(120)에 결합된다. 최상위 유전체층(124)은 어떠한 접착 물질(예를 들어, 다이 부착막)도 사용하지 않고서 유전체간 결합을 통해 최상위 유전체층(324)에 결합되고, 최상위 도전성 피처(122)는 어떠한 공융 물질(예를 들어, 솔더)도 사용하지 않고서 금속간 결합을 통해 최상위 도전성 피처(322)에 결합된다. 결합은 사전 결합 및 어닐링을 포함할 수 있다. 사전 결합 동안, 반도체 디바이스(400)를 상호연결 구조물(120)에 대해 가압하기 위해 작은 가압력이 가해진다. 사전 결합은 약 15℃ 내지 약 30℃의 범위의 온도와 같은 실온과 같이 저온에서 수행된다. 이어서 결합 강도가 후속 어닐링 단계에서 향상되는데, 이 후속 어닐링 단계에서는, 유전체층(124)과 유전체층(324)이 약 100℃ 내지 약 400℃의 범위의 온도와 같은 고온에서 어닐링된다. 어닐링 이후, 유전체층(124)과 유전체층(324)을 결합시키기 위해 퓨전 결합과 같은 결합이 형성된다. 예를 들어, 결합은 유전체층(124)과 유전체층(324) 사이의 공유 결합일 수 있다. 도전성 피처(122)와 도전성 피처(322)는 사전 결합 이후에 물리적 접촉 상태에 있을 수 있거나, 또는 어닐링 동안 물리적 접촉 상태가 되도록 확장될 수 있다. 또한, 어닐링 동안, 도전성 피처(122)와 도전성 피처(322)(예를 들어, 구리)의 물질이 혼합되어, 금속간 결합이 형성된다. 따라서, 반도체 디바이스(400)와 상호연결 구조물(120) 사이의 결과적인 결합은 유전체간 결합 및 금속간 결합을 모두 포함하는 하이브리드 결합이다.
일부 실시예들에서, 반도체 디바이스(400)는 나중에 다이싱될 다수의 집적 회로들을 포함하는 웨이퍼일 수 있다. 다른 실시예들에서, 반도체 디바이스(400)는 결합 이전에 다이싱되고, 하나 이상의 반도체 다이가 메모리 어레이(200)에 결합될 수 있다. 메모리 어레이(200)는 반도체 디바이스(400)에 결합되기 전 또는 후에 다이싱될 수 있다. 결합 이후에 메모리 어레이(200)와 반도체 디바이스(400)가 다이싱되는 실시예들에서, 메모리 어레이(200)와 반도체 디바이스(400)는 동시에 다이싱될 수 있다. 이와 같이, 반도체 디바이스(400)는 웨이퍼간 결합(예를 들어, 반도체 디바이스(400)와 메모리 어레이(200) 모두가 결합 이후에 다이싱됨), 다이간 결합(예를 들어, 반도체 디바이스(400)와 메모리 어레이(200) 모두가 결합 이전에 다이싱됨), 또는 다이와 웨이퍼간 결합(예를 들어, 반도체 디바이스(400) 또는 메모리 어레이(200)가 결합 이전에 다이싱됨)을 통해 메모리 어레이(200)에 결합될 수 있다.
일부 실시예들에서, 반도체 디바이스(400)는 디코더, 프로세서, 멀티플렉서, 제어기, 감지 증폭기 등과 같은 회로들을 포함하는 로직 디바이스일 수 있다. 반도체 디바이스(400)는 메모리 어레이(200)에 대한 판독 및 기록 동작 등을 위한 제어를 제공할 수 있다. 대조적으로, 메모리 어레이(200)는 로직 회로들이 없을 수 있고, 메모리 어레이(200) 내의 모든 트랜지스터들(204)은 메모리 셀(202)로서 기능할 수 있다.
도 31a 내지 도 31c와 관련하여 논의된 바와 같이, 상호연결 구조물(120)은 콘택트(110)와 콘택트(112) 모두에 대한 연결을 제공할 수 있다. 반도체 디바이스(400)를 상호연결 구조물(120)에 결합시키는 것은 반도체 디바이스(400)의 회로들과, 메모리 어레이(200)의 콘택트(110) 및 콘택트(112) 둘 다 간의 라우팅 및 상호연결을 제공한다.
반도체 다이들 위에 형성되고 메모리 어레이 위에 그리고 이에 인접하게 형성된 상호연결 구조물을 통해 반도체 다이들로 라우팅되는 종래의 메모리 어레이와 비교하여, 반도체 디바이스(400)를 메모리 어레이(200) 위에 형성된 상호연결 구조물(120)에 결합시키는 것은 메모리 어레이(200)와 반도체 디바이스(400) 간의 라우팅을 단순화시키고, 라우팅을 형성하는 데 필요한 공정 단계들의 수를 감소시키며, 메모리 어레이(200)와 반도체 디바이스(400) 간의 연결부들의 길이를 단축시킨다. 이것은 비용을 절감시키고, 디바이스 결함을 감소시키며, 디바이스 성능을 향상시킨다.
도 34에서, 다수의 반도체 디바이스들(300)이 상호연결 구조물(120)에 결합된다. 전술한 바와 같이, 각각의 반도체 디바이스들(300)은 로직 다이, 주변 다이, 메모리 다이, 전력 관리 다이, RF 다이, 센서 다이, MEMS 다이, 신호 처리 다이, 프론트 엔드 다이 등, 또는 이들의 조합일 수 있다. 일부 실시예들에서, 다수의 반도체 디바이스들(300)은 로직 다이, 및 입력/출력 다이와 같은 주변 다이를 포함할 수 있다. 로직 다이는 디코더, 프로세서, 멀티플렉서, 제어기, 감지 증폭기 등과 같은 회로들을 포함할 수 있다. 로직 다이는 메모리 어레이(200)에 대한 판독 및 기록 동작 등을 위한 제어를 제공할 수 있다. 대조적으로, 메모리 어레이(200)는 로직 회로들이 없을 수 있고, 메모리 어레이(200) 내의 모든 트랜지스터들(204)은 메모리 셀(202)로서 기능할 수 있다. 입력/출력 다이는 외부 반도체 디바이스 등과 인터페이싱하는 데 사용될 수 있다. 반도체 디바이스들(300)은 도 32에서 도시된 실시예와 관련하여 위에서 논의된 것과 동일하거나 유사한 공정들을 사용하여 상호연결 구조물(120)에 결합될 수 있다.
도 31a 내지 도 31c와 관련하여 논의된 바와 같이, 상호연결 구조물(120)은 콘택트(110)와 콘택트(112) 모두에 대한 연결을 제공할 수 있다. 반도체 디바이스들(300)을 상호연결 구조물(120)에 결합시키는 것은 반도체 디바이스들(300)의 회로들과, 메모리 어레이(200)의 콘택트(110) 및 콘택트(112) 둘 다 간의 라우팅 및 상호연결을 제공한다.
반도체 다이들 위에 형성되고 메모리 어레이 위에 그리고 이에 인접하게 형성된 상호연결 구조물을 통해 반도체 다이들로 라우팅되는 종래의 메모리 어레이와 비교하여, 반도체 디바이스들(300)을 메모리 어레이(200) 위에 형성된 상호연결 구조물(120)에 결합시키는 것은 메모리 어레이(200)와 반도체 디바이스들(300) 간의 라우팅을 단순화시키고, 라우팅을 형성하는 데 필요한 공정 단계들의 수를 감소시키며, 메모리 어레이(200)와 반도체 디바이스들(300) 간의 연결부들의 길이를 단축시킨다. 이것은 비용을 절감시키고, 디바이스 결함을 감소시키며, 디바이스 성능을 향상시킨다. 더욱이, 임의의 수의 반도체 디바이스들(300) 또는 반도체 디바이스들(400)이 메모리 어레이(200)에 결합될 수 있다.
도 35 내지 도 37은 결합층(402)이 메모리 어레이(200)의 상호연결 구조물(120) 위에 형성되고, 기판(350)이 결합층(402)에 결합되고, 반도체 디바이스(300)의 회로들이 기판(350) 내에 그리고 기판(350) 상에 형성되는 실시예를 도시한다. 도 35에서, 결합층(402)은 메모리 어레이(200)의 상호연결 구조물(120) 위에 형성된다. 일부 실시예들에서, 결합층(402)은 CVD, ALD, PVD 등에 의해 성막되는 실리콘 산화물(예를 들어, 고밀도 플라즈마(HDP) 산화물 등)을 포함한다. 결합층(402)을 위해 다른 적절한 물질들이 사용될 수 있다.
도 36에서, 기판(350)은 결합층(402)에 결합된다. 기판(350)은 도 2와 관련하여 상술된 것과 동일할 수 있다. 기판(350)은 퓨전 결합 등에 의해 결합층(402)에 결합될 수 있다. 일부 실시예들에서, 기판(350)은 임의의 접착 물질(예를 들어, 다이 부착막)도 사용하지 않고서 유전체간 결합을 통해 결합층(402)에 결합될 수 있다. 결합은 사전 결합 및 어닐링을 포함할 수 있다. 사전 결합 동안, 결합층(402)에 대해 기판(350)을 가압하기 위해 작은 가압력이 가해진다. 사전 결합은 실온(예컨대, 약 15℃ 내지 약 30℃의 범위의 온도)과 같이 저온에서 수행된다. 일부 실시예들에서, 자연 산화물과 같은 산화물이 기판(350)의 후면에서 형성되고 결합을 위해 사용된다. 이어서 결합 강도가 후속 어닐링 단계에서 향상되는데, 이 후속 어닐링 단계에서는, 기판(350)과 결합층(402)이 약 100℃ 내지 약 400℃의 범위의 온도와 같은 고온에서 어닐링된다. 어닐링 이후, 기판(350)과 결합층(402)을 결합시키기 위해 퓨전 결합과 같은 결합이 형성된다. 예를 들어, 결합은 기판(350)과 접합층(402) 사이의 공유 결합일 수 있다.
기판(350)은, 기판(350)을 메모리 어레이(200)에 결합시키기 전 또는 후에 단품화될 수 있다. 예를 들어, 일부 실시예들에서, 기판(350)은 메모리 어레이(200)에 결합되고 나중에 단품화되는 웨이퍼일 수 있다. 웨이퍼는 스크라이브 라인 영역들을 따라 소잉됨으로써 단품화될 수 있고, 개별 기판들(350)을 서로 분리시킬 수 있다. 일부 실시예들에서, 기판(350)은 메모리 어레이(200)에 결합되기 전에 단품화되는 다이일 수 있다.
도 37에서, 반도체 디바이스(300)를 형성하기 위해 회로들이 기판(350) 내부 및 기판(350) 위에 형성된다. 반도체 디바이스(300)를 형성하기 위해 도 3 내지 도 8a에서 설명한 것과 동일하거나 유사한 공정들이 수행될 수 있다. 도 37에서 도시된 바와 같이, TSV(332)가 기판(350) 및 결합층(402)을 관통하여 연장되도록 형성될 수 있다. TSV(332)는 상호연결 구조물(120)의 도전성 피처(122)와 전기적으로 커플링되고 이와 물리적으로 접촉할 수 있다. TSV(332)는 메모리 어레이(200)를 향하는 방향으로 점점 가늘어지고(taper) 좁아질 수 있다.
반도체 다이들 위에 형성되고 메모리 어레이 위에 그리고 이에 인접하게 형성된 상호연결 구조물을 통해 반도체 다이들로 라우팅되는 종래의 메모리 어레이와 비교하여, 기판(350)을 메모리 어레이(200) 위에 형성된 상호연결 구조물(120)에 결합시키는 것은 메모리 어레이(200)와 반도체 디바이스(300) 간의 라우팅을 단순화시키고, 라우팅을 형성하는 데 필요한 공정 단계들의 수를 감소시키며, 메모리 어레이(200)와 반도체 디바이스(300) 간의 연결부들의 길이를 단축시킨다. 이것은 비용을 절감시키고, 디바이스 결함을 감소시키며, 디바이스 성능을 향상시킨다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
메모리 어레이 - 상기 메모리 어레이는,
제1 워드 라인 및 제2 워드 라인과 접촉하는 게이트 유전체층; 및
소스 라인 및 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS)층을 포함하고, 상기 게이트 유전체층은 상기 OS층과, 상기 제1 워드 라인과 상기 제2 워드 라인 각각 사이에 배치됨 -;
상기 메모리 어레이 위에 있는 상호연결 구조물 - 상기 제2 워드 라인과 상기 상호연결 구조물 사이의 거리는 상기 제1 워드 라인과 상기 상호연결 구조물 사이의 거리보다 작음 -; 및
상기 메모리 어레이와는 반대측에서 상기 상호연결 구조물에 결합된 집적 회로 다이 - 상기 집적 회로 다이는 유전체간 결합과 금속간 결합에 의해 상기 상호연결 구조물에 결합됨 -을 포함하는 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제1 워드 라인의 길이는 상기 제2 워드 라인의 길이보다 더 큰 것인 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 집적 회로 다이의 전면 상호연결 구조물은 상기 상호연결 구조물에 결합된 것인 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 집적 회로 다이의 후면은 상기 상호연결 구조물에 결합된 것인 반도체 디바이스.
실시예 5. 실시예 4에 있어서, 상기 집적 회로 다이는 반도체 기판을 관통하여 연장되는 기판 관통 비아를 포함하고, 상기 기판 관통 비아는 상기 집적 회로 다이의 소스/드레인 영역을 상기 상호연결 구조물에 전기적으로 커플링시키는 것인 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 상호연결 구조물은 상기 제1 워드 라인을 상기 집적 회로 다이에 전기적으로 커플링시키는 제1 콘택트를 포함하며, 상기 제1 콘택트는 상기 제1 워드 라인에서부터 상기 집적 회로 다이까지 연장된 것인 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 상기 집적 회로 다이에 인접하여 상기 상호연결 구조물에 하이브리드 결합된 제2 집적 회로 다이를 더 포함하는 반도체 디바이스.
실시예 8. 디바이스에 있어서,
반도체 기판을 포함하는 로직 다이;
상기 로직 다이 위에 있는 상호연결 구조물; 및
상기 상호연결 구조물 위에 있는 메모리 어레이를 포함하고,
상기 메모리 어레이는,
제1 워드 라인과 접촉하는 게이트 유전체층의 제1 부분을 포함하는 제1 메모리 셀; 및
제2 워드 라인과 접촉하는 상기 게이트 유전체층의 제2 부분을 포함하는 제2 메모리 셀을 포함하고,
상기 제2 메모리 셀은 상기 반도체 기판의 주 표면에 수직인 제1 방향으로 상기 제1 메모리 셀보다는 상기 상호연결 구조물로부터 더 멀리 배치되고, 상기 제2 워드 라인은, 상기 제1 방향에 수직인 제2 방향으로의 상기 제1 워드 라인의 길이보다 더 큰, 상기 제2 방향으로의 길이를 가지며, 상기 로직 다이는 상기 메모리 어레이에서 판독 및 기록 동작들을 수행하도록 구성된 회로들을 포함한 것인 디바이스.
실시예 9. 실시예 8에 있어서, 상기 로직 다이는 유전체간 및 금속간 결합들에 의해 상기 상호연결 구조물에 결합된 것인 디바이스.
실시예 10. 실시예 8에 있어서, 상기 로직 다이는 전면 상호연결 구조물을 포함하며, 상기 전면 상호연결 구조물은 상기 상호연결 구조물에 결합된 것인 디바이스.
실시예 11. 실시예 8에 있어서, 상기 로직 다이의 후면은 상기 상호연결 구조물에 결합된 것인 디바이스.
실시예 12. 실시예 11에 있어서, 상기 로직 다이는 소스/드레인 영역에 전기적으로 커플링된 기판 관통 비아를 포함하고, 상기 기판 관통 비아는 상기 로직 다이의 반도체 기판을 관통하여 연장되며, 상기 반도체 기판과 상기 기판 관통 비아는 상기 상호연결 구조물에 결합된 것인 디바이스.
실시예 13. 실시예 12에 있어서, 상기 상호연결 구조물은 상기 기판 관통 비아로부터 상기 제1 워드 라인까지 연장된 콘택트를 포함한 것인 디바이스.
실시예 14. 방법에 있어서,
메모리 어레이를 형성하는 단계 - 상기 메모리 어레이를 형성하는 단계는,
기판 위에 다층 스택을 형성하는 단계 - 상기 다층 스택은 교호하는 도전층들과 유전체층들을 포함함 -;
상기 다층 스택을 관통하여 연장되는 제1 트렌치를 패터닝하는 단계;
상기 제1 트렌치의 측벽들과 바닥면을 따라 게이트 유전체층을 성막하는 단계; 및
상기 게이트 유전체층 위에 산화물 반도체(OS)층을 성막하는 단계를 포함함 -;
상기 메모리 어레이 위에 제1 상호연결 구조물을 형성하는 단계; 및
유전체간 결합과 금속간 결합을 사용하여 집적 회로 디바이스를 상기 제1 상호연결 구조물에 결합시키는 단계를 포함하는 방법.
실시예 15. 실시예 14에 있어서, 상기 메모리 어레이에서 판독/기록 동작을 수행하는 단계를 더 포함하며, 상기 집적 회로 디바이스는 상기 판독/기록 동작을 제어하는 것인 방법.
실시예 16. 실시예 14에 있어서, 상기 집적 회로 디바이스의 후면은 상기 제1 상호연결 구조물에 결합된 것인 방법.
실시예 17. 실시예 14에 있어서, 상기 제1 상호연결 구조물에 웨이퍼 상의 복수의 집적 회로 디바이스들이 결합되고, 상기 복수의 집적 회로 디바이스들은 상기 집적 회로 디바이스를 포함하며, 상기 방법은 상기 메모리 어레이와 상기 웨이퍼를 다이싱하는 단계를 더 포함한 것인 방법.
실시예 18. 실시예 14에 있어서, 상기 메모리 어레이를 형성하는 단계는 상기 도전층들과 상기 유전체층들을 에칭하여 계단 구조물을 형성하는 단계를 더 포함하며, 상기 도전층들과 상기 유전체층들은 상기 기판을 등지는 방향으로 감소하는 길이를 갖는 것인 방법.
실시예 19. 실시예 18에 있어서, 상기 제1 상호연결 구조물은 상기 기판과는 반대측에서 상기 메모리 어레이 위에 형성된 것인 방법.
실시예 20. 실시예 14에 있어서, 상기 집적 회로 디바이스를 상기 제1 상호연결 구조물에 결합시키는 단계는 상기 집적 회로 디바이스의 전면 상호연결 구조물을 상기 제1 상호연결 구조물에 결합시키는 단계를 포함한 것인 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    메모리 어레이 - 상기 메모리 어레이는,
    제1 워드 라인 및 제2 워드 라인과 접촉하는 게이트 유전체층; 및
    소스 라인 및 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS)층을 포함하고, 상기 게이트 유전체층은 상기 OS층과, 상기 제1 워드 라인과 상기 제2 워드 라인 각각 사이에 배치됨 -;
    상기 메모리 어레이 위에 있는 상호연결 구조물 - 상기 제2 워드 라인과 상기 상호연결 구조물 사이의 거리는 상기 제1 워드 라인과 상기 상호연결 구조물 사이의 거리보다 작음 -; 및
    상기 메모리 어레이와는 반대측에서 상기 상호연결 구조물에 결합된 집적 회로 다이 - 상기 집적 회로 다이는 유전체간 결합과 금속간 결합에 의해 상기 상호연결 구조물에 결합됨 -
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 워드 라인의 길이는 상기 제2 워드 라인의 길이보다 더 큰 것인 반도체 디바이스.
  3. 제1항에 있어서,
    상기 집적 회로 다이의 전면 상호연결 구조물은 상기 상호연결 구조물에 결합된 것인 반도체 디바이스.
  4. 제1항에 있어서,
    상기 집적 회로 다이의 후면은 상기 상호연결 구조물에 결합된 것인 반도체 디바이스.
  5. 제4항에 있어서,
    상기 집적 회로 다이는 반도체 기판을 관통하여 연장되는 기판 관통 비아를 포함하고, 상기 기판 관통 비아는 상기 집적 회로 다이의 소스/드레인 영역을 상기 상호연결 구조물에 전기적으로 커플링시키는 것인 반도체 디바이스.
  6. 제1항에 있어서,
    상기 상호연결 구조물은 상기 제1 워드 라인을 상기 집적 회로 다이에 전기적으로 커플링시키는 제1 콘택트를 포함하며, 상기 제1 콘택트는 상기 제1 워드 라인에서부터 상기 집적 회로 다이까지 연장된 것인 반도체 디바이스.
  7. 제1항에 있어서,
    상기 집적 회로 다이에 인접하여 상기 상호연결 구조물에 하이브리드 결합된 제2 집적 회로 다이
    를 더 포함하는 반도체 디바이스.
  8. 디바이스에 있어서,
    반도체 기판을 포함하는 로직 다이;
    상기 로직 다이 위에 있는 상호연결 구조물; 및
    상기 상호연결 구조물 위에 있는 메모리 어레이
    를 포함하고,
    상기 메모리 어레이는,
    제1 워드 라인과 접촉하는 게이트 유전체층의 제1 부분을 포함하는 제1 메모리 셀; 및
    제2 워드 라인과 접촉하는 상기 게이트 유전체층의 제2 부분을 포함하는 제2 메모리 셀
    을 포함하고,
    상기 제2 메모리 셀은 상기 반도체 기판의 주 표면에 수직인 제1 방향으로 상기 제1 메모리 셀보다는 상기 상호연결 구조물로부터 더 멀리 배치되고,
    상기 제2 워드 라인은, 상기 제1 방향에 수직인 제2 방향으로의 상기 제1 워드 라인의 길이보다 더 큰, 상기 제2 방향으로의 길이를 가지며,
    상기 로직 다이는 상기 메모리 어레이에서 판독 및 기록 동작들을 수행하도록 구성된 회로들을 포함한 것인 디바이스.
  9. 방법에 있어서,
    메모리 어레이를 형성하는 단계 - 상기 메모리 어레이를 형성하는 단계는,
    기판 위에 다층 스택을 형성하는 단계 - 상기 다층 스택은 교호하는 도전층들과 유전체층들을 포함함 -;
    상기 다층 스택을 관통하여 연장되는 제1 트렌치를 패터닝하는 단계;
    상기 제1 트렌치의 측벽들과 바닥면을 따라 게이트 유전체층을 성막하는 단계; 및
    상기 게이트 유전체층 위에 산화물 반도체(OS)층을 성막하는 단계
    를 포함함 -;
    상기 메모리 어레이 위에 제1 상호연결 구조물을 형성하는 단계; 및
    유전체간 결합과 금속간 결합을 사용하여 집적 회로 디바이스를 상기 제1 상호연결 구조물에 결합시키는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 메모리 어레이를 형성하는 단계는 상기 도전층들과 상기 유전체층들을 에칭하여 계단 구조물(staircase structure)을 형성하는 단계를 더 포함하며,
    상기 도전층들과 상기 유전체층들은 상기 기판을 등지는 방향으로 감소하는 길이를 갖는 것인 방법.
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