CN113380829A - 存储器件及其形成方法 - Google Patents

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Abstract

在一个实施例中，一种器件包括：一对介电层；以及介电层之间的字线，介电层的侧壁从字线的侧壁凹进；在字线的顶面、字线的侧壁、字线的底面和介电层的侧壁上的隧道带；隧道带上的半导体带；与半导体带的侧壁接触的位线；与半导体带的侧壁接触的源极线。本申请的实施例提供了存储器件及其形成方法。

Description

存储器件及其形成方法
技术领域
本申请的实施例涉及存储器件及其形成方法。
背景技术
作为示例，半导体存储器在用于电子应用的集成电路中使用，该电子应用包括无线电、电视、手机和个人计算器件。半导体存储器包括两个主要类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，可以将其进一步分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在不加电时会丢失存储的信息。
另一方面，非易失性存储器可以将数据存储在其上。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM)。FeRAM的优点包括快速的读写速度和小巧的体积。
发明内容
本申请的实施例提供一种方法，包括：在一对介电层之间形成字线；相比于所述字线的侧壁，凹进所述介电层的侧壁以暴露所述字线的顶面和底面；在所述介电层的侧壁以及所述字线的所述顶面、所述底面和所述侧壁上形成隧道带；在所述隧道带上形成半导体带；以及形成接触所述半导体带的位线和源极线。
本申请的实施例还提供一种器件，包括：一对介电层；字线，位于所述介电层之间，所述介电层的侧壁相比于所述字线的侧壁凹进；隧道带，位于所述字线的顶面、所述字线的所述侧壁、所述字线的底面和所述介电层的所述侧壁上；半导体带，位于所述隧道带上；位线，接触所述半导体带的侧壁；以及源极线，接触所述半导体带的所述侧壁。
本申请的实施例提供一种器件，包括：第一字线；介电层，位于所述第一字线上；第二字线，位于所述介电层上；半导体带，具有沿所述第一字线的侧壁的第一部分、沿所述介电层的侧壁的第二部分、以及沿所述第二字线的侧壁的第三部分；位线，接触所述半导体带的所述第一部分和所述第三部分；以及隔离区域，位于所述位线和所述半导体带的所述第二部分之间。
本申请的实施例提供了三维存储器件和方法。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了讨论的清楚，各种部件的尺寸可以任意增加或减小。
图1是随机存取存储器的框图。
图2A和图2B是存储器阵列的各种视图。
图3至图11D是根据一些实施例的制造存储器阵列的中间阶段的各种视图。
图12A至图13C是根据各种实施例的存储器阵列的截面图
图14至图17C是根据一些其他实施例的制造存储器阵列52的中间阶段的各种视图。
图18A至图18C是根据一些其他实施例的存储器阵列的各种视图。
图19是根据一些实施例的半导体器件的截面图。
具体实施方式
以下公开提供了用于实现本发明的不同部件的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本公开。当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中，在第二部件之上或之上的第一部件的形成可以包括第一和第二部件直接接触形成的实施例，并且还可以包括在第二部件之间形成附加部件的实施例。第一和第二部件，使得第一和第二部件可以不直接接触。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“下面”、“下”、“在...下方”、“在...上方”、“上面”之类的空间相对术语，以便于描述如图所示的一个元件或部件与另一个或多个元件或部件的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖器件在使用或操作中的不同方位。该器件可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。
根据各种实施例，三维存储器阵列由具有三维沟道区的薄膜晶体管(TFT)形成。这样的沟道区域可以通过在介电层之间形成字线，并使介电层的侧壁相比于字线的侧壁凹进来形成。然后，沿着字线的侧壁以及通过凹槽暴露的字线的顶面和底面沉积用于TFT的膜堆叠件。位线和源极线形成为与TFT的膜堆叠接触，从而完成TFT的形成。具有三维沟道区域的TFT的形成可以使得TFT的性能改善。
图1是随机存取存储器50的框图。随机存取存储器50包括存储器阵列52、行解码器54和列解码器56。存储器阵列52、行解码器54列解码器56可以是同一半导体芯片的部分，也可以是不同半导体芯片的部分。例如，存储器阵列52可以是第一半导体管芯的部分，而行解码器54和列解码器56可以是第二半导体管芯的部分。
存储阵列52包括存储单元58、字线62、位线64B和源极线64S。存储单元58以行和列布置。字线62、位线64B和源极线64S电连接至存储单元58。字线62是沿存储单元58的行延伸的导线。位线64B和源极线64S是沿存储单元58的列延伸的导线。
行解码器54可以是例如静态CMOS解码器、伪NMOS解码器等。在操作期间，行解码器54通过激活用于该行的字线62来选择存储器阵列52的行中的期望的存储器单元58。列解码器56可以是例如静态CMOS解码器、伪NMOS解码器等，并且可以包括写入器驱动器、读出放大器、其组合等。在操作期间，列解码器56从选定行中的存储器阵列52的列中选择期望的存储器单元58，并且利用位线64B和源极线64S从选定存储器单元58读取数据或将数据写入选定存储器单元58。
图2A和2B是存储器阵列52的各种视图。图2A是存储器阵列52的电路图。图2B是存储器阵列52的部分的三维视图，并与图2A结合描述。存储阵列52的每个存储单元58是包括可编程TFT的闪存单元。
图2A和2B示出了三个垂直方向D1、D2和D3(随后的附图为图示清楚而参考)。第一方向D1平行于下面的衬底的主表面。第二方向D2垂直于第一方向D1并且平行于下面的衬底的主表面。第三方向D3垂直于第一方向D1、第二方向D2以及下面的衬底的主表面。
在一些实施例中，存储器阵列52是闪存阵列，诸如NOR闪存阵列。在一些实施例中，存储器阵列52是另一类型的非易失性存储器阵列，例如磁阻式随机存取存储器(MRAM)阵列、电阻式随机存取存储器(RRAM)阵列等。每个存储单元58是包括TFT68的闪存单元。每个TFT68的栅极电连接至相应的字线62，每个TFT68的第一源极/漏极区电连接至相应的位线64B。每个TFT68的第二源极/漏极区电连接至相应的源极线64S(每个都电接地)。存储阵列52的同一行中的存储单元58共享公共字线62，而存储阵列52的同一列中的存储单元共享公共位线64B和公共源极线64S。
存储阵列52包括多条水平布置的导线(例如，字线62)，每条字线62设置在介电层72之间。字线62沿第一方向D1延伸。字线62可以具有阶梯布置，使得下字线62比上字线62的端点更长并且横向延伸超过上字线62的端点。例如，在图2B中，示出了字线62的多层堆叠层，其中最高的字线62T是最短线，而最底的字线62B是最长线。字线62的各个长度在朝着下方的衬底延伸的方向上增加。以这种方式，可以从存储器阵列52的上方访问每个字线62的部分，从而可以将导电触点形成到每个字线62的暴露部分。
位线64B和源极线64S是垂直布置的导线。位线64B和源极线64S在第三方向D3上延伸。隔离区域74设置在位线64B和源极线64S中的相邻的位线之间并且将它们隔离。每个存储单元58的边界由成对的位线64B和源极线64S以及相交的字线62限定。隔离区域76设置在相邻的TFT68之间并对其进行隔离(例如，相邻的源极线64S和位线64B的对)。尽管图2A和图2B示出了位线64B相对于源极线64S的特定布置，但是应当理解，在其他实施例中，位线64B和源极线64S的布置可以被翻转。
存储器阵列52还包括半导体带82和隧道带84。隧道带84与字线62接触。半导体带82设置在隧道带84与位线64B、源极线64S和隔离区74之间。
半导体带82为存储单元58的TFT68提供沟道区，并且也可以称为沟道层。例如，当通过相应的字线62施加适当的电压(例如，高于相应的TFT68的各自的阈值电压)时，与该字线62相交的半导体带82的部分可以允许电流从位线64B到对应的源极线64S(例如，在第一方向D1上)。在图2B中，每个半导体带82接触每个对应的字线62的一个表面，从而为TFT68提供平面沟道区域。如下面更详细地讨论的，根据各种实施例，半导体带82被形成为接触相应的字线62的多个表面，从而为TFT68提供三维沟道区域。
可以通过在隧道带84上施加适当的电压来使隧道带84在两个不同方向之一上极化，并且也可以称为数据存储层。根据隧道带84的特定部分的极化方向，相应的TFT68的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当隧道带84的部分具有第一电极化方向时，相应的TFT68可以具有相对较低的阈值电压，并且当隧道带84的部分具有第二电极化方向时，相应的TFT68可以具有相对较高的阈值电压。两个阈值电压之间的差可以被称为阈值电压飘移。较大的阈值电压飘移使得更容易(例如，较少出错)读取存储在相应存储单元58中的数字值。在一些实施例中，隧道带84由高k铁电材料形成，因此由存储器形成阵列52也可以称为铁电随机存取存储器(FeRAM)阵列。
为了在特定的存储单元58上执行写入操作，在隧道带84的对应于存储单元58的部分上施加写入电压。例如，可以通过将适当的电压施加到存储单元58上来施加写入电压。字线62、位线64B和源极线64S对应于存储单元58。通过在隧道带84的部分上施加写入电压，可以改变隧道带84的部分的极化方向。结果，可以将相应的TFT68的相应的阈值电压从低阈值电压切换到高阈值电压(反之亦然)，从而可以将数字值存储在存储单元58中。由于字线62和位线64B在存储阵列52中相交，所以可以选择并写入各个存储单元58。
为了在特定的存储单元58上执行读取操作，将读取电压(低阈值电压和高阈值电压之间的电压)施加到对应于该存储单元58的字线62。在隧道带84的相应部分上，存储单元58的TFT68可以导通或不导通。结果，位线64B可以通过或者可以不通过源极线64S放电(例如，接地)，从而可以确定存储在存储单元58中的数字值。由于字线62和位线64B在存储器阵列52中相交，所以可以选择并读取各个存储器单元58。
图3至图11D是根据一些实施例的制造存储器阵列52的中间阶段的各种视图。图3、图4、图5、图6、图7A、图8A、图9A、图10和图11A是三维视图。图7B、图8B和图9B是分别沿着图7A、图8A和图9A中的参考截面B-B示出的截面图。图11B、图11C和图11D是分别沿着图11A中的参考截面B-B、C-C和D-D示出的截面图。示出了存储器阵列52的部分。为了图示清楚，未示出一些部件，例如字线的阶梯布置(见图2B)。
在图3中，提供了衬底102。衬底102可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未掺杂。衬底102可以是晶片，例如硅晶片。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底102的半导体材料可以包括硅；硅锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟化合物的半导体；包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟的合金半导体；或其组合。衬底102可以包括介电材料。例如，衬底102可以是电介质衬底，或者可以包括在半导体衬底上的介电层。用于衬底102的可接受的介电材料包括诸如氧化硅或氧化铝的氧化物；氮化物，例如氮化硅；碳化物，例如碳化硅；类似物；或例如氧氮化硅、氧碳化硅、碳氮化硅、氧碳氮化硅等的组合。在一些实施例中，衬底102由碳化硅形成。
多层堆叠件104形成在衬底102上方。多层堆叠件104包括交替的介电层106和牺牲层108。介电层106由第一介电材料形成，并且牺牲层108由第二介电材料形成。介电材料可以各自从衬底102的候选介电材料中选择。
多层堆叠件104将在后续工艺中被图案化。这样，介电层106和牺牲层108的介电材料都具有相比于衬底102的材料的高蚀刻选择性。图案化的介电层106将用于隔离随后形成的TFT。图案化的牺牲层108也可以被称为伪层，并且在随后的工艺中将被用于TFT的字线代替。这样，牺牲层108的第二介电材料相对于介电层106的第一介电材料的蚀刻也具有高蚀刻选择性。在衬底102由碳化硅形成的实施例中，介电层106可以由氧化硅形成，并且牺牲层108可以由氮化硅形成。也可以使用彼此具有可接受的蚀刻选择性的介电材料的其他组合。
可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的可接受的沉积工艺来形成多层堆叠件104的每一层。每个层的厚度可以在约40nm至约50nm的范围内。在一些实施例中，介电层106形成为与牺牲层108的厚度不同。例如，介电层106可以形成为大于牺牲层108的厚度。在所示的实施例中，多层堆叠件104包括三层介电层106和两层牺牲层108。应当理解，多层堆叠件104可以包括其他数量的介电层106和牺牲层108。多层堆叠件104的总高度可以在约1000nm至约10000nm的范围内。
在图4中，在多层堆叠件104中图案化沟槽110。在所示的实施例中，沟槽110延伸穿过多层堆叠件104并暴露衬底102。在另一个实施例中，沟槽110延伸穿过多层堆叠件104的一些但不是全部层。可以使用可接受的光刻和蚀刻技术来图案化沟槽110，例如用对多层堆叠件104具有选择性的蚀刻工艺(例如，以比衬底102的材料更快的速率选择性地去除介电层106和牺牲层108的介电材料)。蚀刻可以是任何可接受的蚀刻工艺，例如反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。在衬底102由碳化硅形成、介电层106由氧化硅形成、牺牲层108由氮化硅形成的实施例中，可以通过使用氟基气体(例如C4F6)与氢气(H2)或氧气(O2)混合的干蚀刻形成沟槽110。图案化之后，将多层堆叠件104的各个部分设置在各个沟槽110之间。多层堆叠件104的每个部分在第二方向D2上具有宽度W1，其可以在约100nm至约120nm的范围内。此外，多层堆叠件104的每个部分在第二方向D2上被间隔开距离S1，该S1可以在约75nm至约85nm的范围内。
在图5中，牺牲层108被字线112代替。字线112均包括主层，并且可以包括一个或多个附加层，例如胶合层、阻挡层、扩散层等。在一些实施例中，字线112均包括主层和一个或多个胶层。例如，胶层可以沿着主层的顶面和底面延伸。胶层可以由对介电层106的材料具有良好粘附性的第一导电材料形成，例如金属氮化物(例如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等)。主层可以由对胶层的材料具有良好粘附力的第二导电材料形成，例如金属(例如钨、钌、钼、钴、铝、镍、铜、银、金、其合金等等)。字线112的材料可以各自通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的可接受的沉积工艺形成。
字线112可以包括以不同工艺形成的多个导电部件。例如，可以形成第一导电部件112A以代替牺牲层108的某些部分，并且随后可以形成第二导电部件112B以代替牺牲层108的剩余部分。在这样的实施例中，执行横向蚀刻以扩展。掩蔽沟槽110的第一组，而掩蔽沟槽110的第二组。具体地，牺牲层108的侧壁的被沟槽110暴露的部分被凹进以形成侧壁凹部。可以通过可接受的蚀刻工艺形成侧壁凹部，例如对牺牲层108的材料具有选择性的蚀刻工艺(例如，以比蚀刻介电层106和衬底102的材料的去除速率更快的速率选择性地去除牺牲层108的材料的蚀刻工艺)。蚀刻可以是各向同性的。在衬底102由碳化硅形成、介电层106由氧化硅形成并且牺牲层108由氮化硅形成的实施例中，可以通过使用磷酸(H3PO4)的湿蚀刻来扩大沟槽110。在另一实施例中，可以使用对牺牲层108的材料具有选择性的干蚀刻。然后将字线112的材料共形地沉积在侧壁凹部中以形成第一导电部件112A。可以执行可接受的蚀刻工艺，例如干蚀刻【例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等】、湿蚀刻等或其组合，以从介电层106的侧壁和衬底102的顶面去除字线112的多余的材料。蚀刻可以是各向异性的。然后可以重复以上讨论的工艺以形成第二导电部件112B。第一导电部件112A和第二导电部件112B被统称为存储器阵列52的字线112。
应当理解，介电层106和字线112可以以其他方式形成。例如，与形成图3的多层堆叠件104不同的，用字线112代替牺牲层108，可以形成交替的介电层和导电层的多层堆叠件。可以用沟槽对多层堆叠件进行图案化，以从导电层的其余部分形成字线112。
在图6中，使沟槽110扩展以形成侧壁凹部114。具体地，将由沟槽110暴露的介电层106的侧壁的部分凹入以形成侧壁凹部114。尽管介电层106的侧壁虽然图1中的侧壁是直的，但是侧壁可以是凹的或凸的。侧壁凹部114可以通过可接受的蚀刻工艺形成，例如对介电层106的材料具有选择性的蚀刻工艺(例如，以比字线112和衬底102的材料更快的速率选择性地去除介电层106的材料的工艺)。蚀刻可以是各向同性的。在衬底102由碳化硅形成、介电层106由氧化硅形成并且字线112由钨形成的实施例中，可以通过使用稀氢氟酸(dHF)的湿蚀刻来扩大沟槽110。在另一实施例中，沟槽110可通过使用四氟化碳(CF4)的干蚀刻而扩展。
在形成之后，侧壁凹部114具有延伸超过介电层106的侧壁的深度D4。在侧壁凹部114可以沿第二方向D2达到期望的深度D4之后，使用定时蚀刻工艺来停止对侧壁凹部114的蚀刻。例如，侧壁凹部114可以形成为在约30nm至约40nm范围内的深度D4。形成侧壁凹部114暴露了字线112的顶面和底面。如下面更详细地讨论的，一层或多层提供沟道区域，并且用于在侧壁凹部114中形成随后形成的TFT的数据存储。层以接触字线112的顶面和底面。在形成侧壁凹部114之后，介电层106的其余部分在第二方向D2上具有宽度W2，该宽度可以在约D2的范围内。字线112在第二方向D2上具有约20nm至约40nm的宽度，并且字线112在第二方向D2上具有的宽度W3可以在约100nm至约120nm的范围内。形成侧壁凹部114可将介电层106的宽度减小约60％至约80％。以本文讨论的范围内的尺寸形成侧壁凹部114允许TFT形成具有期望长度的沟道区。以超出本文讨论的范围的尺寸形成侧壁凹部114可能不允许TFT形成具有期望长度的沟道区。
在图7A和图7B中，TFT膜堆叠件形成在沟槽110和侧壁凹部114中。具体地，在每个沟槽110中形成两个隧道带122、两个半导体带124和隔离区126(以及相应的侧壁凹部114)。在该实施例中，在沟槽110中不形成其他层。在另一实施例中(在下面更详细地讨论)，在沟槽110中形成附加层。
隧道带122是由可接受的材料形成的用于存储数字值的数据存储条。在一些实施例中，隧道带122由高k铁电材料形成，例如氧化铪锆(HfZrO)；氧化锆(ZrO)；掺杂有镧(La)、硅(Si)、铝(Al)等的氧化氟(HfO)；未掺杂的氧化铪(HfO)；或类似物。在另一实施例中(下面进一步讨论)，隧道带122包括低k介电材料，诸如氮化硅、氧化硅、氮氧化硅等。可以通过诸如ALD、CVD、物理气相沉积(PVD)等之类的可接受的沉积工艺来形成隧道带122的材料。隧道带122可具有在约9nm至约11nm范围内的厚度。
半导体带124是由可接受的材料(诸如铟镓锌锡氧化物(IGZTO)、铟镓锌氧化物(IGZO)、铟锡氧化物(ITO)、锌氧化物(ZnO)、多晶硅、非晶硅等)形成的用于为TFT提供沟道区的沟道带。可以通过诸如ALD、CVD、PVD等的可接受的沉积工艺来形成半导体带124的材料。半导体带124可以具有在约9nm至约11nm的范围内的厚度。
隔离区域126由用于保护和电隔离下面的半导体带124和隧道带122的可接受材料形成。可接受的介电材料包括氧化物，例如氧化硅或氧化铝；氮化物，例如氮化硅；碳化物，例如碳化硅；类似物；或例如氧氮化硅、氧碳化硅、碳氮化硅、氧碳氮化硅等的组合。可以通过诸如ALD、CVD、可流动CVD(FCVD)等的可接受的沉积工艺来形成隔离区126的材料。隔离区126的厚度可以在约8nm至约14nm的范围内。
隧道带122、半导体带124和隔离区126可以通过沉积、蚀刻和平坦化的组合来形成。例如，隧道层共形地沉积在沟槽110和侧壁凹部114中。具体地说，隧道层沿着字线112的侧壁、介电层106的凹进的侧壁以及硅的顶面和底面延伸。字线112被侧壁凹部114暴露。在一些实施例中，隧道层是通过ALD沉积的HfZrO。可以任选地各向异性地蚀刻隧道层，以去除在沟槽110的底部的隧道层的部分，从而暴露衬底102并且隔开水平相邻的TFT的隧道带。然后，在隧道层上以及在沟槽110和侧壁凹部114中共形地沉积半导体层。在一些实施例中，通过ALD将IGZTO半导体层沉积。然后可以各向异性地蚀刻半导体层以去除沟槽110的底部处的半导体层的部分，从而露出衬底102并隔开水平相邻的TFT的半导体带。然后将介电层共形地沉积在半导体层上以及沟槽110和侧壁凹部114的其余部分中。在一些实施例中，介电层是氧化物，例如通过FCVD沉积的氧化硅。然后将去除工艺应用于各个层以去除最顶部介电层106/字线112上的多余材料。去除工艺可以是平坦化工艺，例如化学机械抛光(CMP)、回蚀、其组合等等。保留在沟槽110中的隧道层、半导体层和介电层的部分分别形成隧道带122、半导体带124和隔离区126。平坦化工艺暴露最顶部的介电层106/字线112，使得在平面化工艺之后最顶部的介电层106/字线112、隧道带122、半导体带124和隔离区126的顶面是共面的(在工艺变化内)。
至少隧道带122和半导体带124具有在侧壁凹部114中的部分。隔离区126也可以具有在侧壁凹部114中的部分。隧道带122和半导体带124因此沿着字线112的由侧壁凹部114暴露的顶面和底面延伸，从而为TFT提供三维沟道区124C(见图8B)。通过增加字线112的接触面积，TFT的沟道区124C的长度因此可以增加，从而与具有平面沟道区的TFT相比，TFT的性能和效率得以提高。例如，与平面沟道区相比，三维沟道区可以以较低的栅极电压产生更大的电场。增大沟道区域中的电场可以帮助提高存储器阵列52的写入速度。
在图8A和图8B中，在隔离区126中形成导线132。导线132可以接触衬底102。如下面更详细地讨论的，导线132是将被分成用于TFT的源极线和位线的列。位线和源极线还用作TFT的源极/漏极区域。这样，导电线132形成为与半导体带124接触，使得位线和源极线将邻接沟道区124C。
作为形成导电线132的示例，穿过隔离区域126形成用于导电线132的开口。可以用对隔离区域126选择性的蚀刻工艺来形成开口(例如，选择性地去除绝缘区域126)。隔离区126的材料比隧道带122和半导体带124的材料具有更快的速率。例如，可以通过使用氨(NH3)和氟化氢(HF)气体的干刻蚀来形成穿过隔离区126的开口，这可以使用具有导电线132的图案的刻蚀掩模134来执行。掩模134可以包括光致抗蚀剂、硬掩模、间隔件、其组合等，其可以使用可接受的光刻和蚀刻技术来图案化。在开口中形成诸如扩散阻挡层、粘附层等的衬垫和主层。衬垫可以由诸如钛、氮化钛、钽、氮化钽等的导电材料形成，其可以通过共形沉积工艺来沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，衬垫可包括粘合层，并且粘合层的至少部分可以被工艺以形成扩散阻挡层。主层可以由导电材料形成，例如钨、钴、钌、铝、镍、铜、铜合金、银、金等，可以通过ALD、CVD、PVD等沉积主层。在一些实施例中，导线132包括由氮化钛形成的衬层和由钨形成的主层。然后，将去除工艺应用于各个层，以去除隔离区126、半导体带124、隧道带122和最顶部的介电层106/字线112上方的导线132的多余材料。去除工艺可以是平坦化工艺，例如化学机械抛光(CMP)、回蚀、其组合等。剩余的材料在开口中形成导线132。蚀刻掩模134可以在用于形成导线132的工艺期间被去除(例如，通过蚀刻工艺、去除工艺等)，或者可以在形成导线132之后被去除，例如通过可接受的灰化和/或蚀刻工艺。
在形成导线132之后，隔离区域126在侧壁凹部114之外的部分(参见图7A)被替换，但是隔离区域126在侧壁凹部114中的部分仍然保留。因此，隔离区126的部分126P设置在导线132和相应的半导体带124之间。半导体带124具有与导线132接触的第一部分(例如，侧壁凹部114外部的部分)，并且具有通过隔离区域126的部分126P与导线132分开的第二部分(例如，侧壁凹部114中的部分)。
在图9A和图9B中，隔离区142穿过半导体带124、隔离区126和导线132形成。隔离区142分隔半导体带124和导线132以形成TFT68(参见图9B)。具体地，导线132被分开以形成位线144B和源极线144S。如上所述，位线144B和源极线144S用作TFT68的源极/漏极区。在形成隔离区142之后，每个TFT68包括部分隧道带122、部分半导体带124、位线144B和源极线144S。隔离区域142也延伸到字线112和隧道带122的部分中，但是分开分字线112或隧道带122。
作为形成隔离区142的示例，用于隔离区142的开口形成为穿过半导体带124、隔离区126和导线132。这些开口还延伸到隧道带122的部分中(例如，沿着字线112的顶部、底部和侧表面延伸的那些部分)和字线112的部分(诸如在隧道带122的去除的部分下面的那些部分)。每个开口将导电线132分为位线144B和源极线144S，并且还将两个半导体带124分为四个半导体带124。可以通过蚀刻工艺形成开口，以去除导电层132的各层的导电和介电材料。例如，可以通过使用基于氟的气体(例如，C4F6)和氢气(H2)或氧气(O2)气体的干刻蚀来形成开口，这可以使用具有以下部件的刻蚀掩模148来进行：蚀刻掩模148可以包括光致抗蚀剂、硬掩模、间隔件、其组合等，其可以使用可接受的光刻和蚀刻技术来图案化。可以使用可接受的光刻和蚀刻技术来形成开口。然后在开口中形成介电材料。介电材料可以由可以通过CVD、ALD等沉积的诸如氧化硅的氧化物、诸如氮化硅的氮化物、诸如碳化硅的碳化物、其组合等形成。在一些实施例中，隔离区142由氮化硅形成。然后将去除工艺应用于各个层以去除位线144B、源极线144S、隔离区142、隔离区126、半导体带124、隧道带122上方的隔离区142的过量介电材料。去除工艺可以是平坦化工艺，例如化学机械抛光(CMP)、回蚀、其组合等。剩余的介电材料在开口中形成隔离区142。可以在用于形成隔离区142的工艺期间(例如，通过蚀刻工艺，去除工艺等)去除蚀刻掩模148，或者可以在形成隔离区142之后去除蚀刻掩模148，例如通过可接受的灰化和/或蚀刻工艺。
隔离区142每个在第一方向D1上具有宽度W4，其可以在约38nm至约41nm的范围内。隔离区域142可以将导线132分为宽度相等或不相等的位线144B和源极线144S。位线144B各自在第一方向D1上具有宽度W5，其可以在约38nm至约42nm的范围内，并且源极线144S各自在第一方向D1上具有宽度W6，其可以在约38nm至约42nm的范围内。宽度W4可以大于，小于或等于宽度W6。位线144B和源极线144S之间的隔离区域126的部分在第一方向D1上具有宽度W7，其可以在约90nm至约110nm的范围内。位线144B、源极线144S以及隔离区126的位于位线144B和源极线144S之间的部分在第二方向D2上均具有宽度W8，其可以在约35nm至约45nm的范围内。
在图10中，层电介质(ILD)152沉积在位线144B、源极线144S、隔离区142、隔离区126、半导体带124、隧道带122和最上面介电层106/字线112上方。ILD152可以由介电材料形成，并且可以通过任何适当的方法沉积，例如CVD、等离子体增强CVD(PECVD)、FCVD等。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，蚀刻停止层形成在ILD152与位线144B、源极线144S、隔离区142、隔离区126、半导体带124、隧道带122和最顶部的介电层106/字线112之间。蚀刻停止层可以由介电材料形成，例如氮化硅、氧化硅、氮氧化硅等，其具有相比于ILD152的蚀刻的高蚀刻选择性。可以通过任何合适的方法，例如CVD、ALD或类似的方法来形成膜。
然后，形成延伸穿过ILD152的位线接触件154和源极线接触件156。穿过ILD152形成接触开口。可以使用可接受的光刻和蚀刻技术来形成接触开口。然后在接触开口中形成诸如扩散阻挡层、粘附层等的衬垫以及导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。衬垫可以通过共形沉积工艺沉积，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，衬垫可包括粘合层，并且粘合层的至少部分可以被工艺以形成扩散阻挡层。导电材料可以是钨、钴、钌、铝、镍、铜、铜合金、银、金等。可以通过ALD、CVD、PVD等来沉积导电材料。可以执行去除工艺以从ILD152的顶面去除多余的材料。去除工艺可以是诸如化学机械抛光(CMP)、回蚀，其组合等的平坦化工艺。接触开口中剩余的衬垫和导电材料形成位线接触件154和源极线接触件156。位线接触件154物理地和电气地耦合到位线144B。源极线触点156物理地和电气地耦合到源极线144S。
在图11A、图11B、图11C和图11D中，互连结构160形成在中间结构上方。互连结构160可以包括例如介电材料164中的金属化图案162(图11A中未示出，见图11B、图11C和图11D)。介电材料164可以包括一个或多个介电层，例如低k(LK)或超低k(ELK)介电材料的一层或多层。金属化图案162可以是形成在一个或多个介电层中的金属互连(例如，导线、导电通孔等)。互连结构160可以通过诸如单镶嵌工艺、双镶嵌工艺等之类的镶嵌工艺形成。互连结构160的金属化图案162电连接至位线144B(通过位线触点154)和源极线144S(通过源线触点156)，并且将TFT68互连以形成功能存储器。
如图11C和图11D所示，位线144B和源极线144S以交替的图案形成。当字线112被激活时，以交替的图案形成位线144B和源极线144S有助于避免在图11C的截面中相邻的位线144B/源极线144S的短路。
图12A、图12B和图12C是根据各种实施例的存储器阵列52的截面图。图12A、图12B和图12C沿着图11A中的参考截面C-C示出。示出了具有不同轮廓形状的字线112。字线112的轮廓形状可以通过在用于形成侧壁凹部114的蚀刻工艺期间介电层106的材料与字线112的材料之间的蚀刻选择性来确定(参见图6)。
在图12A中，字线112具有四边形轮廓形状。每个字线112的侧壁与字线112的顶面和底面形成直角θ1。通过以高蚀刻速率使介电层的侧壁凹陷，可以使字线112具有四边形轮廓形状。蚀刻介电层106和字线112之间的选择性，例如蚀刻工艺，其选择性地从比字线112的材料快约5到约8倍地去除介电层106的材料。
在图12B中，字线112具有锥形轮廓形状。每个字线112的侧壁与字线112的顶面和底面形成钝角θ2。该角度θ2大于90度，例如在约92度至约98度的范围内。可以通过在介电层106和字线112之间具有高蚀刻选择性的蚀刻工艺(例如，选择性地去介电层106的材料的速度比字线112的材料快约5倍至约8倍的蚀刻工艺)通过使介电层的侧壁凹陷而形成具有锥形轮廓形状的字线112。
在图12C中，字线112具有张开的轮廓形状。每个字线112的侧壁与字线112的顶面和底面形成锐角θ3。该角度θ3小于90度，例如在约85度至约89度的范围内。可以通过在介电层106和字线112之间具有高蚀刻选择性的蚀刻工艺(例如，选择性地去除介电层106的材料的速度比字线112的材料快约5倍至约8倍的蚀刻工艺)通过使介电层的侧壁凹陷而使字线112具有张开的轮廓形状。
图12A、12B和12C的字线112具有尖角形状。尖角形状是由长度小于字线112的厚度的约3％的电弧形成的形状，例如在约1.2nm至约1.5nm范围内的电弧长度。字线112的尖角形状可以通过用于形成侧壁凹部114的蚀刻工艺的横向蚀刻速率来确定(见图6)。通过以约2μm/min至约2.5μm/min的横向蚀刻速率的蚀刻工艺使介电层106凹陷，可以将字线112形成为尖角形状。
图13A、图13B和图13C是根据各个实施例的存储器阵列52的截面图。图13A、图13B和图13C沿着图11A中的参考截面C-C示出。除了字线112具有圆角形状之外，图13A、图13B和图13C所示的实施例分别类似于图12A、图12B和图12C所示的实施例。圆角形状是由弧形成的，其长度大于字线112的厚度的约3％，例如长度在约1.2nm至约1.5nm的范围内。通过以横向蚀刻速率在约2μm/min至约2.5μm/min的范围内的蚀刻工艺使介电层106凹陷，可以将字线112形成为圆角形状。
图14至图17C是根据一些其他实施例的存储器阵列52的制造中的中间阶段的各种视图。图14、图15、图16A和图17A是三维图。图16B是示出与图9B类似的截面的截面图。图17B和图17C是示出与图11B和图11C类似的截面的截面图。为了图示清楚，未示出一些部件，例如字线的阶梯布置(见图2B)。在本实施例中，在隧道带122和字线112之间形成隔离带，这可以帮助减小TFT的寄生电容。
在图14中，形成或获得了类似于针对图6所述的结构。然后，隔离层172共形地沉积在沟槽110和侧壁凹部114中。具体地，隔离层172沿着字线112的侧壁、介电层106的凹入的侧壁以及其顶面和底面延伸。字线112由侧壁凹部114暴露。隔离层172可以由介电材料形成。介电材料可以由可以通过CVD、ALD等沉积的诸如氧化硅的氧化物，诸如氮化硅的氮化物，诸如碳化硅的碳化物、其组合等形成。在一些实施例中，隔离层172是通过ALD沉积的氧化硅或氧化铝。隔离层172的厚度可以在约9nm至约10nm的范围内。
在图15中，对隔离层172进行图案化以形成隔离带174。可以使用对隔离层172有选择性的蚀刻工艺(例如，选择性地去除隔离层172的材料以比介电层106和字线112的材料更快的速率)对隔离层172进行图案化。例如，可以通过使用氨(NH3)和氟化氢(HF)气体的干刻蚀来形成穿过隔离层172的开口，这可以使用具有隔离带174的图案的刻蚀掩模176来执行。掩模176可以包括光致抗蚀剂、硬掩模、间隔件、它们的组合等，其可以使用可接受的光刻和蚀刻技术来图案化。蚀刻掩模176可以在形成隔离带174的工艺中被去除(例如，通过蚀刻工艺)，或者可以在形成隔离带174之后被去除，例如通过可接受的灰化和/或蚀刻工艺。
在图16A和图16B中，使用与关于图7A至图9B所描述的工艺相似的工艺来形成隧道带122、半导体带124、隔离区126、隔离区142、位线144B和源极线144S。形成之后，隧道带122接触字线112的一些部分，并且隔离带174接触字线112的其他部分。换句话说，隧道带122形成在隔离带174和字线112的部分上。位线144B和源极线144S直接形成为与隔离带174相邻。换句话说，每个隔离带174设置在字线112的列与位线144B或源极线144S中的相应一条之间。隔离带174增加了字线112和位线144B/源极线144S之间的电隔离量，从而减小了TFT68的沟道区124C上的寄生电容。减小TFT68的寄生电容可以帮助改善存储器阵列52的读取速度。
在图17A和17B中，互连结构160形成在中间结构上方。可以使用与关于图11A、图11B、图11C和图11D描述的工艺类似的工艺来形成互连结构160。
图18A至图18C是根据一些其他实施例的存储器阵列52的各种视图。图18A是示出与图9B类似的截面的截面图。图18B和图18C是示出与图11B和图11C类似的截面的截面图。为了图示清楚，未示出某些部件，例如字线的阶梯布置(见图2B)。在该实施例中，隧道带122包括低k介电材料。具体地，隧道带122包括多个低k介电层122A、122B、122C，而不是高k铁电层。
第一介电层122A形成在衬底102上并且与介电层106的侧壁和字线112接触。第二介电层122B形成在第一介电层122A上。第三介电层122C形成在第二介电层122B上。在一些实施例中，第一介电层122A和第三介电层122C由第一介电材料(例如，诸如氧化硅的氧化物)形成，并且第二介电层122B由不同的第二介电材料(例如，诸如氮化硅的氮化物)形成。第一介电层122A、第二介电层122B和第三介电层122C可以通过沉积、蚀刻和平坦化的组合来形成，其方式与以上关于高k隧道带122讨论的方式类似。在一些实施例中，介电层122A、122B、122C是用于浮栅晶体管的层。例如，介电层122A可以是阻挡层，介电层122B可以是俘获层，并且介电层122C可以是隧道层。
图14至图18C的实施例用具有四边形轮廓形状和尖角形状(类似于关于图12A所描述的形状)的字线112示出。应当理解，图14至图18C的实施例可以由具有锥形轮廓形状或喇叭形轮廓形状的字线112形成，并且可以由具有圆角形状的字线112形成。
在关于图3至图18C所描述的实施例中，存储器阵列52形成在诸如电介质衬底之类的衬底102上。在一些实施例中，存储器阵列52被形成为独立器件(例如，存储器芯片)的部分，该独立器件通过器件封装与其他器件(例如，逻辑芯片)集成在一起。在一些实施例中，存储器阵列52被嵌入在另一器件中，例如逻辑芯片。在这样的实施例中，衬底102可以被省略，或者可以是下面的层，诸如下面的介电层、下面的半导体衬底等。
图19是根据一些实施例的半导体器件200的截面图。图19是简化图，为清楚起见省略了一些部件。半导体器件200包括逻辑区域200L和存储区域200M。在存储区域200M中形成存储器件(例如，闪存)，并且在逻辑区域200L中形成逻辑器件(例如，逻辑电路)。例如，可以在存储器区域200M中形成存储器阵列52(见图1)，并且可以在逻辑区域200L中形成行解码器54和列解码器56(见图1)。存储区域200M可以设置在逻辑区域200L的边缘处，或者逻辑区域200L可以围绕存储区域200M。
逻辑区域200L和存储区域200M形成在同一半导体衬底202上。半导体衬底202可以是硅，掺杂或未掺杂的硅或绝缘体上半导体(SOI)衬底的有源层。半导体衬底202可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层或梯度衬底。
器件204形成在半导体衬底202的有源表面上。器件204可以是有源器件或无源器件。例如，电气部件可以是通过任何合适的形成方法形成的晶体管、二极管、电容器、电阻器等。器件204互连以形成半导体器件200的存储器件和逻辑器件。
一层或多层层间电介质(ILD)层206形成在半导体衬底202上，并且导电部件(例如接触塞208)形成为电连接至器件204。ILD层206可以由任何合适的介电材料形成，例如氧化物、例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等；氮化物，例如氮化硅；或类似物。可以通过任何可接受的沉积工艺形成ILD层，例如旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等或其组合。可以通过任何合适的工艺形成ILD层中的导电部件，诸如沉积、镶嵌(例如，单镶嵌、双镶嵌等)、或其组合。
互连结构210形成在半导体衬底202上方。互连结构210互连器件204以在逻辑区域200L和存储区域200M的每一个中形成集成电路。互连结构210包括多个金属化层M1-M5。尽管示出了五个金属化层，但是应当理解，可以包括更多或更少的金属化层。每个金属化层M1-M5在介电层中包括金属化图案。金属化图案连接至半导体衬底202的器件204，并且分别包括形成在一个或多个金属间电介质(IMD)层中的金属线L1-L5和金属通孔V1-V5。互连结构210可以通过镶嵌工艺形成，例如单镶嵌工艺、双镶嵌工艺等。在一些实施例中，接触塞208也是金属化图案的部分，例如金属通孔V1的最低层的部分。
在该实施例中，存储器阵列52形成在互连结构210中。存储器阵列52可以形成在金属化层M1-M5中的任何一个中，并且被示出为形成在中间金属化层M4中。它也可以形成在下部金属化层M1-M3或上部金属化层M5中。存储器阵列52电连接至器件204。在该实施例中，覆盖存储器阵列52的金属化层(例如，金属化层M5)包含到位线144B和源极线144S的互连件。在另一实施例中，位于存储器阵列52下方的金属化层(例如，金属化层M3)包含与位线144B和源极线144S的互连件。
在一些实施例中，可以通过首先形成在存储器阵列52下面的层，例如金属化层M1-M3，来形成互连结构210。然后可以在金属化层M3上形成存储器阵列52，其中衬底102是在金属化层M3的IMD上的蚀刻停止层。在形成存储器阵列52之后，可以形成金属化层M4的其余部分，例如通过沉积和平坦化金属化层M4的IMD，然后形成金属线M4和金属通孔M4。然后可以形成覆盖存储器阵列52的层(如果有的话)，例如金属化层M5。
实施例可以实现优点。在形成用于TFT68的膜堆叠件之前，通过在横向上使介电层106凹陷，可以使每个字线112具有鳍状结构。具有鳍状结构的字线112具有三维沟道区124C。用三维沟道区域形成TFT68可以使TFT68的性能得到改善。例如，与平面沟道区相比，三维沟道区可在较低的栅极电压下产生更大的电场。因此，可以形成适合于需要高性能存储器(例如，人工智能、高性能计算等)的应用的闪存阵列。此外，形成具有三维沟道区域的存储器阵列可以允许减小存储器阵列中的器件(例如，TFT)的平均尺寸，同时沟道区域保持足够的性能。因此可以提高闪存的密度。
在一个实施例中，一种方法包括：在一对介电层之间形成字线；使介电层的侧壁从字线的侧壁凹进以暴露字线的顶面和底面；在介电层的侧壁以及字线的顶面，底面和侧壁上形成隧道带；在隧道带上形成半导体带；形成与半导体带接触的位线和源极线。
在一些实施例中，该方法还包括：在多层堆叠件中形成沟槽，该多层堆叠件包括介电层，其中使介电层的侧壁凹陷使沟槽膨胀以形成侧壁凹部，隧道带和半导体剥去每个延伸到侧壁凹部中的部分；在沟槽和侧壁凹部中沉积第一隔离区。在该方法的一些实施例中，形成位线和源极线的步骤包括：用导线代替在侧壁凹口之外的第一隔离区域的第一部分，将第一隔离区域的第二部分保留在侧壁凹口中；形成将导线分为位线和源极线的第二隔离区域。在该方法的一些实施例中，多层堆叠件还包括在介电层之间的牺牲层，并且形成字线包括：用字线代替牺牲层。在该方法的一些实施例中，使介电层的侧壁凹陷包括：用蚀刻工艺蚀刻介电层，该蚀刻工艺以比字线的导电材料更快的速率去除介电层的介电材料。在该方法的一些实施例中，蚀刻工艺将介电层的宽度减小了60％至80％。在该方法的一些实施例中，蚀刻工艺包括用稀氢氟酸进行的湿蚀刻，该湿蚀刻形成侧壁凹部，侧壁凹部各自的深度在30nm至40nm的范围内。在该方法的一些实施例中，隧道带接触介电层的侧壁以及字线的顶面，底面和侧壁。在一些实施例中，该方法还包括：形成隔离带，该隔离带接触介电层的侧壁以及字线的顶面，底面和侧壁，该隔离带设置在隧道带和字线之间。
在一个实施例中，一种器件包括：一对介电层；介电层之间的字线，介电层的侧壁从字线的侧壁凹进；在字线的顶面，字线的侧壁，字线的底面和介电层的侧壁上的隧道带；隧道带上的半导体带；与半导体带的侧壁接触的位线；源极线与半导体带的侧壁接触。
在一些实施例中，该器件还包括：半导体带上的隔离区，位线和源极线分别延伸穿过隔离区，该隔离区的第一部分设置在半导体带和每个半导体区之间。位线和源线。在该器件的一些实施例中，字线的侧壁与字线的顶面和底面中的每一个形成锐角。在器件的一些实施例中，字线的侧壁与字线的顶面和底面中的每一个形成钝角。在器件的一些实施例中，字线的侧壁与字线的顶面和底面中的每一个形成直角。在该器件的一些实施例中，字线具有尖角形状。在该器件的一些实施例中，字线具有圆角形状。
在一个实施例中，一种器件包括：第一字线；第一字线上的介电层；介电层上的第二字线；半导体带，具有沿着第一字线的侧壁的第一部分，沿着介电层的侧壁的第二部分，以及沿着第二字线的侧壁的第三部分；与半导体带的第一部分和第三部分接触的位线；位线和半导体带的第二部分之间的隔离区域。
在一些实施例中，该器件进一步包括：在半导体带与第一字线和第二字线中的每一个之间的隧道带，该隧道带包括高k铁电材料。在一些实施例中，该器件进一步包括：在半导体带与第一字线和第二字线的每一个之间的隧道带，该隧道带包括低k介电材料。在一些实施例中，该器件还包括：位线与第一字线和第二字线中的每条字线之间的隔离带；隔离带和半导体带之间的隧道带。
本申请的实施例提供一种方法，包括：在一对介电层之间形成字线；相比于所述字线的侧壁，凹进所述介电层的侧壁以暴露所述字线的顶面和底面；在所述介电层的侧壁以及所述字线的所述顶面、所述底面和所述侧壁上形成隧道带；在所述隧道带上形成半导体带；以及形成接触所述半导体带的位线和源极线。在一些实施例中，还包括：在多层堆叠件中形成沟槽，所述多层堆叠件包括所述介电层，其中凹进所述介电层的所述侧壁使所述沟槽膨胀以形成侧壁凹部，所述隧道带和所述半导体带均延伸到所述侧壁凹部内；以及在所述沟槽和所述侧壁凹部中沉积第一隔离区。在一些实施例中，形成所述位线和所述源极线包括：将所述第一隔离区域的位于所述侧壁凹部外的第一部分替换为导线，第二部分保留在所述侧壁凹部中；以及形成将所述导线分为所述位线和所述源极线的第二隔离区。在一些实施例中，多层堆叠件还包括位于所述介电层之间的牺牲层，并且其中，形成所述字线包括：将所述牺牲层替换为所述字线。在一些实施例中，凹进所述介电层的所述侧壁包括：用蚀刻工艺蚀刻所述介电层，所述蚀刻工艺以比所述字线的导电材料更快的速率去除所述介电层的介电材料。在一些实施例中，蚀刻工艺将所述介电层的宽度减小了60％至80％。在一些实施例中，蚀刻工艺包括用稀氢氟酸执行的湿蚀刻，所述湿蚀刻形成侧壁凹部，所述侧壁凹部均具有在30nm至40nm范围内的深度。在一些实施例中，隧道带接触所述介电层的所述侧壁以及所述字线的所述顶面、所述底面和所述侧壁。在一些实施例中，还包括：形成与所述介电层的所述侧壁以及所述字线的所述顶面、所述底面和所述侧壁接触的隔离带，所述隔离带设置在所述隧道带和所述字线之间。
本申请的实施例还提供一种器件，包括：一对介电层；字线，位于所述介电层之间，所述介电层的侧壁相比于所述字线的侧壁凹进；隧道带，位于所述字线的顶面、所述字线的所述侧壁、所述字线的底面和所述介电层的所述侧壁上；半导体带，位于所述隧道带上；位线，接触所述半导体带的侧壁；以及源极线，接触所述半导体带的所述侧壁。在一些实施例中，还包括：隔离区，位于所述半导体带上，所述位线和、所述源极线均延伸穿过所述隔离区，所述隔离区的第一部分设置在所述半导体带与所述位线和所述源极线中的每个之间。在一些实施例中，字线的所述侧壁与所述字线的所述顶面和所述底面中的每个形成锐角。在一些实施例中，字线的所述侧壁与所述字线的所述顶面和所述底面中的每个形成钝角。在一些实施例中，字线的所述侧壁与所述字线的所述顶面和所述底面中的每个形成直角。在一些实施例中，字线具有尖角形状。在一些实施例中，字线具有圆角形状。
本申请的实施例提供一种器件，包括：第一字线；介电层，位于所述第一字线上；第二字线，位于所述介电层上；半导体带，具有沿所述第一字线的侧壁的第一部分、沿所述介电层的侧壁的第二部分、以及沿所述第二字线的侧壁的第三部分；位线，接触所述半导体带的所述第一部分和所述第三部分；以及隔离区域，位于所述位线和所述半导体带的所述第二部分之间。在一些实施例中，还包括：隧道带，位于所述半导体带与所述第一字线和所述第二字线中的每个之间，所述隧道带包括高k铁电材料。在一些实施例中，还包括：隧道带，位于所述半导体带与所述第一字线和所述第二字线中的每个之间，所述隧道带包括低k介电材料。在一些实施例中，还包括：隔离带，位于所述位线与所述第一字线和所述第二字线中的每个之间；以及隧道带，位于所述隔离带和所述半导体带之间。
前述概述了几个实施例的部件，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种形成存储器件的方法，包括：
在一对介电层之间形成字线；
相比于所述字线的侧壁，凹进所述介电层的侧壁以暴露所述字线的顶面和底面；
在所述介电层的侧壁以及所述字线的所述顶面、所述底面和所述侧壁上形成隧道带；
在所述隧道带上形成半导体带；以及
形成接触所述半导体带的位线和源极线。
2.根据权利要求1所述的形成存储器件的方法，还包括：
在多层堆叠件中形成沟槽，所述多层堆叠件包括所述介电层，其中凹进所述介电层的所述侧壁使所述沟槽膨胀以形成侧壁凹部，所述隧道带和所述半导体带均延伸到所述侧壁凹部内；以及
在所述沟槽和所述侧壁凹部中沉积第一隔离区。
3.根据权利要求2所述的形成存储器件的方法，其中形成所述位线和所述源极线包括：
将所述第一隔离区域的位于所述侧壁凹部外的第一部分替换为导线，第二部分保留在所述侧壁凹部中；以及
形成将所述导线分为所述位线和所述源极线的第二隔离区。
4.根据权利要求2所述的形成存储器件的方法，其中，所述多层堆叠件还包括位于所述介电层之间的牺牲层，并且其中，形成所述字线包括：
将所述牺牲层替换为所述字线。
5.根据权利要求1所述的形成存储器件的方法，其中凹进所述介电层的所述侧壁包括：
用蚀刻工艺蚀刻所述介电层，所述蚀刻工艺以比所述字线的导电材料更快的速率去除所述介电层的介电材料。
6.根据权利要求5所述的形成存储器件的方法，其中，所述蚀刻工艺将所述介电层的宽度减小了60％至80％。
7.根据权利要求5所述的形成存储器件的方法，其中，所述蚀刻工艺包括用稀氢氟酸执行的湿蚀刻，所述湿蚀刻形成侧壁凹部，所述侧壁凹部均具有在30nm至40nm范围内的深度。
8.根据权利要求1所述的形成存储器件的方法，其中，所述隧道带接触所述介电层的所述侧壁以及所述字线的所述顶面、所述底面和所述侧壁。
9.一种存储器件，包括：
一对介电层；
字线，位于所述介电层之间，所述介电层的侧壁相比于所述字线的侧壁凹进；
隧道带，位于所述字线的顶面、所述字线的所述侧壁、所述字线的底面和所述介电层的所述侧壁上；
半导体带，位于所述隧道带上；
位线，接触所述半导体带的侧壁；以及
源极线，接触所述半导体带的所述侧壁。
10.一种存储器件，包括：
第一字线；
介电层，位于所述第一字线上；
第二字线，位于所述介电层上；
半导体带，具有沿所述第一字线的侧壁的第一部分、沿所述介电层的侧壁的第二部分、以及沿所述第二字线的侧壁的第三部分；
位线，接触所述半导体带的所述第一部分和所述第三部分；以及
隔离区域，位于所述位线和所述半导体带的所述第二部分之间。
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