CN111883538A - 半导体存储器装置的制造方法 - Google Patents

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Abstract

半导体存储器装置的制造方法。一种制造半导体存储器装置的方法包括：处理包括第一对准标记和第一结构的第一基板；处理包括第二对准标记和第二结构的第二基板；将第一基板和第二基板定向为使得第一结构和第二结构彼此面对；以及通过使用第一对准标记和第二对准标记控制第一结构和第二结构之间的对准，以将第一结构与第二结构联接。

Description

半导体存储器装置的制造方法
技术领域
各个实施方式总体涉及半导体存储器装置，并且更具体地，涉及制造包括存储器单元阵列和外围电路的半导体存储器装置的方法。
背景技术
半导体存储器装置可以包括具有多个存储器单元的存储器单元阵列。可以分别处理包括存储器单元阵列的基板和包括用于操作存储器单元阵列的外围电路的基板，然后可以联接存储器单元阵列和外围电路。
在联接存储器单元阵列和外围电路的工艺中，可能会发生工艺故障。
发明内容
根据实施方式，一种制造半导体存储器装置的方法可以包括处理第一基板和处理第二基板。第一基板的处理可以包括：在第一基板的第一区域上方设置外围电路和联接到外围电路的第一导电接触图案；在第一基板的第二区域中嵌入牺牲材料；以及在牺牲材料上方设置第一对准标记。第二基板的处理可以包括：在第二基板上方设置第二对准标记、存储器单元阵列和联接到存储器单元阵列的第二导电接触图案。方法还可以包括将第一基板和第二基板定向为使得第一导电接触图案和第二导电接触图案彼此面对；以及通过检查第一对准标记与第二对准标记的对准，将第一导电接触图案联接到第二导电接触图案。
根据实施方式，一种制造半导体存储器装置的方法可以包括处理第一基板。第一基板的处理可以包括在第一基板中嵌入牺牲材料，在牺牲材料上方设置第一对准标记，以及在第一基板的第一表面上设置第一结构。该方法还可以包括通过从第一基板的与第一基板的第一表面相对的后表面去除第一基板的一部分来露出牺牲材料和去除牺牲材料。该方法还可以包括处理第二基板。第二基板的处理可以包括在第二基板的表面上设置第二对准标记和第二结构。该方法可以附加包括将第一基板设置在第二基板上方，使得第二结构和第一结构彼此面对；以及通过经由牺牲材料被去除了的区域检查第一对准标记与第二对准标记的对准，来联接第一结构和第二结构。
根据实施方式，一种制造半导体存储器装置的方法可以包括：在第一基板上方形成第一对准标记和外围电路；在第二基板上方形成第二对准标记和存储器单元阵列；将第一基板和第二基板定向为使得外围电路和存储器单元阵列彼此面对，并且将外围电路与存储器单元阵列对准及联接。将外围电路与存储器单元阵列对准包括测量第一对准标记与第二对准标记之间的电容。
附图说明
图1A、图1B、图2A、图2B和图3是例示根据实施方式的半导体存储器装置的制造方法的截面图；
图4是例示根据实施方式的第一对准标记和第二对准标记的对准的平面图；
图5A至图5C是例示根据实施方式的半导体存储器装置的制造方法的截面图；
图6A至图6C是例示根据实施方式的制造半导体存储器装置的方法的截面图；
图7A至图7C是例示根据实施方式的半导体存储器装置的截面图；
图8A至图8G、图9和图10是例示根据实施方式的半导体存储器装置的制造方法的截面图；
图11是例示根据实施方式的半导体存储器装置的截面图；
图12A至图12G、图13和图14是例示根据实施方式的半导体存储器装置的制造方法的截面图；
图15A至图15D、图16A至图16E和图17是例示根据实施方式的半导体存储器装置的制造方法的截面图；
图18A至图18C、图19A至图19C和图20是例示根据实施方式的半导体存储器装置的制造方法的截面图；
图21是例示根据实施方式的存储器系统的配置的框图；以及
图22是例示根据实施方式的计算系统的配置的框图。
具体实施方式
本文中公开的具体结构性描述或功能性描述仅是出于描述根据本公开的构思的实施方式的目的而示例的。根据本公开的构思的实施方式能够以各种形式来实现，并且不应被解释为限于本文阐述的实施方式。
各种实施方式涉及能够提高工艺稳定性的半导体存储器装置的制造方法。
图1A、图1B、图2A、图2B和图3是例示根据实施方式的制造半导体存储器装置的方法的截面图。
图1A例示了处理第一基板101。
参照图1A，第一基板101可以是单晶半导体层。例如，第一基板101可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板、或通过选择性外延生长方法形成的外延膜。
第一基板101可以包括第一区域A11和第二区域A12。可以对第一基板101进行处理，使得第一结构ST11可以设置在第一基板101的表面Sa上，牺牲材料105可以被嵌入到第一基板101中，并且第一对准标记107可以设置在牺牲材料105上。
第一结构ST11可以包括存储器单元阵列或外围电路。存储器单元阵列可以包括以三维布置的存储器单元或者以二维布置的存储器单元。第一结构ST11可以形成在第一基板101的第一区域A11上方。
牺牲材料105可以被嵌入在第一基板101的第二区域A12中。牺牲材料105可以比第一基板101的表面Sa突出得更远，并且可以被绝缘结构103覆盖。绝缘结构103可以包括一个或更多个绝缘层。牺牲材料105可以包括与绝缘结构103不同的材料。例如，牺牲材料105可以包括与绝缘结构103具有不同蚀刻速率的材料。根据实施方式，绝缘结构103可以包括氧化物层，并且牺牲材料105可以包括氮化物层。
在形成第一结构ST11时，第一对准标记107可以与构成第一结构ST11的元件的一部分同时形成。第一对准标记107可以包括导电材料。第一对准标记107可以被嵌入在绝缘结构103中并且被保护层109覆盖。
保护层109可以包括防止第一对准标记107被氧化的材料。例如，保护层109可以包括氮化物层。
第一基板101可以包括面向与表面Sa相反方向的后表面Sb。可以在第一基板101的后表面Sb和表面Sa之间限定第一厚度D1。
图1B例示了处理第二基板151。
参照图1B，第二基板151可以是单晶半导体层。例如，第二基板151可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延膜。
第二基板151可以包括第一区域A11’和第二区域A12’。可以处理第二基板151，使得第二结构ST12和绝缘结构153设置在第二基板151的表面Sc上，并且可以在第二对准标记157和绝缘结构153之间限定台阶。绝缘结构153可以包括一个或更多个绝缘层。
第二结构ST12可以包括存储器单元阵列或外围电路。例如，当图1A所示的第一结构ST11包括外围电路时，第二结构ST12可以包括存储器单元阵列。在另一示例中，当图1A中所示的第一结构ST11包括存储器单元阵列时，第二结构ST12可以包括外围电路。第二结构ST12可以形成在第二基板151的第一区域A11’上方。
绝缘结构153可以覆盖第二基板151的第二区域A12’。
当形成第二结构ST12时，第二对准标记157可以与构成第二结构ST12的元件中的一部分同时形成。第二对准标记157可以包括比绝缘结构153的表面更远地突出的图案，并且可以彼此间隔开以在第二对准标记157和绝缘结构153之间限定台阶。第二对准标记157中所包括的图案可以包括导体或非导体。第二对准标记157可以通过台阶来进行区分。
图2A和图2B例示了露出第一对准标记107。
参照图2A，可以从参照图1A描述的第一基板101的后表面Sb部分地去除第一基板101，以露出牺牲材料105。因此，可以形成具有比图1A所示的第一厚度D1小的第二厚度D2的第一基板101A。第一基板101可以从参照图1A描述的第一基板101的后表面Sb进行研磨，以形成具有第二厚度D2的第一基板101A。因为第一基板101A没有被完全去除而是保留为具有第二厚度D2，所以可以防止由于在联接存储器单元阵列和外围电路的后续工艺期间引起的应力而导致的裂纹。
随后，可以选择性地去除露出的牺牲材料105。当牺牲材料105包括氮化物层时，可以使用磷酸来选择性地去除牺牲材料105。如图2B所示，可以通过去除牺牲材料105来限定露出第一对准标记107的凹槽G。
参照图2B，当去除图2A中所示的牺牲材料105以形成凹槽G时，可以通过去除图2A所示的保护层109来限定辅助凹槽AG。凹槽G和辅助凹槽AG可以从相反方向露出第一对准标记107。
图3例示了对准第一基板101A和第二基板151以联接第一结构ST11和第二结构ST12。
参照图3，具有第二厚度的第一基板101A可以在第二基板151上方对准，使得第一结构ST11面对第二结构ST12。具有第二厚度的第一基板101A和第二基板151在垂直方向上的布局可以颠倒。
可以通过检测第一对准标记107和第二对准标记157的对准来检查对准的程度，以正确对准第一结构ST11和第二结构ST12。当第一对准标记107和第二对准标记157正确对准时，第一结构ST11和第二结构ST12可以彼此联接。
可以通过凹槽G检测第一对准标记107和第二对准标记157的对准。根据实施方式，可以通过凹槽G检测第一对准标记107和第二对准标记157而不会干扰基板101A。根据该实施方式，可以提高关于第一对准标记107和第二对准标记157的检测信号的准确性。
图4是例示根据实施方式的第一对准标记107和第二对准标记157的对准的平面图。
参照图4，当第一对准标记107和第二对准标记157对准以形成如图4所示的预定图案或在误差容限内时，图3中所示的第一结构ST11和第二结构ST12可以被联接。第一对准标记107和第二对准标记157不限于图4所示的形状，而是可以以各种方式改变。
图5A至图5C是例示根据实施方式的制造半导体存储器装置的方法的截面图。
参照图5A，第一结构ST21和第一对准标记207可以形成在第一基板201上。第一基板201可以包括与以上参照图1A描述的第一基板101相同的材料。第一基板201可以包括第一区域A21和第二区域A22。
如以上参照图1A所述，第一结构ST21可以包括存储器单元阵列或外围电路，并且可以形成在第一基板201的第一区域A21上方。第一基板201的第二区域A22可以被绝缘结构203覆盖。绝缘结构203可以包括单层绝缘层或多层绝缘层。第一对准标记207可以包括彼此间隔开的第一电容器电极207a。
尽管图5A中未示出，但接触焊盘和接触插塞可以电连接至每个第一电容器电极207a，以从第一基板201的后表面侧向第一电容器电极207a施加电信号。接触焊盘可以嵌入在第一基板201中并且接触插塞可以穿过绝缘结构203以联接到接触焊盘和相应的第一电容器电极。下面参照图15D和图16E描述接触焊盘和接触插塞的结构的实施方式。
参照图5B，第二结构ST22和第二对准标记257可以形成在第二基板251上。第二基板251可以包括与以上参照图1B描述的第二基板151相同的材料。第二基板251可以包括第一区域A21’和第二区域A22’。
第二结构ST22可以包括存储器单元阵列或外围电路，并且可以形成在第二基板251的第一区域A21’上方，如以上参照图1B所述。第二基板251的第二区域A22’可以被绝缘结构253覆盖。绝缘结构253可以包括单层绝缘层或多层绝缘层。第二对准标记257可以包括彼此间隔开的第二电容器电极257a。
尽管图5B中未示出，但是接触焊盘和接触插塞可以电联接至每个第二电容器电极257a，以从第二基板251的后表面侧向第二电容器电极257a施加电信号。接触焊盘可以嵌入在第二基板251并且接触插塞可以穿过绝缘结构253以联接到接触焊盘和相应的第二电容器电极。以下参照图15D和图16E描述接触焊盘和接触插塞的结构的实施方式。
参照图5C，第一基板201和第二基板251可以对准，以使得第一结构ST21面对第二结构ST22。
可以测量第一对准标记207和第二对准标记257之间的电容C1和C2以正确地对准第一结构ST21和第二结构ST22。例如，第一对准标记207的第一电容器电极207a和第二对准标记257的第二电容器电极257a可以在水平方向上交替布置。可以测量第一电容器电极207a中的一个与与其相邻的第二电容器电极257a之间的第一电容C1和第二电容C2。当第一电容C1和第二电容C2被测量并且具有在误差容限内的值时，第一结构ST21和第二结构ST22可以彼此联接。
图6A至图6C是例示根据实施方式的制造半导体存储器装置的方法的截面图。
参照图6A，可以在第一基板301上形成第一结构ST31和第一对准标记307。第一基板301可以包括与以上参照图1A描述的第一基板101相同的材料。第一基板301可以包括第一区域A31和第二区域A32。
第一结构ST31可以包括存储器单元阵列或外围电路，并且可以形成在第一基板301的第一区域A31上方，如上面参照图1A所述。第一基板301的第二区域A32可以被绝缘结构303覆盖。绝缘结构303可以包括单层绝缘层或多层绝缘层。第一对准标记307可以形成在绝缘结构303中。第一对准标记307可以包括导电材料。
尽管图6A中未示出，但是接触焊盘和接触插塞可以电联接到第一对准标记307，以从第一基板301的后表面侧向第一对准标记307施加电信号。接触焊盘可以嵌入在第一基板301中并且接触插塞可以穿过绝缘结构303以联接到接触焊盘并联接到第一对准标记307。以下参照图18C和图19C描述接触焊盘和接触插塞的结构的实施方式。
参照图6B，第二结构ST32和第二对准标记357可以形成在第二基板351上。第二基板351可以包括与以上参照图1B描述的第二基板151相同的材料。第二基板351可以包括第一区域A31’和第二区域A32’。
第二结构ST32可以包括存储器单元阵列或外围电路，并且可以形成在第二基板351的第一区域A31’上方，如以上参照图1B所述。第二基板351的第二区域A32’可以被绝缘结构353覆盖。绝缘结构353可以包括单层绝缘层或多层绝缘层。第二对准标记357可以形成在绝缘结构353中。第二对准标记357可以包括导电材料。
尽管图6B中未示出，但是接触焊盘和接触插塞可以电联接至第二对准标记357，以从第二基板351的后表面侧向第一对准标记357施加电信号。接触焊盘可以被嵌入在第二基板351中，并且接触插塞可以穿过绝缘结构353以联接到接触焊盘并联接到第二对准标记357。以下参照图18C和图19C描述接触焊盘和接触插塞的结构的实施方式。
参照图6C，第一基板301和第二基板351可以被定向为使得第一结构ST31面对第二结构ST32。
可以测量第一对准标记307和第二对准标记357之间的垂直电容VC，以正确地对准第一结构ST31和第二结构ST32。当测量出的垂直电容VC具有参考值时，第一结构ST31和第二结构ST32可以彼此联接。
在图1A、图5A和图6A中所示的第一对准标记可以与第一结构中所包括的元件的一部分同时形成。图1B、图5B和图6B中所所示的第二对准标记可以与第二结构中所包括的元件中的一部分同时形成。因此，本教导的实施方式可以使用如上所述的第一对准标记和第二对准标记来增加第一结构和第二结构之间的对准准确性。形成有第一对准标记的第一基板的第二区域和形成有第二对准标记的第二基板的第二区域可以联接第一结构和第二结构并且可以被切割。
在下文中，用第一结构包括外围电路并且第二结构包括三维存储器单元阵列的示例详细描述控制第一结构和第二结构之间的对准的实施方式。实施方式不限于本文描述的呈现的实施方式。例如，以下描述的第一结构可以由三维存储器单元阵列代替，而第二结构可以由外围电路代替。
图7A至图7C是例示根据实施方式的半导体存储器装置的截面图。
参照图7A，第一结构STa和第二结构STb可以设置在第一基板401和第二基板501之间。
图7B是图7A所示的区域X的放大图。
参照图7B，第一结构STa可以包括：包括晶体管TR的外围电路，覆盖外围电路的第一绝缘结构IS1，穿过第一绝缘结构IS1的连接结构417、419、423和429，覆盖连接结构417、419、423和429的第二绝缘结构IS2，以及穿过第二绝缘结构IS2的第一导电接触图案433。
晶体管TR可以通过设置在第一基板401中的隔离层403彼此分离。有源区可以由第一基板401中的隔离层403限定。每个晶体管TR可以包括形成于有源区上方的栅极绝缘层411、形成于栅极绝缘层411上的栅电极413、在第一基板401中形成于栅电极413的两侧的杂质区405。杂质区405可以包括n型或p型掺杂剂，并且充当源极区或漏极区。晶体管TR可以连接到图7A所示的存储器单元阵列CAR并且可以控制存储器单元阵列CAR的操作。
第一绝缘结构IS1可以包括一个或更多个绝缘层415和421。根据实施方式，第一绝缘结构IS1可以包括至少一个第一蚀刻停止层425。例如，第一绝缘结构IS1可以包括形成于第一基板401上以覆盖晶体管TR的第一绝缘层415、形成于第一绝缘层415上的第二绝缘层421以及形成于第二绝缘层421上的第一蚀刻停止层425。第一绝缘结构IS1的层叠结构不限于图7B所示的实施方式，而是可以以各种方式改变。第一蚀刻停止层425可以包括与第二绝缘层421具有不同蚀刻速率的材料。例如，第一绝缘层415和第二绝缘层421可以包括氧化物层，并且第一蚀刻停止层425可以包括氮化物层。
连接结构417、419、423和429可以包括接触插塞417和423以及导电焊盘419和429。例如，连接结构417、419、423和429可以包括第一接触插塞417、每个的宽度大于每个第一接触插塞417的宽度的第一导电焊盘419、连接至第一导电焊盘419的第二接触插塞423、以及每个的宽度大于每个第二接触插塞423的宽度的第二导电焊盘429。第一接触插塞417可以穿过第一绝缘层415以连接到晶体管TR的杂质区405和栅电极413。第一导电焊盘419可以设置在第二绝缘层421中并且联接到第一接触插塞417。第二接触插塞423可以设置在第二绝缘层421中并且联接到第一导电焊盘419。第二导电焊盘429可以穿过第一蚀刻停止层425以联接到第二接触插塞423。
连接结构417、419、423和429不限于图7A和图7B所示的实施方式，而是可以以各种方式改变。连接结构417、419、423和429可以包括各种导电材料。
第二绝缘结构IS2可以包括第三绝缘层427和第二蚀刻停止层431。在一些实施方式中，可以省略第二蚀刻停止层431。第三绝缘层427可以包括与第二蚀刻停止层431具有不同蚀刻速率的材料。例如，第三绝缘层427可以包括氧化物层，并且第二蚀刻停止层431可以包括氮化物层。
第一导电接触图案433可以穿过第二绝缘结构IS2并且可以电联接到外围电路。例如，第一导电接触图案433可以穿过第二蚀刻停止层431和第三绝缘层427以连接到第二导电焊盘429。因此，第一导电接触图案433可以经由连接结构417、419、423和429联接到晶体管TR。
第一导电接触图案433与外围电路之间的联接不限于上述实施方式，而是可以以各种方式改变。
每个第一导电接触图案433可以包括比第二绝缘结构IS2的表面更远地突出的突起433P。
参照图7A，第二结构STb可以包括存储器单元阵列CAR，第三绝缘结构IS3，位线BL，连接结构527、529、535、537和541，支撑件523，源极接触结构SCT和
第二导电接触图案543。第三绝缘结构IS3可以与存储器单元阵列CAR交叠。位线BL，连接结构527、529、535、537和541，支撑件523，源极接触结构SCT和第二导电接触图案543可以嵌入在第三绝缘结构IS3中。
存储器单元阵列CAR可以包括联接在源极区域503和位线BL之间的存储器串STR。源极区域503可以形成在第二基板501中并且可以包括杂质。源极区域503的杂质可以包括n型掺杂剂。
图7C是存储器串STR中的一个的放大截面图。
参照图7C，存储器串STR的栅电极可以联接至栅极层叠结构GST的导电图案513。
栅极层叠结构GST可以包括在图7A所示的第二基板501上方彼此交替层叠的层间绝缘层511和导电图案513。栅极层叠结构GST可以被沟道结构CH贯穿。
沟道结构CH可以用作存储器串STR的沟道区域。沟道结构CH可以包括半导体层。每个沟道结构CH的中心区域可以填充有芯绝缘层CO。每个沟道结构CH的一端可以联接到源极区域503。每个沟道结构CH的另一端可以联接到与芯绝缘层CO交叠的掺杂图案DP。掺杂图案DP可以包括杂质，例如，n型掺杂剂。掺杂图案DP可以用作漏极区。
存储器层ML可以设置在相应导电图案513和相应沟道结构CH之间并且可以存储数据。存储器层ML可以包括在相应沟道结构CH的侧壁上朝向栅极层叠结构GST的侧壁层叠的隧道绝缘层TI、数据储存层DL和阻挡绝缘层BI。隧道绝缘层TI可以包括能够进行电荷隧穿的硅氧化物。数据储存层DL可以包括电荷捕获层、包括导电纳米点的材料层、或相变材料层。例如，数据储存层DL可以包括硅氮化物，使得能够进行电荷捕获。阻挡绝缘层BI可以包括能够阻挡电荷的氧化物。
根据上述结构，可以在导电图案513和沟道结构CH的交叉处形成源极选择晶体管、存储器单元和漏极选择晶体管。源极选择晶体管、存储器单元和漏极选择晶体管可以串联联接，并且可以形成与其相对应的存储器串STR。源极选择晶体管的栅电极可以联接至导电图案513当中的与源极区域503相邻的源极侧导电图案。漏极选择晶体管的栅电极可以联接至导电图案513当中与图7A中所示的位线BL相邻的位线侧导电图案。存储器单元的栅电极可以联接至导电图案513当中的中间导电图案。中间导电图案可以设置在源极侧导电图案和位线侧导电图案之间。
参照图7A，源极接触结构SCT可以穿过栅极层叠结构GST并且将电信号传输到源极区域503。源极接触结构SCT可以是单个导电层或者包括两个或更多个导电层。源极接触结构SCT和栅极层叠结构GST可以通过插置于它们之间的侧壁绝缘层505彼此绝缘。
栅极层叠结构GST的导电图案513可以包括具有阶梯结构的接触区域。具有阶梯结构的接触区域可以被多个支撑件523贯穿。
第三绝缘结构IS3可以包括一个或更多个绝缘层521、525和533。根据实施方式，第三绝缘结构IS3可以包括第三蚀刻停止层531。例如，第三绝缘结构IS3可以包括第四绝缘层521、第五绝缘层525、第三蚀刻停止层531和第六绝缘层533。第四绝缘层521可以设置在第二基板501的一个表面上，以覆盖栅极层叠结构GST的阶梯结构。第五绝缘层525、第三蚀刻停止层531和第六绝缘层533可以顺序地层叠在第四绝缘层521和第一结构STa之间。第三绝缘结构IS3不限于图7A所示的实施方式，而是可以以各种方式改变。第三蚀刻停止层531可以包括与第四绝缘层521、第五绝缘层525和第六绝缘层533具有不同蚀刻速率的材料。例如，第四绝缘层521、第五绝缘层525和第六绝缘层533可以包括氧化物层，并且第三蚀刻停止层531可以包括氮化物层。
连接结构527、529、535、537和541可以包括嵌入在第三绝缘结构IS3中的接触插塞527、529和541以及导电焊盘535和537。例如，连接结构527、529、535、537和541可以包括栅极接触插塞527、漏极接触插塞529、各个宽度大于各个栅极接触插塞527的宽度的栅极焊盘535、宽度比源极接触结构SCT大的源极焊盘537、以及焊盘接触插塞541。
栅极接触插塞527可以接触以上参照图7C描述的栅极层叠结构GST的导电图案513，并且可以延伸以穿过第四绝缘层521和第五绝缘层525。源极接触结构SCT可以延伸以穿过第五绝缘层525。漏极接触插塞529可以联接到存储器串STR，并且可以穿过第五绝缘层525。
栅极焊盘535可以接触栅极接触插塞527。源极焊盘537可以接触源极接触结构SCT。位线BL可以接触漏极接触插塞529。栅极焊盘535、源极焊盘537和位线BL可以穿过第三蚀刻停止层531并延伸到第六绝缘层533中。
焊盘接触插塞541可以接触栅极焊盘535、源极焊盘537和位线BL并延伸以穿过第六绝缘层533。
连接结构527、529、535、537和541不限于图7A所示的实施方式，而是可以以各种方式改变。连接结构527、529、535、537和541可以包括各种导电材料。
第二导电接触图案543可以接触焊盘接触插塞541并且可以嵌入在上绝缘层545中。第二导电接触图案543可以经由连接结构527、529、535、537和541联接到存储器单元阵列CAR。上绝缘层545可以包括使第二导电接触图案543敞开的多个凹槽551。上绝缘层545可以设置在第一结构STa和第二结构STb之间。
第一结构STa和第二结构STb可以经由第一导电接触图案433和第二导电接触图案543彼此联接。第一导电接触图案433的与每个凹槽551相对应的突起433P可以对准在上绝缘层545的各个凹槽551中。第一导电接触图案433和第二导电接触图案543可以经由填充凹槽551的导电粘合图案561彼此联接。导电粘合图案561可以包括银环氧树脂的固化材料或具有银纳米颗粒、氮化硼和环氧树脂的复合体的固化材料。
第一导电接触图案433和第二导电接触图案543之间的联接可以不限于图7A所示的实施方式。例如，第一导电接触图案433和第二导电接触图案543可以彼此直接接触。
图8A至图8G、图9和图10是例示根据实施方式的制造半导体存储器装置的方法的截面图。在以下描述的图中，第一结构和第二结构的详细说明与以上参照图7A、图7B和图7C描述的相同，并且因此不再重复。
图8A至图8G是例示处理第一基板以具有第一结构和第一对准标记的截面图。
参照图8A，第一基板400可以包括与以上参照图1A描述的第一基板101相同的材料。第一基板400可以包括第一区域A1a和第二区域A2a。
可以在第一基板400的第一区域A1a上方形成包括晶体管TR的外围电路。晶体管TR可以通过形成于第一基板400中的隔离层403彼此绝缘。包括晶体管TR的外围电路可以被第一绝缘结构IS1覆盖。第一接触插塞417和第二接触插塞423以及第一导电焊盘419可以嵌入在第一绝缘结构IS1中。
构成第一绝缘结构IS1的第一绝缘层415、第二绝缘层421和第一蚀刻停止层425可以延伸以覆盖第一基板400的第二区域A2a。
随后，可以蚀刻第一基板400的第一绝缘结构IS1和第二区域A2a以在第一基板400的第二区域A2a中形成第一凹槽G。
参照图8B，可以用牺牲材料473填充第一凹槽G。在用牺牲材料473填充第一凹槽G之前，可以在第一凹槽G的表面上形成第一保护层471。牺牲材料473可以包括与第一保护层471、第一绝缘层415和第二绝缘层421具有不同蚀刻速率的材料。例如，第一保护层471、第一绝缘层415和第二绝缘层421中的每个可以包括氧化物层，并且牺牲材料473可以包括氮化物层。
参照图8C，可以形成穿过第一绝缘结构IS1的第一蚀刻停止层425并且联接到第二接触插塞423的第二导电焊盘429。
随后，延伸以覆盖第二导电焊盘429和牺牲材料473的第二绝缘结构IS2可以形成在第一绝缘结构IS1上。第二绝缘结构IS2可以包括第三绝缘层427、第二蚀刻停止层431和牺牲绝缘层451的层叠结构。牺牲绝缘层451可以包括氧化物层。
随后，可以形成穿过第二绝缘结构IS2的第一导电接触图案433和第一对准标记475。可以使用形成第一导电接触图案433的工艺来形成第一对准标记475。例如，形成第一导电接触图案433和第一对准标记475可以包括在第二绝缘结构IS2上形成掩模图案(未示出)，通过使用掩模图案作为蚀刻屏障的蚀刻工艺来蚀刻第二绝缘结构IS2，由导电材料填充第二绝缘结构IS2被蚀刻掉的区域，并去除掩模图案。
第一导电接触图案433可以接触第二导电焊盘429以联接到外围电路。第一对准标记475可以接触牺牲材料473。
参照图8D，可以通过蚀刻牺牲绝缘层451的一部分以露出图8C所示的第一对准标记475来形成辅助凹槽AG。随后，可以通过去除第一对准标记475的被辅助凹槽AG露出的端部来形成如图8D所示的长度减小的第一对准标记475P。长度减小的第一对准标记475P的长度可以小于每个第一导电接触图案433的长度。
由于长度减小而具有低孔径比的第一对准标记475P的形状受后续工艺的影响而改变的可能性可以较低。因此，根据实施方式，使用长度减小的第一对准标记475P可以提高对准度的测量准确性。
参照图8E，第二保护层477可以形成在辅助凹槽AG的表面上。第二保护层477可以包括与牺牲绝缘层451具有不同蚀刻速率的材料层。例如，第二保护层477可以包括氮化物层。
随后，可以去除设置在第一基板400的第一区域Ala上方的牺牲绝缘层451的另一部分。因此，可以露出第二蚀刻停止层431，并且可以露出第一导电接触图案433的端部。第一导电接触图案433的露出的端部可以被定义为突起433P。
随后，可以从第一基板400的后表面蚀刻第一基板400的一部分。因此，可以露出牺牲材料473，并且可以保留具有减小的厚度的第一基板401，如图8F所示。
参照图8G，可以通过去除图8F所示的牺牲材料473来使第一凹槽G敞开。当去除牺牲材料473时，图8F所示的第二保护层477可以被去除。因此，长度减小的第一对准标记475P可以被第一凹槽G和辅助凹槽AG暴露。
图9是例示包括第二结构和第二对准标记的第二基板的截面图。
参照图9，可以处理第二基板501以包括以上参照图7A和图7C描述的第二结构STb。第二基板501可以包括第一区域A1a’和第二区域A2a’。
第二结构STb可以形成在第二基板501的第一区域A1a’上方。第二结构STb的第三绝缘结构IS3中所包括的第四绝缘层521、第五绝缘层525、第三蚀刻停止层531和第六绝缘层533可以在第二基板501的第二区域A2a’上方延伸。
当形成第二结构STb的第二导电接触图案543时，可以在第二基板501的第二区域A2a’上方形成第二对准标记575。因此，第二对准标记575可以由与第二导电接触图案543相同的材料形成。
第二导电接触图案543可以嵌入在包括第二凹槽551的上绝缘层545中，并且可以被第二凹槽551露出。第二对准标记575可以由沿着第二对准标记575所限定的台阶共形地形成的第七绝缘层579覆盖。
图10是例示使厚度减小的第一基板401和第二基板501彼此对准的截面图。
参照图10，第二凹槽551可以填充有导电粘合材料561A。导电粘合材料561A可以是可流动材料，可流动材料的粘度可以通过诸如丙酮或醇之类的溶剂来控制。例如，导电粘合剂材料561A可以包括银环氧树脂或具有银纳米颗粒、氮化硼和环氧树脂的复合体。可以控制具有流动性的导电粘合材料561A的高度，使得导电粘合材料561A在后续工艺期间不会溢出第二凹槽551到外部区域中。例如，导电粘合材料561A的高度可以被调整为小于每个第二凹槽551的深度。
随后，具有减小的厚度的第一基板401和第二基板501可以被定向为使得第一导电接触图案433面对第二导电接触图案543。可以通过第一凹槽G检测具有减小的长度的第一对准标记475P和第二对准标记575的对准。当长度减小的第一对准标记475P和第二对准标记575正确对准时，上绝缘层545可以粘附到第二绝缘结构IS2以将第一导电接触图案433的突起433P设置在第二凹槽551中，并且可以通过加热来固化导电粘合材料561A。因此，可以形成通过图7A所示的通过导电粘合图案561联接的第一结构STa和第二结构STb。
在通过导电粘合图案561将第一结构STa和第二结构STb彼此联接之后，可以通过如图7A所示的切割工艺来去除图10所示的第一基板401的第二区域A2a和第二基板501的第二区域A2a’。
图11是例示根据实施方式的半导体存储器装置的截面图。
参照图11，第一结构STa’和第二结构STb’可以设置在第一基板601和第二基板701之间。
如以上参照图7A和图7B所述，第一结构STa’可以包括：包括晶体管TR的外围电路，覆盖外围电路的第一绝缘结构IS1’，穿过第一绝缘结构IS1’的连接结构617、619和623，覆盖连接结构617、619和623的第二绝缘结构IS2’，以及穿过第二绝缘结构IS2’的第一导电接触图案633。
第一绝缘结构IS1’可以包括一个或更多个绝缘层。例如，第一绝缘结构IS1’可以包括第一绝缘层615和第二绝缘层621。第一绝缘层615和第二绝缘层621中的每个可以包括氧化物层。
连接结构617、619和623可以包括穿过第一绝缘结构IS1’的接触插塞617和623以及导电焊盘619。例如，连接结构617、619和623可以包括第一接触插塞617、每个的宽度比每个第一接触插塞617的宽度大的导电焊盘619、以及连接到导电焊盘619的第二接触插塞623。第一接触插塞617和第二接触插塞623可以与以上参照图7B描述的第一接触插塞417和第二接触插塞423具有相同的结构。导电焊盘619可以与以上参照图7B描述的第一导电焊盘419具有相同的结构。
第二绝缘结构IS2’可以包括至少一个绝缘层。例如，第二绝缘结构IS2’可以包括第三绝缘层627。第三绝缘层627可以包括氧化物层。
第一导电接触图案633可以穿过第二绝缘结构IS2’并且可以电联接到外围电路。例如，第一导电接触图案633可以穿过第三绝缘层627以接触第二接触插塞623。因此，第一导电接触图案633可以经由连接结构617、619和623联接到晶体管TR。
第二结构STb’可以包括：存储器单元阵列CAR，第三绝缘结构IS3’，位线BL，连接结构727、729、735、737和741，支撑件723，源极接触结构SCT，和第二导电接触图案743。第三绝缘结构IS3’可以与存储器单元阵列CAR交叠。位线BL以及连接结构727、729、735、737和741可以嵌入在第三绝缘结构IS3’中。支撑件723和源极接触结构SCT可以穿过栅极层叠结构GST。第二导电接触图案743可以联接到存储器单元阵列CAR。
存储器单元阵列CAR可以包括如以上参照图7A所述的联接在源极区域703和位线BL之间的存储器串STR。存储器串STR可以具有与图7C所示的存储器串STR相同的结构。
如以上参照图7A所述，源极接触结构SCT可以穿过栅极层叠结构GST并且将电信号传输到源极区域703。源极接触结构SCT和栅极层叠结构GST可以通过插置于它们之间的侧壁绝缘层705彼此绝缘。
栅极层叠结构GST和支撑件723可以与以上参照7A描述的栅极层叠结构GST和支撑件523具有相同的结构。
第三绝缘结构IS3’可以包括一个或更多个绝缘层，如以上参照图7A所述。例如，第三绝缘结构IS3’可以包括第四绝缘层721、第五绝缘层725和第六绝缘层733。
连接结构727、729、735、737和741可以包括嵌入在第三绝缘结构IS3’中的接触插塞727、729、741以及导电焊盘735和737，如以上参照图7A所述。
第二导电接触图案743可以接触接触插塞727、729和741当中的焊盘接触插塞741，并且可以嵌入上绝缘层745中。第二导电接触图案743可以经由连接结构727、729、735、737和741联接到存储器单元阵列CAR。
通过第一导电接触图案633和第二导电接触图案743之间的直接接触，第一结构STa’和第二结构STb’可以经由第一导电接触图案633和第二导电接触图案743彼此联接。第一导电接触图案633和第二导电接触图案743可以包括铜。
图12A至图12G、图13和图14是例示根据实施方式的制造半导体存储器装置的方法的截面图。在以下描述的图中，第一结构和第二结构的详细说明与以上参照图11描述的相同，因此不再重复。
图12A至图12G是例示处理第一基板以具有第一结构和第一对准标记的截面图。
参照图12A，第一基板600可以包括与以上参照图1A描述的第一基板101相同的材料。第一基板600可以包括第一区域A1b和第二区域A2b。
可以在第一基板600的第一区域A1b上方形成包括晶体管TR的外围电路。包括晶体管TR的外围电路可以被第一绝缘结构IS1’覆盖。第一接触插塞617和第二接触插塞623以及导电焊盘619可以嵌入在第一绝缘结构IS1’中。
构成第一绝缘结构IS1’的第一绝缘层615和第二绝缘层621可以延伸以覆盖第一基板600的第二区域A2b。
随后，可以蚀刻第一基板600的第一绝缘结构IS1’和第二区域A2b，以在第一基板600的第二区域A2b中形成凹槽G’。
参照图12B，可以用牺牲材料673填充凹槽G’。在用牺牲材料673填充凹槽G’之前，可以在凹槽G’的表面上形成第一保护层671。牺牲材料673、第一绝缘层615和第二绝缘层621可以包括相同材料。例如，牺牲材料673以及第一绝缘层615和第二绝缘层621中的每个可以包括氧化物层。第一保护层671可以包括与牺牲材料673以及第一绝缘层615和第二绝缘层621具有不同蚀刻速率的材料。例如，第一保护层671可以包括氮化物层。
随后，可以在第一绝缘结构IS1’上形成延伸以覆盖牺牲材料673的第二绝缘结构IS2’。第二绝缘结构IS2’可以包括第三绝缘层627。第三绝缘层627可以包括氧化物层。
随后，可以蚀刻第二绝缘结构IS2’的一部分以露出牺牲材料673。随后，可以用第二保护层675填充第二绝缘结构IS2’被蚀刻掉的区域。第二保护层675可以包括与牺牲材料673具有不同蚀刻速率的材料。例如，第二保护层675可以包括氮化物层。
参照图12C，可以形成穿过第二绝缘结构IS2’的第一导电接触图案633和穿过第二保护层675的第一对准标记683。可以使用以上参照图8C描述的工艺同时形成第一导电接触图案633和第一对准标记683。第一导电接触图案633可以包括铜。
第一导电接触图案633可以接触第二接触插塞623以联接到外围电路。第一对准标记683可以接触牺牲材料673。
参照图12D，可以形成第三保护层685以覆盖第一导电接触图案633和第一对准标记683。第三保护层685可以包括与牺牲材料673具有不同蚀刻速率的材料。例如，第三保护层685可以包括氮化物层。
随后，可以蚀刻形成在第一基板600的第二区域A2b上方的第三保护层685的一部分，以形成露出第一对准标记683的辅助凹槽AG’。随后，可以用第四保护层687填充辅助凹槽AG’。第四保护层687可以包括与牺牲材料673相同的材料。例如，第四保护层687可以包括氧化物层。
随后，可以从第一基板600的后表面蚀刻第一基板600的一部分。因此，可以露出牺牲材料673，并且可以保留厚度减小的第一基板601，如图12E所示。
参照图12F，可以通过去除图12E所示的牺牲材料673来使凹槽G’敞开。当去除牺牲材料673时，可以去除图12E所示的第四保护层687，并且可以使辅助凹槽AG’敞开。因此，第一对准标记683可以被凹槽G’和辅助凹槽AG’暴露。当去除牺牲材料673时，第二绝缘结构IS2’可以由第三保护层685保护。
参照图12G，可以通过去除图12F所示的第三保护层685来露出第一导电接触图案633。
图13是例示包括第二结构和第二对准标记的第二基板的截面图。
参照图13，可以处理第二基板701以包括以上参照图11描述的第二结构STb’。第二基板701可以包括第一区域A1b’和第二区域A2b’。
第二结构STb’可以形成在第二基板701的第一区域A1b’上方。第二结构STb’的第三绝缘结构IS3’中所包括的第四绝缘层721、第五绝缘层725和第六绝缘层733可以在第二基板701的第二区域A2b’上方延伸。
当形成第二结构STb’的第二导电接触图案743时，可以在第二基板701的第二区域A2b’上方形成第二对准标记775。因此，第二对准标记775可以由与第二导电接触图案743相同的材料形成。例如，第二导电接触图案743可以包括铜。
第二导电接触图案743可以嵌入在上绝缘层745中，并且每个第二导电接触图案743的一个表面可以被露出。第二对准标记775可以被沿着第二对准标记775所限定的台阶共形地形成的第七绝缘层779覆盖。
图14是例示使厚度减小的第一基板601和第二基板701彼此对准的截面图。
参照图14，厚度减小的第一基板601和第二基板701可以被定向为使得第一导电接触图案633和第二导电接触图案743彼此面对。可以通过凹槽G’检测第一对准标记683和第二对准标记775的对准。当第一对准标记683和第二对准标记775正确对准时，第一导电接触图案633可以接触第二导电接触图案743。随后，通过向彼此接触的第一导电接触图案633和第二导电接触图案743施加热，可以形成通过第一导电接触图案633和第二导电接触图案743之间的接触而彼此联接的第一结构STa’和第二结构STb’，如图11所示。
在第一结构STa’和第二结构STb’如图11所示地彼此联接之后，可以通过切割工艺去除图14所示的第一基板601的第二区域A2b和第二基板701的第二区域A2b’。
图15A至图15D、图16A至图16E和图17是例示根据实施方式的半导体存储器装置的制造方法的截面图。在以下描述的图中，第一结构和第二结构的详细说明与以上参照图11描述的相同，因此不再重复。
图15A至图15D是例示将第一基板处理为具有第一结构和第一对准标记的截面图。
参照图15A，第一基板600可以包括与以上参照图1A描述的第一基板101相同的材料。第一基板600可以包括第一区域A1b和第二区域A2b。
通过蚀刻第一基板600的第二区域A2b，可以在第一基板600处形成第一凹槽Ga。随后，可以沿着第一凹槽Ga的表面形成第一下蚀刻停止层801。随后，第一接触焊盘803可以形成在第一下蚀刻停止层801上。
随后，可以形成覆盖第一接触焊盘803并填充第一凹槽Ga的第一间隙填充绝缘层805。随后，可以形成穿过第一间隙填充绝缘层805以联接至第一接触焊盘803的第一下接触插塞807。
第一下蚀刻停止层801和第一间隙填充绝缘层805可以具有不同的蚀刻速率。例如，第一间隙填充绝缘层805可以包括氧化物层，并且第一下蚀刻停止层801可以包括氮化物层。
第一接触焊盘803和第一下接触插塞807可以包括导电材料。
参照图15B，可以在第一基板600的第一区域A1b上方形成包括晶体管TR的外围电路。随后，可以在第一基板600上方形成第一绝缘层615。第一绝缘层615可以延伸以覆盖包括晶体管TR的外围电路和第一下接触插塞807。
随后，可以形成穿过第一绝缘层615的第一接触插塞617和第一上接触插塞811。第一接触插塞617可以联接到晶体管TR。第一上接触插塞811可以联接到第一下接触插塞807。
第一上接触插塞811和第一接触插塞617可以同时形成。第一接触插塞617和第一上接触插塞811可以包括导电材料。
参照图15C，可以形成联接到第一接触插塞617的导电焊盘619。随后，可以在第一绝缘层615上形成第二绝缘层621。因此，可以形成包括第一绝缘层615和第二绝缘层621的第一绝缘结构IS1’。
第二绝缘层621可以延伸以覆盖导电焊盘619和第一上接触插塞811。随后，可以形成穿过第二绝缘层621的第二接触插塞623和第二上接触插塞821。第二接触插塞623可以联接至导电焊盘619。第二上接触插塞821可以联接至第一上接触插塞811。
第二上接触插塞821和第二接触插塞623可以同时形成。第二接触插塞623和第二上接触插塞821可以包括导电材料。
随后，可以在第一绝缘结构IS1’上形成第二绝缘结构IS2’。第二绝缘结构IS2’可以包括第三绝缘层627，并且第三绝缘层627可以包括氧化物层。第二绝缘结构IS2’可以延伸以覆盖第二接触插塞623和第二上接触插塞821。
随后，可以形成穿过第二绝缘结构IS2’的第一导电接触图案633和第一电容器电极823。第一电容器电极823可以构成第一对准标记并且可以彼此间隔开。可以使用以上参照图8C描述的工艺同时形成第一导电接触图案633和第一电容器电极823。第一导电接触图案633可以包括铜。
第一导电接触图案633可以接触第二接触插塞623以联接到外围电路。第一电容器电极823可以接触第二上接触插塞821。
随后，可以从第一基板600的后表面蚀刻第一基板600的一部分。因此，可以露出第一接触焊盘803，并且可以保留厚度减小的第一基板601，如图15D所示。
图16A至图16E是例示处理第二基板以具有第二结构和第二对准标记的截面图。
参照图16A，第二基板700可以包括与以上参照图1B描述的第二基板151相同的材料。第二基板700可以包括第一区域A1b’和第二区域A2b’。
通过蚀刻第二基板700的第二区域A2b’，可以在第二基板700中形成第二凹槽Gb。随后，可以沿着第二凹槽Gb的表面形成第二下蚀刻停止层851。随后，可以在第二下蚀刻停止层851上形成第二接触焊盘853。
随后，可以形成覆盖第二接触焊盘853并填充第二凹槽Gb的第二间隙填充绝缘层855。随后，可以形成穿过第二间隙填充绝缘层855以联接至第二接触焊盘853的第二下接触插塞857。
第二下蚀刻停止层851和第二间隙填充绝缘层855可以具有不同的蚀刻速率。例如，第二间隙填充绝缘层855可以包括氧化物层，并且第二下蚀刻停止层851可以包括氮化物层。
第二接触焊盘853和第二下接触插塞857可以包括导电材料。
参照图16B，可以在第二基板700的第一区域A1b’上方形成包括联接至源极区域703的存储器串STR的存储器单元阵列CAR。可以通过将源极掺杂剂注入第二基板700的第一区域A1b’来形成源极区域703。存储器串STR可以与以上参照图11描述的存储器串STR具有相同的结构。
联接到存储器串STR的栅极层叠结构GST可以被支撑件723贯穿并且可以包括阶梯状端部。栅极层叠结构GST的阶梯状端部可以被第四绝缘层721覆盖。第四绝缘层721可以在第二基板700的第二区域A2b’上方延伸以覆盖第二间隙填充绝缘层855和第二下接触插塞857。
随后，可以形成第五绝缘层725以覆盖存储器串STR。第五绝缘层725可以形成在第四绝缘层721上，并且可以在第二基板700的第二区域A2b’上方延伸。第五绝缘层725可以被源极接触结构SCT贯穿。源极接触结构SCT可以穿过栅极层叠结构GST以接触源极区域703。侧壁绝缘层705可以形成在源极接触结构SCT和栅极层叠结构GST之间。
随后，可以形成穿过第五绝缘层725和第四绝缘层721中的至少一个的第三上接触插塞861、栅极接触插塞727和漏极接触插塞729。形成第三上接触插塞861，形成栅极接触插塞727和形成漏极接触插塞729可以被分离地执行。第三上接触插塞861、栅极接触插塞727和漏极接触插塞729可以包括导电材料。
第三接触插塞861可以延伸以接触第二下接触插塞857。栅极接触插塞727可以延伸以接触栅极层叠结构GST的导电图案713。漏极接触插塞729可以延伸以接触存储器串STR的掺杂图案DP。
参照图16C，可以在第五绝缘层725上形成每个的宽度大于每个栅极接触插塞727的宽度的栅极焊盘735、宽度大于源极接触结构SCT的宽度的源极焊盘737、以及位线BL。栅极焊盘735可以联接至栅极接触插塞727，源极焊盘737可以联接至源极接触结构SCT，并且位线BL可以联接至漏极接触插塞729。
随后，可以形成覆盖栅极焊盘735、源极焊盘737和位线BL的第六绝缘层733。第六绝缘层733可以在第二基板700的第二区域A2b’上方延伸。因此，可以形成包括第四绝缘层721、第五绝缘层725和第六绝缘层733的第三绝缘结构IS3’。
随后，可以形成穿过第六绝缘层733的第四上接触插塞871和焊盘接触插塞741。第四上接触插塞871和焊盘接触插塞741可以通过相同的工艺形成并且可以包括相同的导电材料。第四上接触插塞871可以延伸以接触第三上接触插塞861。焊盘接触插塞741可以延伸以接触栅极焊盘735、源极焊盘737和位线BL。
参照图16D，可以在第三绝缘结构IS3’上形成上绝缘层745。随后，可以形成穿过上绝缘层745的第二导电接触图案743和第二电容器电极881。第二电容器电极881可以构成第二对准标记并且可以彼此间隔开。第二导电接触图案743和第二电容器电极881可以通过相同的工艺形成并且可以包括相同的导电材料。第二导电接触图案743可以包括铜。
第二电容器电极881可以延伸以接触第四上接触插塞871。第二导电接触图案743可以延伸以接触焊盘接触插塞741。
随后，可以从第二基板700的后表面蚀刻第二基板700的一部分。因此，可以露出第二接触焊盘853，并且可以保留厚度减小的第二基板701，如图16E所示。
图17是例示厚度减小的第一基板601和厚度减小的第二基板701彼此对准的截面图。
参照图17，厚度减小的第一基板601和厚度减小的第二基板701可以被定向为使得第一导电接触图案633和第二导电接触图案743彼此面对。可以测量形成第一对准标记的第一电容器电极823和形成第二对准标记的第二电容器电极881之间的电容。
如图所示，第一电容器电极823和第二电容器电极881可以在水平方向上交替地对准。当彼此相邻的第一电容器电极823与第二电容器电极881之间的电容被测量并且具有在误差容限内的值进而确定出第一基板601和第二基板701正确对准时，第一导电接触图案633可以联接到第二导电接触图案743。因此，可以形成经由第一导电接触图案633和第二导电接触图案743彼此联接的第一结构STa’和第二结构STb’，如图11所示。第一导电接触图案633和第二导电接触图案743可以进行受热处理，以联接第一结构STa’和第二结构STb’。
可以通过经由第一接触焊盘803和第二接触焊盘853施加电信号来测量第一电容器电极823和第二电容器电极881之间的电容。施加到第一接触焊盘803的信号可以经由第一下接触插塞807、第一上接触插塞811和第二上接触插塞821施加到第一电容器电极823。施加到第二接触焊盘853的信号可以经由第二下接触插塞857、第三上接触插塞861和第四上接触插塞871施加到第二电容器电极881。在另选实施方式中，可以通过确定是否存在第一电容器电极823和第二电容器电极881的桥接对，来检查第一结构STa’和第二结构STb’之间的对准。通过确定每对第一接触焊盘803和第二接触焊盘853之间的电流来测量第一电容器电极823和第二电容器电极881的桥接对。
在第一结构STa’和第二结构STb’彼此联接之后，可以通过切割工艺去除第一基板601的第二区域A2b和第二基板701的第二区域A2b’。
尽管未详细示出，但是可以使用与上述参照图15A至图15D、图16A至图16E和图17描述的实施方式一致的制造方法来形成图7A至图7C所示的半导体存储器装置。
图18A至图18C、图19A至图19C和图20是例示根据实施方式的制造半导体存储器装置的方法的截面图。在以下描述的图中，第一结构和第二结构的详细说明与以上参照图11描述的相同，因此不再重复。
图18A至图18C是例示处理第一基板以具有第一结构和第一对准标记的截面图。
参照图18A，第一基板600可以包括与以上参照图1A描述的第一基板101相同的材料。第一基板600可以包括第一区域A1b和第二区域A2b。
第一凹槽Ga’可以形成在第一基板600的第二区域A2b中。第一下蚀刻停止层901、第一接触焊盘903、第一间隙填充绝缘层905和第一下接触插塞907可以设置在第一凹槽Ga’中。第一凹槽Ga’、第一下蚀刻停止层901、第一接触焊盘903、第一间隙填充绝缘层905和第一下接触插塞907可以使用以上参照图15A描述的工艺形成。
随后，在第一基板600的第一区域A1b处形成包括晶体管TR的外围电路之后，可以在第一基板600上形成第一绝缘层615。第一绝缘层615可以延伸以覆盖包括晶体管TR的外围电路和第一下接触插塞907。
随后，可以形成穿过第一绝缘层615的第一接触插塞617和第一上接触插塞911。第一接触插塞617可以联接到晶体管TR。第一上接触插塞911可以联接至第一下接触插塞907。第一接触插塞617和第一上接触插塞911可以同时形成并且可以由相同的导电材料形成。
随后，可以形成嵌入在第二绝缘层621中的导电焊盘619、第二接触插塞623和第一对准标记923。第一绝缘层615和第二绝缘层621可以包括在第一绝缘结构IS1’中。
可以使用以上参照图15C描述的工艺形成第二绝缘层621、导电焊盘619和第二接触插塞623。第一对准标记923可以穿过第二绝缘层621以联接至第一上接触插塞911。
第一对准标记923和第二接触插塞623可以同时形成。第二接触插塞623和第一对准标记923可以包括导电材料。
参照图18B，第二绝缘结构IS2’可以形成在第一绝缘结构IS1’上。第二绝缘结构IS2’可以包括第三绝缘层627，并且第三绝缘层627可以包括氧化物层。第二绝缘结构IS2’可以延伸以覆盖第二接触插塞623和第一对准标记923。
随后，可以形成穿过第二绝缘结构IS2’的第一导电接触图案633。可以使用以上参照图8C描述的工艺形成第一导电接触图案633。第一导电接触图案633可以包括铜。
随后，可以从第一基板600的后表面蚀刻第一基板600的一部分。因此，可以露出第一接触焊盘903，并且可以保留厚度减小的第一基板601，如图18C所示。
图19A至图19C是例示处理第二基板以具有第二结构和第二对准标记的截面图。
参照图19A，第二基板700可以包括与以上参考图1B描述的第二基板151相同的材料。第二基板700可以包括第一区域A1b’和第二区域A2b’。
第二凹槽Gb’可以形成在第二基板700的第二区域A2b’处。第二下蚀刻停止层951、第二接触焊盘953、第二间隙填充绝缘层955和第二下接触插塞957可以设置在第二凹槽Gb’中。可以使用以上参照图16A描述的工艺来形成第二下蚀刻停止层951、第二接触焊盘953、第二间隙填充绝缘层955和第二下接触插塞957。
如以上参照图16B所述，可以在第二基板700的第一区域A1b’上方形成包括联接至源极区域703的存储器串STR的存储器单元阵列CAR。
随后，可以形成以上参照图16B描述的支撑件723、第四绝缘层721、第五绝缘层725、源极接触结构SCT、栅极接触插塞727和漏极接触插塞729。
可以形成穿过设置在第二基板700的第二区域A2b’处的第四绝缘层721和第五绝缘层725的第二上接触插塞959。第二上接触插塞959可以延伸以接触第二下接触插塞957。第二上接触插塞959可以包括导电材料。
随后，栅极焊盘735、源极焊盘737和位线BL可以以与以上参照图16C描述的相同的方式形成在第五绝缘层725上。
随后，可以形成覆盖栅极焊盘735、源极焊盘737和位线BL的第六绝缘层733。第六绝缘层733可以在第二基板700的第二区域A2b’上方延伸。因此，可以形成包括第四绝缘层721、第五绝缘层725和第六绝缘层733的第三绝缘结构IS3’。
随后，可以形成穿过第六绝缘层733的第二对准标记971和焊盘接触插塞741。第二对准标记971和焊盘接触插塞741可以通过相同的工艺形成并且可以包括相同的导电材料。第二对准标记971可以延伸以接触第二上接触插塞959。焊盘接触插塞741可以延伸以接触栅极焊盘735、源极焊盘737和位线BL。
参照图19B，可以在第三绝缘结构IS3’上形成上绝缘层745。随后，可以如以上参照图16D所述地形成穿过上绝缘层745的第二导电接触图案743。
随后，可以从第二基板700的后表面蚀刻第二基板700的一部分。因此，可以露出第二接触焊盘953，并且可以保留厚度减小的第二基板701，如图19C所示。
图20是例示使厚度减小的第一基板601和厚度减小的第二基板701彼此对准的截面图。
参照图20，厚度减小的第一基板601和厚度减小的第二基板701可以被定向为使得第一导电接触图案633和第二导电接触图案743彼此面对。可以测量第一对准标记923和第二对准标记971之间的电容。
第一对准标记923和第二对准标记971可以对准为彼此交叠。当第一对准标记923和第二对准标记971之间的电容被测量到具有参考值并从而确定出第一基板601和第二基板701正确对准时，第一导电接触图案633可以联接至第二导电接触图案743。因此，可以形成如图11所示的经由第一导电接触图案633和第二导电接触图案743彼此联接的第一结构STa’和第二结构STb’。第一导电接触图案633和第二导电接触图案743可以进行受热处理，以将第一结构STa’和第二结构STb’联接。
可以通过经由第一接触焊盘903和第二接触焊盘953施加电信号来测量第一对准标记923和第二对准标记971之间的电容。施加到第一接触焊盘903的信号可以经由第一下接触插塞907和第一上接触插塞911施加到第一对准标记911。施加到第二接触焊盘953的信号可以经由第二下接触插塞957和第二上接触插塞959施加到第二对准标记971。
在第一结构STa’和第二结构STb’彼此联接之后，可以通过切割工艺去除第一基板601的第二区域A2b和第二基板701的第二区域A2b’。
尽管未详细示出，但是可以使用与以上参照图18A至图18C、图19A至图19C和图20描述的实施方式一致的制造工艺来形成图7A至图7C所示的半导体存储器装置。
图21是例示根据实施方式的存储器系统1100的配置的框图。
参照图21，存储器系统1100可以包括存储器装置1120和存储控制器1110。
存储器装置1120可以是包括多个闪存芯片的多芯片封装件。存储器装置1120可以包括图7A至图7C和图11所示的半导体存储器装置之一。
存储器控制器1110可以被配置为控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可以充当CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的控制操作，并且主机接口1113可以包括访问存储器系统1100的主机的数据交换协议。此外，纠错块1114可以检测并纠正从存储器装置1120所读取的数据中所包括的错误，并且存储器接口1115可以执行与存储器装置1120的接口联接。此外，存储器控制器1110还可以包括用于存储与主机接口联接的代码数据的只读存储器(ROM)。
具有上述配置的存储器系统1100可以是其中组合了存储器装置1120和存储器控制器1110的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过包括通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)的接口协议之一与外部装置(例如，主机)通信。
图22是例示根据实施方式的计算系统1200的配置的框图。
参照图22，计算系统1200可以包括电联接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供操作电压的电池，还可以包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
根据本教导，可以通过使用包括在第一基板中的第一对准标记和包括在第二基板中的第二对准标记来提高第一基板和第二基板之间的对准准确性。因此，当形成于一个基板上的存储器单元阵列和形成于另一基板上的外围电路联接时，可以增加存储器单元阵列与外围电路之间的对准稳定性。
相关申请的交叉引用
本申请要求于2019年5月2日在韩国知识产权局提交的韩国专利申请No.10-2019-0051780的优先权，其全部内容通过引用合并于此。

Claims (18)

1.一种制造半导体存储器装置的方法，该方法包括以下步骤：
处理第一基板，其中，处理所述第一基板的步骤包括以下步骤：
在所述第一基板的第一区域上方设置外围电路和联接到所述外围电路的第一导电接触图案；
在所述第一基板的第二区域中嵌入牺牲材料；以及
在所述牺牲材料上方设置第一对准标记；
处理第二基板，其中，处理所述第二基板的步骤包括以下步骤：在所述第二基板上方设置第二对准标记、存储器单元阵列和联接到所述存储器单元阵列的第二导电接触图案；
将所述第一基板和所述第二基板定向为使得所述第一导电接触图案和所述第二导电接触图案彼此面对；以及
通过检查所述第一对准标记与所述第二对准标记的对准来将所述第一导电接触图案联接到第二导电接触图案。
2.根据权利要求1所述的方法，其中，处理所述第一基板的步骤包括以下步骤：
在所述第一基板的第一表面处形成所述外围电路；
在所述第一基板的所述第一表面上形成第一绝缘结构以覆盖所述外围电路；
蚀刻所述第一基板的所述第二区域和所述第一绝缘结构，以在所述第一基板的所述第二区域中形成第一凹槽；
用所述牺牲材料填充所述第一凹槽；
形成联接到所述外围电路的所述第一导电接触图案和设置在所述牺牲材料上方的所述第一对准标记；以及
从所述第一基板的与所述第一基板的第一表面相对的后表面去除所述第一基板的一部分以露出所述牺牲材料。
3.根据权利要求2所述的方法，该方法还包括以下步骤：去除通过去除所述第一基板的所述一部分而露出的所述牺牲材料，
其中，检查所述第一对准标记与所述第二对准标记的对准包括通过所述牺牲材料被去除的区域来检查所述对准。
4.根据权利要求2所述的方法，其中，形成联接到所述外围电路的所述第一导电接触图案和设置在所述牺牲材料上方的所述第一对准标记的步骤包括以下步骤：
在所述第一绝缘结构上形成第二绝缘结构；
在所述第二绝缘结构中形成联接到所述外围电路的所述第一导电接触图案和与所述牺牲材料接触的所述第一对准标记；
蚀刻所述第二绝缘结构的第一部分以露出所述第一对准标记的端部；
去除所述第一对准标记的所述端部，使得所述第一对准标记的长度比第一导电接触图案的长度短；以及
蚀刻所述第二绝缘结构的第二部分以露出所述第一导电接触图案的端部。
5.根据权利要求4所述的方法，该方法还包括以下步骤：
在所述第二基板上方形成上绝缘层，其中所述上绝缘层具有露出所述第二导电接触图案的第二凹槽；以及
用导电粘合材料填充所述第二凹槽，
其中，将所述第一导电接触图案联接到所述第二导电接触图案的步骤包括以下步骤：
将所述第一导电接触图案的所述端部对准在所述第二凹槽中；以及
通过对所述导电粘合材料进行热固化来形成将所述第一导电接触图案联接到所述第二导电接触图案的导电粘合剂图案。
6.根据权利要求1所述的方法，其中，处理所述第二基板的步骤包括以下步骤：
在所述第二基板上方形成所述存储器单元阵列，其中，所述存储器单元阵列包括穿过交替层叠的层间绝缘层和导电图案的沟道结构，并且包括设置在所述沟道结构和所述导电图案之间的存储器层；
在所述第二基板上方形成绝缘结构以覆盖所述存储器单元阵列；以及
形成联接至所述存储器单元阵列的所述第二导电接触图案，并在所述绝缘结构上方形成所述第二对准标记。
7.一种制造半导体存储器装置的方法，该方法包括以下步骤：
处理第一基板，其中，处理所述第一基板的步骤包括以下步骤：
在所述第一基板中嵌入牺牲材料；
在所述牺牲材料上方设置第一对准标记；以及
在所述第一基板的第一表面上设置第一结构；
通过从所述第一基板的与所述第一基板的所述第一表面相对的后表面去除所述第一基板的一部分来露出所述牺牲材料；
去除所述牺牲材料；
处理第二基板，其中，处理所述第二基板的步骤包括在所述第二基板的表面处设置第二对准标记和第二结构；
将所述第一基板设置在所述第二基板上方，使得所述第二结构和所述第一结构彼此面对；以及
通过经由所述牺牲材料被去除掉的区域检查所述第一对准标记与所述第二对准标记的对准，来联接所述第一结构和所述第二结构。
8.根据权利要求7所述的方法，其中，所述第一结构包括存储器单元阵列和外围电路中的一个，并且
其中，所述第二结构包括所述存储器单元阵列和所述外围电路中的另一个。
9.根据权利要求7所述的方法，其中，处理所述第一基板的步骤包括以下步骤：
在所述第一基板的所述第一表面上形成外围电路；
在所述第一基板的所述第一表面上形成第一绝缘结构以覆盖所述外围电路；
蚀刻所述第一绝缘结构和所述第一基板以在所述第一基板中形成凹槽；
用所述牺牲材料填充所述凹槽；以及
形成联接到所述外围电路的第一导电接触图案，并形成设置在所述牺牲材料上方的所述第一对准标记。
10.根据权利要求7所述的方法，其中，处理所述第二基板的步骤包括以下步骤：
在所述第二基板的所述表面上形成存储器单元阵列，其中，所述存储器单元阵列包括穿过交替层叠的层间绝缘层和导电图案的沟道结构，并且包括设置在所述沟道结构和所述导电图案之间的存储器层；
在所述第二基板的所述表面上形成绝缘结构以覆盖所述存储器单元阵列；以及
形成联接到所述存储器单元阵列的第二导电接触图案，并在所述绝缘结构上方形成所述第二对准标记。
11.根据权利要求7所述的方法，其中，所述第一结构包括外围电路和联接到所述外围电路的第一导电接触图案，
其中，所述第二结构包括存储器单元阵列和联接到所述存储器单元阵列的第二导电接触图案，并且
其中，所述第一结构和所述第二结构经由所述第一导电接触图案和所述第二导电接触图案进行联接。
12.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在第一基板上方形成第一对准标记和外围电路；
在第二基板上方形成第二对准标记和存储器单元阵列；
将所述第一基板和所述第二基板定向为使得所述外围电路和所述存储器单元阵列彼此面对；以及
将所述外围电路与所述存储器单元阵列进行对准并联接，其中，将所述外围电路与所述存储器单元阵列进行对准的步骤包括测量所述第一对准标记和所述第二对准标记之间的电容。
13.根据权利要求12所述的方法，其中，所述第一对准标记包括彼此间隔开的第一电容器电极，
其中，所述第二对准标记包括彼此间隔开的第二电容器电极，并且
其中，所述第一电容器电极和所述第二电容器电极在基本垂直于联接方向的方向上交替布置，并且
其中，当彼此相邻的所述第一电容器电极和所述第二电容器电极之间的电容被测量到具有参考值时，所述外围电路和所述存储器单元阵列被联接。
14.根据权利要求12所述的方法，其中，所述第一对准标记和所述第二对准标记被对准为彼此交叠，并且当所述电容被测量到具有参考值时，所述外围电路和所述存储器单元阵列被联接。
15.根据权利要求12所述的方法，其中，在所述第一基板上方形成所述第一对准标记和所述外围电路的步骤包括以下步骤：
通过蚀刻所述第一基板形成凹槽；
在所述凹槽中形成接触焊盘；
形成间隙填充绝缘层以覆盖所述接触焊盘并填充所述凹槽；
形成穿过所述间隙填充绝缘层并且联接到所述接触焊盘的下接触插塞；
当形成所述外围电路时，在所述第一基板的第一表面上形成联接到所述下接触插塞的上接触插塞；
在所述第一基板的所述第一表面上形成绝缘结构以覆盖所述外围电路、所述下接触插塞和所述上接触插塞；以及
形成联接到所述外围电路的导电接触图案，并形成联接到所述上接触插塞的所述第一对准标记。
16.根据权利要求15所述的方法，该方法还包括以下步骤：在将所述外围电路与所述存储器单元阵列进行对准之前，通过从所述第一基板的与所述第一基板的所述第一表面相对的后表面去除所述第一基板的一部分来露出所述接触焊盘，
其中，测量所述第一对准标记和所述第二对准标记之间的电容的步骤包括将电信号施加到所述接触焊盘。
17.根据权利要求12所述的方法，其中，在所述第二基板上方形成所述第二对准标记和所述存储器单元阵列的步骤包括以下步骤：
通过蚀刻所述第二基板形成凹槽；
在所述凹槽中形成接触焊盘；
形成间隙填充绝缘层以覆盖所述接触焊盘并填充所述凹槽；
形成穿过所述间隙填充绝缘层并联接到所述接触焊盘的下接触插塞；
在所述第二基板的第一表面上形成所述存储器单元阵列，其中，所述存储器单元阵列包括穿过交替层叠的层间绝缘层和导电图案的沟道结构，并且包括设置在所述沟道结构和所述导电图案之间的存储器层；
形成覆盖所述存储器单元阵列和所述下接触插塞的绝缘结构；
形成穿过所述绝缘结构并联接到所述下接触插塞的上接触插塞，并形成联接到所述存储器单元阵列的连接结构；以及
形成联接到所述连接结构的导电接触图案，并形成联接到所述上接触插塞的所述第二对准标记。
18.根据权利要求17所述的方法，该方法还包括以下步骤：在将所述外围电路与所述存储器单元阵列进行对准之前，通过从所述第二基板的与所述第二基板的所述第一表面相对的后表面去除所述第二基板的一部分来露出所述接触焊盘，
其中，测量所述第一对准标记和所述第二对准标记之间的电容的步骤包括将电信号施加到所述接触焊盘。
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