KR20240036110A - 신규 3d nand 메모리 디바이스 및 그 형성 방법 - Google Patents

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KR20240036110A
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semiconductor device
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doped region
clause
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오진용
김윤철
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

반도체 디바이스가 제공된다. 반도체 디바이스는 메모리 셀을 형성하기 위한 제1 측면 및 제1 측면에 대향하는 제2 측면을 갖는 제1 기판을 포함한다. 반도체 디바이스는 또한 도핑된 영역 및 제1 연결 구조물을 포함한다. 도핑된 영역은 제1 기판의 제1 측면에 형성되고, 적어도 트랜지스터의 소스 단자(예: 직렬로 연결된 다중 트랜지스터 중 엔드 트랜지스터의 소스 단자)에 전기적으로 결합된다. 제1 연결 구조물은 제1 기판의 제2 측면 위에 형성되고, 제1 VIA를 통해 도핑된 영역에 결합된다. 제1 VIA는 제1 기판의 제2 측면으로부터 도핑된 영역으로 연장된다.

Description

신규 3D NAND 메모리 디바이스 및 그 형성 방법{NOVEL 3D NAND MEMORY DEVICE AND METHOD OF FORMING THE SAME}
집적 회로에서 디바이스의 임계 치수(critical dimension)가 일반적인 메모리 셀 기술의 한계로 축소됨에 따라, 설계자는 더 큰 저장 용량을 달성하고 비트당 더 낮은 비용을 달성하기 위해 메모리 셀의 다수의 평면을 적층하는 기술을 찾고 있다.
3D-NAND 메모리 디바이스는 더 큰 저장 용량을 달성하고 비트당 더 낮은 비용을 달성하기 위해 메모리 셀의 다수의 평면을 적층하는 예시적인 디바이스이다. 관련 3D NAND 아키텍처에서, 주변 회로는 다이 면적(die area)의 약 20-30%를 차지하므로 NAND 비트 밀도가 낮아진다. 3D NAND 기술이 128층 이상으로 계속 발전함에 따라, 주변 회로는 전체 다이 면적의 50% 이상을 차지할 것이다.
교차 적층(cross-stacking) 구조에서, 데이터 I/O와 메모리 셀 작동(operation)을 처리하는 주변 회로는, 원하는 I/O 속도와 기능을 가능하게 하는 로직 기술 노드(즉, 14nm, 7nm)를 사용하여 별도의 웨이퍼(wafer)(CMOS 웨이퍼) 상에서 처리된다. 셀 어레이 웨이퍼의 처리가 완료되면 2개의 웨이퍼는 한 프로세스 단계에서 전체 웨이퍼에 걸쳐서 동시에 형성되는 수백만 개의 금속 수직 상호 연결 액세스(vertical interconnect access, VIA)를 통해 전기적으로 결합된다. 혁신적인 교차 적층 구조를 사용하는 것에 의해, 주변 회로가 이제 셀 어레이 웨이퍼에 형성된 셀 어레이 칩 위에 위치하며, 이는 총 비용의 제한적인 증가와 함께 관련 3D NAND보다 훨씬 높은 NAND 비트 밀도를 가능하게 한다.
본 발명의 개념은 교차 적층 구조의 3D NAND 메모리 디바이스 형성 및 n웰 영역(n-well region) 저항에 대한 콘택트(contact)를 감소시키기 위해 상단 콘택트(top contact) 및 하단 콘택트(bottom contact)를 형성하여 n웰 영역에 각각 결합하는 방법에 관한 것이다.
관련 3D-NAND 메모리 디바이스는 기판의 상단 영역(top region)에 형성된 2개 이상의 n웰 영역, 및 2개 이상의 n웰 영역 위에 형성된 2개 이상의 어레이 공통 소스(array common source, ACS) 구조물을 포함할 수 있다. 2개 이상의 ACS 구조물 각각은 각각의 n웰 영역과 접촉하고 있다. 관련 3D-NAND 메모리 디바이스는 또한 복수의 M1 라우팅 라인(routing line)을 가질 수 있다. M1 라우팅 라인은 복수의 M1 VIA를 통해 ACS 구조물에 전기적으로 결합된다(coupled). 복수의 소스 라인은 복수의 M2 라우팅 라인 위에 위치된다. 소스 라인은 복수의 M2 VIA를 통해 M1 라우팅 라인에 전기적으로 결합된다.
기존의 3D NAND 메모리 디바이스에서, 소스 라인, M2 VIA, M1 라우팅 라인, M1 VIA 및 ACS 구조물에 의해 형성되는 전도성 채널을 통해 n웰 영역에 입력 전압을 인가한다. ACS 구조물은 일반적으로 3D-NAND 메모리 디바이스의 워드 라인(word line, WL) 방향을 따른 벽 형상의 라인 콘택트(wall-shaped line contact)이다. 이러한 벽 혁상의 콘택트는 센싱 작동 시 접지 노이즈(ground noise)가 발생하지 않도록 충분한 전도성을 필요로 한다. 텅스텐, 폴리실리콘 또는 텅스텐 + 폴리실리콘이 최소한의 공극(void)으로 깊고 넓은 콘택트 트렌치(trench)를 등각적으로 채우는 데 적합한 물질이기 때문에, ACS 구조물은 텅스텐, 폴리실리콘 또는 텅스텐 + 폴리실리콘으로 형성될 수 있다. 프로세스 친화적인 특성에도 불구하고, 텅스텐 및 폴리실리콘은 Cu 또는 Al과 같은 다른 콘택트 금속에 비해 상대적으로 높은 저항성을 가지고 있다. 3D NAND 스택(stack)의 높이가 메모리 밀도와 함께 증가함에 따라 ACS 구조물의 높이가 그에 따라 증가한다. ACS 구조물의 저항은 필연적으로 3D NAND 스택의 높이 방향으로 급증한다. 높이 상승(escalation)에 따른 이러한 저항 증가를 줄이기 위해, ACS 영역의 너비가 비례적으로 커져야 하며, 이는 결국 높은 텅스텐 응력으로 인해 다이 크기와 웨이퍼 기계적 안정성에 영향을 미친다.
본 개시에서는 3차원 NAND 메모리 디바이스를 형성하기 위해 교차 적층 구조를 적용한다. 교차 적층 구조에서, CMOS 기판(또는 주변 회로 기판)의 상단 표면(top surface) 위에 복수의 트랜지스터가 형성되고, 셀 어레이 기판의 상단 표면 위에 메모리 셀 스택이 형성된다. CMOS 기판은 본딩(bonding) VIA를 통해 셀 어레이 기판과 본딩된다. 여기서, CMOS 기판의 상단 표면과 셀 어레이 기판의 상단 표면은 서로 마주보도록 정렬된다.
개시된 3D-NAND 메모리 디바이스에서, 2개 이상의 n웰 영역이 셀 어레이 기판의 상단 표면으로부터 셀 어레이 기판으로 연장된다. 복수의 하단 소스 라인이 셀 어레이 웨이퍼의 하단 표면(bottom surface) 위에 형성된다. 하단 소스 라인은 복수의 VIA 콘택트를 통해 n웰 영역에 결합된다. VIA 콘택트는 n웰 영역에 도달하도록 셀 어레이 웨이퍼의 하단 표면에서 연장되도록 형성된다. 또한, n웰 영역은, n웰 영역 위에 형성되고 n웰 영역에 결합된 2개 이상의 ACS 구조물, ACS 구조물 위에 형성되고 ACS 구조물에 결합된 복수의 M1 라우팅 라인, 그리고, M1 라우팅 라인 위에 형성되고 M1 라우팅 라인에 결합되는 복수의 상단 소스 라인에 의해 형성되는 전도성 채널을 통해 복수의 상단 소스 라인에 결합된다.
위에서 언급한 이러한 교차점(cross-point) 구조를 도입하는 것에 의해, 하단 소스 라인(또는 하단 소스 라인 메시(mesh))은 셀 어레이 기판의 연마된 후면(backside)(즉, 하단 표면)으로부터 n웰 영역에 전기적으로 결합될 수 있다. 따라서, n웰 영역에 대한 소스 라인의 저항이 감소될 수 있다. n웰 영역이 소스 라인, M2 VIA, M1 라우팅 라인, M1 VIA 및 ACS 구조물에 의해 형성된 전도성 채널을 통해 소스 라인 메시(또는 소스 라인)에 결합되어 있는, 관련 3D-NAND 메모리 디바이스와 비교하여, 본 개시는 Cu와 같은 전도성 금속으로 만들어진 VIA 콘택트를 통해 소스 라인에서 n웰 영역으로 직접 연결될 수 있다. 관련된 예들과 대조적으로, 본 개시는 몇 가지 이점들을 제공할 수 있다. 예를 들어, n웰 영역에 대한 소스 라인의 감소된 저항은 n웰 영역에서 원하지 않는 전압 증가인 접지 노이즈를 감소시킨다. 또한, ACS 구조물의 저항은 메모리 디바이스의 소스 측 저항과 접지 노이즈에 영향을 미치지 않는다. 또한, 개시된 구조는 관련 예에서 소스 라인 메시와 ACS 구조물을 연결하기 위해 콘택트를 추가하는 데 사용되는 M1 라우팅 라인 사이의 갭(gap)을 제거할 수 있으며, 이는 결국 워드 라인 방향으로 다이 크기를 줄이는 데 도움이 된다.
본 개시의 일 측면에 따르면, 반도체 디바이스 아키텍처는 다음과 같이 제공된다. 반도체 디바이스는, 메모리 셀을 형성하기 위한 제1 측면(first side) 및 상기 제1 측면에 대향하는 제2 측면(second side)을 갖는 제1 기판을 포함할 수 있다. 상기 반도체 디바이스는 또한, 도핑된 영역 및 제1 연결 구조물(connection structure)(또한 제1 소스 라인 메시라고도 명명됨)를 포함한다. 상기 도핑된 영역은 상기 제1 기판의 제1 측면에 형성되고, 적어도 트랜지스터의 소스 단자(예: 직렬로 연결된 다수의 트랜지스터 중 엔드(end) 트랜지스터의 소스 단자)에 전기적으로 결합된다. 상기 제1 연결 구조물은 상기 제1 기판의 제2 측면 위에 형성되고, 제1 VIA를 통해 상기 도핑된 영역에 결합된다. 상기 제1 VIA는 상기 제1 기판의 제2 측면으로부터 상기 도핑된 영역으로 연장된다.
일부 실시 예에서, 상기 반도체 디바이스는, 상기 도핑된 영역 위에 형성되고 상기 도핑된 영역에 결합된 공통 소스 구조물(common source structure), 제2 VIA를 통해 상기 공통 소스 구조물에 결합되며 상기 공통 소스 구조물 위에 형성된 비트 라인, 및 제3 VIA를 통해 상기 비트 라인에 결합되고, 상기 비트 라인 위에 위치되는 제2 연결 구조물을 더 포함할 수 있다. 상기 제1 연결 구조물과 상기 제2 연결 구조물이 서로 결합된다.
일부 실시 예에서, 트랜지스터가 제2 기판의 제1 측면에 형성되고, 본딩(bonding) VIA가 상기 트랜지스터 위에 형성되고 상기 트랜지스터에 결합된다. 또한, 상기 트랜지스터가 상기 본딩 VIA를 통해 상기 제2 연결 구조물에 결합되도록, 상기 제1 기판의 제1 측면과 상기 제2 기판의 제1 측면이 서로 마주하도록 정렬된다.
상기 반도체 디바이스는, 상기 제2 연결 구조물 위에 형성되고 상기 본딩 VIA에 연결된 제4 VIA를 더 포함할 수 있다. 상기 제1 기판과 상기 제2 기판이 상기 제4 VIA 및 상기 본딩 VIA를 통해 서로 본딩된다.
일부 실시 예에서, 상기 제1 VIA는 상기 도핑된 영역을 통해 연장되고, 상기 공통 소스 구조물과 접촉한다. 상기 반도체 디바이스는, 상기 제1 VIA를 상기 제1 기판으로부터 격리시키도록, 상기 제1 VIA와 상기 제1 기판 사이에 배치된 스페이서 층(spacer layer)을 더 포함할 수 있다.
추가적으로, 고농도 n+ 영역이 상기 제1 VIA와 상기 도핑된 영역 사이에 배열될 수 있으며, 상기 도핑 영역은 n형이다. 상기 제1 VIA는 테이퍼진 단면(tapered cross section)을 갖는 연장된 벽 형상(wall-shape), 또는 절두원추 형상(frustoconical shape) 중 적어도 하나를 가질 수 있다.
일부 실시예에서, 상기 반도체 디바이스는 상기 제1 기판의 제1 측면으로부터 연장되는 복수의 채널 구조물; 및 계단 구성(staircase configuration)으로 상기 제1 기판의 제1 측면 위에 위치된 복수의 워드 라인을 더 포함한다. 상기 복수의 워드 라인은 복수의 절연층(insulating layer)에 의해 서로 이격된다. 상기 복수의 채널 구조물은 상기 복수의 워드 라인 및 상기 복수의 절연층을 통해 연장된다. 상기 복수의 채널 구조물이 상기 비트 라인 아래에 배치되고, 상기 공통 소스 구조물은 상기 복수의 워드 라인 및 상기 복수의 절연층을 통해 연장되고, 상기 복수의 채널 구조물을 분리한다.
본 개시의 다른 측면에 따르면, 반도체 디바이스를 제조하는 방법이 개시된다. 개시된 방법에서, 제1 기판의 제2 측면으로부터 연장되는 제1 VIA이 형성된다. 상기 제1 기판은 메모리 스택이 형성되는 대향하는 제1 측면을 갖는다. 상기 메모리 스택은 상기 제1 기판의 제1 측면에 위치되는 도핑된 영역을 포함한다. 상기 도핑된 영역은 적어도 트랜지스터의 소스 단자(예: 직렬로 연결된 다수의 트랜지스터 중 엔드 트렌지스터의 소스 단자)에 전기적으로 결합되고, 상기 제1 VIA는 상기 도핑된 영역에 직접 접촉한다. 또한, 제1 연결 구조물이 상기 제1 VIA를 통해 상기 도핑된 영역에 결합되도록 상기 제1 VIA 위에 상기 제1 연결 구조물이 형성된다.
일부 실시예에서, 개시된 방법에서, 상기 제1 기판의 제2 측면으로부터 제1 기판의 일부가 제거된다. 상기 제1 VIA가 이후에 형성된다. 상기 제1 VIA는 상기 제1 기판의 제2 측면으로부터 상기 도핑된 영역으로 연장된다. 또한, 상기 제1 VIA 위에 상기 제1 연결 구조물이 형성된다.
추가적으로, 상기 도핑된 영역 위에 있으며 상기 도핑된 영역에 결합된 공통 소스 구조물이 형성될 수 있다. 상기 공통 소스 구조물 위에 비트 라인이 형성되며, 상기 비트 라인은 제2 VIA를 통해 상기 공통 소스 구조물에 결합된다. 더욱이, 상기 비트 라인 위에 제2 연결 구조물이 형성된다. 상기 제2 연결 구조물은 제3 VIA를 통해 상기 비트 라인에 결합된다. 상기 제1 연결 구조물과 상기 제2 연결 구조물은 서로 결합된다.
개시된 방법에서, 트랜지스터는 제2 기판의 제1 측면 위에 형성된다. 상기 트랜지스터 위에 본딩 VIA가 형성된다. 상기 본딩 VIA는 상기 트랜지스터에 전기적으로 결합된다. 또한, 상기 제1 기판과 상기 제2 기판이 상기 본딩 VIA를 통해 본딩되며, 상기 제2 연결 구조물은 상기 트랜지스터와 정렬되고, 상기 본딩 VIA를 통해 상기 트랜지스터에 결합된다.
일부 실시예에서, 상기 제1 기판의 제2 측면으로부터 상기 제1 기판의 제1 측면으로 연장되는 TSV(through silicon VIA)가 형성된다. 상기 제1 연결 구조물과 상기 제2 연결 구조물은 상기 TSV를 통해 전기적으로 연결된다. 일부 실시 예에서, 상기 제1 VIA와 상기 도핑된 영역 사이에 n+ 영역이 형성되며, 상기 도핑된 영역은 n형이다.
본 개시의 다른 측면에 따르면, 3D-NAND 메모리가 제공될 수 있다. 상기 3D-NAND 메모리는, 주변 회로 기판의 제1 측면에 형성된 트랜지스터, 셀 어레이 기판의 제1 측면 위에 형성된 메모리 셀 스택, 및 상기 셀 어레이 기판의 대향하는 제2 측면 위에 형성된 제1 연결 구조물을 포함한다. 상기 메모리 셀 스택은, 추가로, 상기 셀 어레이 기판의 제1 측면에 형성된 도핑된 영역을 포함한다. 상기 도핑된 영역은 상기 셀 어레이 기판의 제2 측면으로부터 상기 도핑된 영역으로 연장되는 제1 VIA를 통해 상기 제1 연결 구조물에 결합된다. 상기 메모리 셀 스택은 또한, 상기 도핑된 영역으로부터 상기 주변 회로 기판의 제1 측면을 향해 연장되고, 상기 도핑된 영역에 결합된 공통 소스 구조물을 포함한다. 메모리 셀에서, 상기 공통 소스 구조물과 제2 구조물 사이에 비트 라인이 위치된다. 상기 비트 라인은 제2 VIA을 통해 상기 공통 소스 구조물에 결합된다. 상기 제2 연결 구조물은 제3 VIA를 통해 상기 비트 라인에 결합되고, 상기 트랜지스터가 상기 제2 연결 구조물에 결합되도록 상기 셀 어레이 기판의 제1 측면과 상기 주변 회로 기판의 제1 측면이 서로 마주하도록 정렬된다.
본 개시의 측면은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징이 축척에 맞게 그려지지 않는다는 점에 유의한다. 사실, 다양한 특징의 치수(dimension)는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 본 개시의 예시적인 실시예에 따른 3차원의 3D-NAND 메모리 디바이스의 개략적인 사시도이다.
도 1b는 본 개시의 예시적인 실시예에 따른 3D-NAND 메모리 디바이스의 단면도이다.
도 2는 본 개시의 예시적인 실시예에 따른 3차원의 관련 3D-NAND 메모리 디바이스의 개략적인 사시도이다.
도 3a 내지 도 7은 본 개시의 예시적인 실시예에 따른, 3D-NAND 메모리 디바이스를 제조하는 다양한 중간 단계의 사시도 및 단면도이다.
도 8은 본 개시의 실시예에 따른, 3D-NAND 메모리 디바이스를 제조하기 위한 예시적인 프로세스의 흐름도이다.
다음 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 구성요소 및 배열의 특정 예는 본 개시를 단순화하기 위해 아래에 설명된다. 물론, 이는 예시에 불과하며 제한하려는 의도가 아니다. 예를 들어, 다음 설명에서 제2 특징 위에(over) 또는 제2 특징 상에(on) 제1 특징을 형성하는 것은, 제1 특징과 제2 특징이 서로 직접 접촉하는 실시예를 포함할 수 있고, 또한 제1 특징 및 제2 특징이 직접 접촉하지 않을 수 있도록 제1 특징과 제2 특징 사이에 추가 특징이 배치되어 형성되는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것이며, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 그 자체로 지시하지 않는다.
또한, "밑에(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 여기에서 설명의 용이함을 위해 하나의 엘리먼트 또는 다른 엘리먼트(들)에 대한 특징의 관계 또는 도면에 예시된 특징(들)을 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향(orientation)에 추가하여 사용 또는 작동 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 그렇지 않으면 배향될(oriented) 수 있고(90도 회전되거나 다른 배향으로), 여기에서 사용되는 공간적으로 상대적인 기술자(descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
도 1a는 3차원 NAND 메모리 디바이스(100)의 사시도이고, 도 1b는 3차원 NAND 메모리 디바이스(100)의 단면도이다. 도 1b의 3D NAND 메모리 디바이스(100)의 단면도는 도 1a에서의 메모리 디바이스(100)의 Y 방향(즉, 비트 라인 방향)을 따라 A-A' 라인으로부터 획득된다.
도 1a에 도시된 바와 같이, 메모리 디바이스(100)는 CMOS(complementary metal-oxide-semiconductor) 기술에 적합하면서도 또한 CMOS 기판(10) 또는 주변 회로 기판(10)으로 지칭되는, 제1 기판(10)을 가질 수 있다. CMOS 기술의 회로는 p형(p-type) MOS(PMOS) 트랜지스터와 n형(n-type) MOS(NMOS) 트랜지스터를 사용하여 형성된다. 일부 예에서, PMOS 트랜지스터 및 NMOS 트랜지스터는 집합적으로 CMOS 트랜지스터로 지칭된다. CMOS 기판(10)의 상단 표면(10a) 위에 복수의 CMOS 트랜지스터가 형성된다. CMOS 트랜지스터는 메모리 디바이스(100)의 메모리 셀 작동뿐만 아니라 데이터 I/O를 처리하기 위한 전기 회로를 형성할 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, CMOS 기판(10)의 상단 부분(top portion) 상에 복수의 NMOS 트랜지스터(12) 및 복수의 PMOS 트랜지스터(14)가 형성된다.
또한, 복수의 본딩(bonding) VIA(16)가 CMOS 트랜지스터 위에 형성되고 CMOS 트랜지스터에 전기적으로 결합된다. 예를 들어, 본딩 VIA(16)는 CMOS 트랜지스터의 게이트, 소스 영역 또는 드레인 영역에 전기적으로 연결될 수 있다.
메모리 디바이스(100)는, 메모리 셀에 적합하고 셀 어레이 기판(18)으로 지칭되는 제2 기판(18)을 더 포함한다. 메모리 셀 스택은 셀 어레이 기판(18)의 상단 표면(top surface)(18a) 위에 형성될 수 있고, 복수의 하단 소스 라인(source line)(34)은 셀 어레이 기판(18)의 대향하는 하단 표면(bottom surface)(18b) 위에 형성될 수 있다. 일부 예들에서, 하단 소스 라인(34)은 하단 소스 라인 메시를 형성하도록 연결되고, 하단 소스 라인 메시는 또한 하단 연결 구조로 지칭될 수 있다. 메모리 셀 스택은 상단 표면(18a)으로부터 셀 어레이 기판(18) 내로 연장되는 2개 이상의 n웰(well) 영역(30)(도 1a에서 30a 및 30b로 도시됨)을 포함한다. n웰 영역(30)은 셀 어레이 기판(18)의 하단 표면(18b)으로부터 n웰 영역(30)으로 연장되는 복수의 제1 VIA(32)를 통해 하단 소스 라인(34)에 결합된다. 2개 이상의 어레이 공통 소스(array common source, ACS) 구조물(28)이 n웰 영역(30)으로부터 CMOS 기판(10)의 상단 표면(10a)을 향해 연장되고 n웰 영역(30)에 결합된다. 2개 이상의 n웰 영역(30) 각각은 각각의 ACS 구조물과 직접 접촉할 수 있다.
복수의 M1 라우팅 라인(24)이 ACS 구조물(28)과 복수의 상단 소스 라인(20) 사이에 위치된다. 일부 예들에서, 상단 소스 라인(20)은 상단 소스 라인 메시를 형성하도록 연결되고, 상단 소스 라인 메시는 또한 상단 연결 구조로 지칭될 수 있다. M1 라우팅 라인(24)은 복수의 제2 VIA(26)를 통해 ACS 영역(28)에 결합된다. 예를 들어, 도 1b에 도시된 바와 같이, ACS 구조물(28a)은 제2 VIA(26)를 통해 M1 라우팅 라인(24)에 연결할 수 있다. M1 라우팅 라인은 복수의 채널 구조물(38)에 결합된 복수의 비트 라인(bit line)을 포함한다는 것을 언급해야 한다. 채널 구조물(38)은 도 1b에 도시되어 있다.
상단 소스 라인(20)은 M1 라우팅 라인(24) 위에 형성되고 복수의 제3 VIA(22)를 통해 M1 라우팅 라인에 결합된다. 예를 들어, 도 1b에 도시된 바와 같이, 상단 소스 라인(20)은 제3 VIA(22)를 통해 M1 라우팅 라인(24)에 전기적으로 결합된다. 개시된 메모리 디바이스(100)에서, 셀 어레이 기판(18)의 상단 표면(18a)과 CMOS 기판(10)의 상단 표면(10a)이 서로 마주하도록 정렬되므로, 트랜지스터가 본딩 VIA(16)를 통해 상단 소스 라인(20)에 결합된다. 도 1b에 도시된 바와 같이, 소스 라인(20)은 본딩 VIA(16)를 통해 PMOS 트랜지스터(14)에 전기적으로 결합된다.
셀 어레이 기판(18)은 셀 어레이 기판(18)의 상단 영역에 형성된 p웰 영역(36)을 포함할 수 있고, 여기서 n웰 영역(30)은 p웰 영역(36)에 위치될 수 있다. p웰 영역(36)은 설계 요건에 따라 0.5㎛ 내지 5㎛의 깊이로 상단 표면(18a)으로부터 셀 어레이 기판(18) 내로 연장될 수 있다. p웰은 메모리 디바이스(100)를 지우거나 프로그래밍하는 동안 전압이 터브(tub)에 인가되기 때문에 '액티브 터브(active tub)'로서 알려져 있다. p웰은 또한 메모리 셀 스택을 인접한 구성요소로부터 격리하도록(isolate) 구성될 수 있다.
도 1b에 도시된 바와 같이, 상단 소스 라인(20)은 하나 이상의 본딩 VIA(16)를 통해 PMOS 트랜지스터(14) 중 하나와 같은, 하나 이상의 CMOS 트랜지스터에 전기적으로 결합된다. M1 라우팅 라인(24)은 제3 VIA(22)를 통해 상단 소스 라인(20)에 전기적으로 결합된다. ACS 구조물(28a)은 제2 VIA(26)를 통해 M1 라우팅 라인(24)에 전기적으로 결합된다. n웰 영역(30a)은 ACS 구조물(28a)과 접촉한다. n웰 영역(30)은 추가로, 상단 표면(18a)으로부터 셀 어레이 기판(18) 내로 연장된다. 제1 VIA(32)는 하단 표면(18b)에서 n웰 영역(30)까지 셀 어레이 기판(18) 내로 연장된다. 하단 소스 라인(34)은 제1 VIA(32) 위에 형성되고 제1 VIA(32)와 직접 접촉한다.
도 1b에 도시된 바와 같이, 메모리 디바이스(100)는 또한 복수의 채널 구조물(38)을 포함한다. 채널 구조물(38)은 셀 어레이 기판(18)에 수직인 높이 방향(Z 방향)을 따라 셀 어레이 기판(18)의 상단 표면(18a)으로부터 돌출된다. 메모리 디바이스(100)에서, 복수의 워드 라인(42)이 셀 어레이 기판(18)의 상단 표면(18a) 위에 계단 구성(staircase configuration)으로 위치되며, 그리고 복수의 절연층(insulation layer)(44)에 의해 서로 이격되어 있다. 채널 구조물(38)은 복수의 워드 라인(42) 및 복수의 절연층(44)을 통해 연장된다. 채널 구조물(38)은 상단 채널 콘택트(도시되지 않음)를 통해 M1 라우팅 라인(24)에 전기적으로 결합된다. 도 1b의 예에서, 채널 구조물(38)에 연결된 M1 라우팅 라인(24)은 메모리 셀 어레이에 대한 비트 라인으로서 구성되고, 비트 라인(24)으로 지칭될 수 있다. M1 라우팅 라인(24)은 셀 어레이 기판(18)의 길이 방향(Y 방향)으로 연장된다. ACS 구조물(28)은 높이 방향을 따라 복수의 워드 라인(42) 및 복수의 절연층(44)을 통해 연장되고, 추가로 셀 어레이 기판(18)의 너비 방향(X 방향)으로 연장된다. 복수의 채널 구조물(38)은 ACS 영역(28)에 의해 분리된다(separated).
일부 실시예에서, 메모리 디바이스(100)는 또한 복수의 더미(dummy) 채널 구조물(40)을 포함한다. 더미 채널 구조물(40)은 셀 어레이 기판(18)의 높이 방향을 따라 셀 어레이 기판(18)의 상단 표면(18a)으로부터 돌출된다. 더미 채널 구조물(40) 중 일부는 워드 라인(42) 및 절연층(44)을 통해 더 연장될 수 있다.
일부 실시예에서, ACS 구조물(28)은 텅스텐으로 만들어진 상단 부분(top portion)(28'), 및 폴리실리콘으로 만들어진 하단 부분(bottom portion)(28'')을 가질 수 있다. 채널 구조물(38)은 측벽(sidewall) 및 하단 영역을 갖는 원통형(cylindrical) 형상을 가질 수 있다. 물론, 다른 형상도 가능하다. 채널 구조물(38)은 셀 어레이 기판(18)의 높이 방향을 따라 형성되고, 채널 구조물(38)의 하단 채널 콘택트(48)를 통해 셀 어레이 기판(18)과 전기적으로 결합된다. 채널 구조물(38) 각각은, 각각의 채널층, 각각의 터널링(tunneling)층, 각각의 전하 트래핑(charge trapping)층, 및 각각의 배리어 층(barrier layer)을 더 포함한다. 단순함과 명료함을 위해, 채널 층, 터널링층, 전하 트래핑층 및 배리어 층은 도 1b에 도시되지 않는다.
일부 실시예에서, 상단 소스 라인(20) 및 하단 소스 라인(34)은 도 1a 및 도 1b에 도시되지 않은 하나 이상의 TSV(through silicon VIA)를 통해 전기적으로 연결된다.
일부 실시예에서, 제1 VIA(32)를 셀 어레이 기판(18)으로부터 격리시키기 위해, 복수의 스페이서(spacer) 층(50)이 제1 VIA(32)와 셀 어레이 기판(18) 사이에 형성된다. 스페이서 층(50)은 TEOS(Tetraethyl orthosilicate) 층과 같은 유전체층(dielectric layer)일 수 있다. 제1 VIA(32)는 테이퍼진 단면(tapered cross section)을 갖는 연장된 벽 형상(wall-shape), 또는 절두원추 형상(frustoconical shape), 또는 다른 적절한 형상을 가질 수 있다.
일부 실시예에서, 복수의 제4 VIA(도시되지 않음)가 상단 소스 라인(20) 위에 형성될 수 있다. 제4 VIA는 이후에 본딩 VIA(16)와 본딩되므로, 상단 소스 라인(20)이 본딩된 제4 VIA와 본딩 VIA를 통해 트랜지스터에 결합될 수 있다.
일부 실시예에서, 복수의 n+ 영역(도시되지 않음)이 제1 VIA(32)와 n웰 영역(30) 사이의 전도성을 개선하기 위해 제1 VIA(32)와 n웰 영역(30) 사이에 배열될 수 있다. n+ 영역 각각은 각각의 제1 VIA와 각각의 n웰 영역(30) 사이에 배치될 수 있다. n웰 영역(30)은 10e11 cm-3 내지 10e14 cm-3의 도펀트 농도에서 인을 이용한 이온 주입 프로세스를 통해 도핑될 수 있다. N+ 영역은 10e14 cm-3 내지 10e18 cm-3의 도펀트 농도에서 인으로 도핑될 수 있다.
일부 실시예에서, 유전체층(46)은 셀 어레이 웨이퍼(18)의 하단 표면(18b) 위에 형성될 수 있고, 하단 소스 라인(34)은 유전체층(46)에 형성된다. 또한, 셀 어레이 웨이퍼(18)의 하단 표면(18b)과 하단 소스 라인(34) 사이에 절연층(도시되지 않음)이 배치될 수 있으므로, 하단 소스 라인(34)이 셀 어레이(18)와 이격된다. 따라서, 제2 VIA(32)는 절연층을 통해 연장될 수 있고, 추가로 하단 표면(18b)으로부터 셀 어레이 웨이퍼(18) 내로 연장될 수 있다.
제1 VIA(32)는 Cu, W, Ru, 또는 다른 적절한 물질로 만들어질 수 있다. 일부 실시예에서, 배리어 층이 제1 VIA(32)와 스페이서 층(50) 사이에 배치될 수 있다. 배리어 층은 Ta, TaN, Ti, TiN, 또는 다른 적절한 물질로 만들어질 수 있다. 상단 소스 라인(20) 및 하단 소스 라인(34)은 Cu, Al, W, 또는 다른 적절한 물질로 만들어질 수 있다.
도 1a 및 도 1b는 개시된 3D-NAND 메모리 디바이스(100)의 예시적인 실시예에 불과함을 언급해야 한다. 3D-NAND 메모리 디바이스는 상이한 설계 요건에 따라 다른 구성 요소, 구조 및 치수(dimension)를 포함할 수 있다.
도 2는 본 개시의 예시적인 실시예에 따른 3차원의 관련 3D-NAND 메모리 디바이스(200)의 개략적인 사시도이다. 메모리 디바이스(200)는 CMOS 기판(70)을 갖는다. CMOS 기판(70)의 상단 표면(70a) 위에 복수의 CMOS 트랜지스터가 형성된다. CMOS 트랜지스터는 NMOS 트랜지스터(72) 및 PMOS 트랜지스터(74)를 포함할 수 있다. 복수의 본딩 VIA(76)는 CMOS 트랜지스터 위에 형성되고 CMOS 트랜지스터에 전기적으로 결합된다. 본딩 VIA(76)는 CMOS 트랜지스터의 소스 영역, 드레인 영역 또는 게이트에 전기적으로 연결될 수 있다.
셀 어레이 기판(80)은 본딩 VIA(76) 위에 위치된다. 2개 이상의 n웰 영역(78)이 셀 어레이 기판(80)에 형성된다. n웰 영역(78)은 상단 표면(80a)으로부터 셀 어레이 기판(80) 내로 연장된다. 셀 어레이 기판(80)에서, p웰 영역(94)이 형성된다. p웰 영역(94)은 셀 어레이 기판(80)의 상단 위치에 위치된다. n웰 영역(78) 위에, 2개 이상의 ACS 구조물(82)이 형성된다. 각각의 n웰 영역(78)은 각각의 ACS 구조물(82)과 직접 접촉한다. ACS 구조물(82) 위에, 복수의 M1 VIA(88)가 형성된다. 복수의 M1 라우팅 라인(86)은 ACS 구조물(82) 위에 배열된다. M1 라우팅 라인(86)은 M1 VIA(88)를 통해 ACS 구조물(82)에 결합된다.
메모리 디바이스(200)에서, 복수의 M2 VIA(90)는 M1 라우팅 라인(86) 위에 형성된다. M2 VIA(90) 위에, 복수의 소스 라인(또는 소스 라인 메시)(92)이 형성된다. 소스 라인(92)은 M2 VIA(90)를 통해 M1 라우팅 라인(86)에 전기적으로 결합된다. 메모리 디바이스(200)는 복수의 채널 영역(84)을 더 포함한다. 채널 영역(84)은 상단 표면(80a)으로부터 돌출되고 셀 어레이 기판(80)의 높이 방향(Z 방향)을 따라 연장된다. 채널 구조물(84)은 M1 라우팅 라인(86) 아래에 위치되고, 상단 채널 콘택트(도시되지 않음)를 통해 M1 라우팅 라인에 전기적으로 결합된다. 채널 구조물에 연결된 M1 라우팅 라인은 비트 라인이라고 할 수 있다. 메모리 디바이스(100)와 유사하게, 메모리 디바이스(200)는 셀 어레이 기판(80)의 상단 표면(80a) 위에 형성된 복수의 워드 라인(도 2에 도시되지 않음)을 더 포함한다. 워드 라인들은 복수의 절연층(도 2에 도시되지 않음)에 의해 서로 이격된다. 채널 구조물(84)은 워드 라인 및 절연층을 통해 연장된다. ACS 구조물(82)은 또한 워드 라인 및 절연층을 통해 연장된다.
일부 실시예에서, 채널 구조물(84) 및 n웰 영역(78)은 본딩 VIA(76)를 통해 CMOS 기판(70)에 형성된 CMOS 트랜지스터에 전기적으로 결합될 수 있다.
관련 3D-NAND 메모리 디바이스(200)에서, 입력 전압은, 소스 라인(92), M2 VIA(90), M1 라우팅 라인(86), M1 VIA(88), 및 ACS 구조물(82)에 의해 형성되는 전도성 채널을 통해 n웰 영역(78)에 인가될 수 있다. ACS 구조물(82)은 일반적으로 셀 어레이 기판(80)의 워드 라인 방향(X 방향)을 따른 벽 형상의 라인 콘택트이다. 이러한 벽 형상의 콘택트는 감지 작동 중 발생하는 접지 노이즈를 방지하기 위해 충분한 전도성을 필요로 한다. 3D NAND 스택의 높이가 밀도와 함께 증가함에 따라 ACS 구조물의 높이도 증가한다. ACS 구조물의 높이가 증가하면 ACS 구조물의 저항이 증가한다. 이러한 저항의 양을 줄이기 위해, ACS 구조물의 너비가 증가할 수 있으며, 이는 결국 높은 텅스텐 응력으로 인해 다이 크기 및 웨이퍼 기계적 안정성에 영향을 미친다.
도 3a 내지 도 7은 본 개시의 예시적인 실시예에 따른 3D-NAND 메모리 디바이스(100)를 제조하는 다양한 중간 단계의 사시도 및 단면도이다.
도 3a는 셀 어레이 기판(18) 위에 형성된 메모리 셀 스택의 개략적인 사시도이다. 메모리 셀 스택은 다양한 반도체 제조 프로세스를 통해 형성될 수 있다. 반도체 제조 프로세스는 포토리소그래피 프로세스, 건식 에칭 프로세스, 습식 에칭 프로세스, 습식 세정 프로세스, 주입 프로세스, 막 증착 프로세스(즉, CVD, PVD, 확산, 전기도금), 표면 평탄화 프로세스(즉, CMP) 및 기타 적절한 반도체 제조 프로세스를 포함할 수 있다. 도 3a에 도시된 바와 같이, 메모리 스택은 도 1a에 예시된 유사한 구성을 가질 수 있다. 예를 들어, 메모리 스택은 상단 표면(18a)으로부터 셀 어레이 기판(18)으로 연장하는 n웰 영역(30)을 포함할 수 있다. ACS 구조물(28)은 n웰 영역(30) 위에 그리고 n웰 영역과 접촉하여 형성된다. ACS 영역(28)과 M1 라우팅 라인(24)은 제2 VIA(26)를 통해 전기적으로 결합된다. 상단 소스 라인(소스 라인 메시)(20)은 제3 VIA(22)를 통해 M1 라우팅 라인(24)에 전기적으로 결합된다.
도 3b는 도 1b에 도시된 것과 유사한 구성을 갖는 메모리 셀 스택의 단면도이다. 메모리 셀 스택은 채널 영역(38) 및 더미 채널 영역(40)을 더 포함한다. 채널 영역(38) 및 더미 채널 영역(40)은 상단 표면(18a)으로부터 돌출되어 셀 어레이 기판(18)의 높이 방향을 따라 연장된다. 채널 구조물(38)이 M1 라우팅 라인(24) 아래에 위치되고 상단 채널 콘택트(도시되지 않음)를 통해 M1 라우팅 라인(24)에 전기적으로 결합된다. 채널 구조물에 연결된 M1 라우팅 라인은 비트 라인이라고 할 수 있다. 메모리 셀 스택은 셀 어레이 기판(18)의 상단 표면(18a) 위에 형성된 워드 라인(42)을 더 포함한다. 워드 라인(42)은 절연층(44)에 의해 서로 이격된다. 채널 구조물(38)은 워드 라인(42) 및 절연층(44)을 통해 연장된다. ACS 구조물(28)은 또한 워드 라인(42) 및 절연층(44)을 통해 연장된다.
도 4a 및 4b에서, 메모리 셀 스택은 거꾸로 뒤집힐 수 있고 셀 어레이 기판(18)의 하단 표면(18b)이 노출된다. CMP 프로세스, 에칭 프로세스, 또는 이들의 조합과 같은 후속 표면 제거 프로세스는 하단 표면(18b)으로부터 셀 어레이 기판(18)의 일부를 제거하기 위해 적용될 수 있다. 표면 제거 프로세스 후, 셀 어레이 기판(18)의 두께가 감소된다.
도 5a 및 도 5b에서, 포토리소그래피 프로세스, 에칭 프로세스, 막 증착 프로세스(즉, CVD, 전기도금) 및 표면 평탄화 프로세스를 포함하는 다양한 반도체 제조 프로세스를 통해 복수의 제1 VIA(33)를 형성할 수 있다. 예를 들어, 패턴화된 마스크 층이 포토리소그래피 프로세스를 통해 셀 어레이 기판(18)의 하단 표면(18b) 위에 형성될 수 있다. 건식 에칭 프로세스는 마스크 층의 패턴을 셀 어레이 기판으로 전사하여 복수의 VIA 개구(opening)를 형성할 수 있다. 막 증착 프로세스에 기반하여, 스페이서 층(50)이 VIA 개구에 증착될 수 있고 전도성 층(즉, Cu)이 스페이서 층(50) 위에 형성되어 전기 도금 프로세스를 통해 VIA 개구를 채울 수 있다. CMP와 같은 후속 표면 평탄화 프로세스를 적용하여 셀 어레이 기판의 하단 표면 위에 과도한 Cu를 제거할 수 있다.
VIA 개구에 남아 있는 전도성 층은 제1 VIA(32)가 된다. 제1 VIA(32)는 하단 표면(18b)으로부터 셀 어레이 기판(18) 내로 연장되고 n웰 영역(30) 상에 랜딩되어(land) 전기적 연결을 형성한다. 제2 VIA(32)는 Cu, W, Ru 등으로 만들어질 수 있다. 일부 실시예에서, 스페이서 층(50)과 제1 VIA(32) 사이에 배리어 층(도시되지 않음)이 형성될 수 있다. 배리어 층은 Ti, TiN, TaN, Ta, 또는 다른 적절한 물질로 만들어질 수 있다.
일부 실시예에서, n웰 영역이 복수의 VIA 개구에 의해 노출될 때 n웰 영역의 노출된 영역에 복수의 n+ 영역이 형성될 수 있다. n+ 영역은 이온 주입 프로세스에 의해 만들어질 수 있다. n+ 영역이 형성될 때, 스페이서 층(50), 및 전도성 층은 VIA 개구에 후속적으로 증착될 수 있다.
도 6a 및 도 6b에서, 하단 소스 라인(34)은 셀 어레이 기판(18)의 하단 표면(18a) 위에 형성될 수 있다. 일부 실시예에서, 소스 라인(34)의 형성 전에, SiO와 같은 유전체층(46)이 하단 표면(18a) 위에 형성될 수 있다. 후속 포토리소그래피 프로세스가 유전체층(46)에 트렌치 개구를 형성하기 위해 적용될 수 있다. 그 다음, Cu, Al, W 등과 같은 전도성 물질로 트렌치 개구를 채우도록 막 증착 프로세스가 적용될 수 있다. 후속 CMP 프로세스가 적용되어 유전체층(46)의 상단 표면 위의 과도한 전도 물질을 제거할 수 있다. 트렌치 개구에 남아 있는 전도성 물질은 하단 소스 라인(34)을 형성한다.
도 7에서, PMOS(14) 및 NMOS(12)와 같은 복수의 CMOS 트랜지스터가 CMOS 기판(10)의 상단 표면(10a) 위에 형성될 수 있다. 복수의 본딩 VIA(16)는 CMOS 트랜지스터 위에 형성될 수 있다. 이어서, 셀 어레이 기판(18)과 CMOS 기판(10)을 본딩 VIA(16)를 통해 함께 본딩할 수 있다. CMOS 기판(10)의 상단 표면(10a)과 셀 어레이 기판(18)의 상단 표면(18a)은 서로 마주하도록 정렬되므로, 트랜지스터가 본딩 VIA(16)를 통해 상단 소스 라인(20)에 결합된다. 도 7에 도시된 제조 단계 후, 도 1a 및 도 1b에 도시된 메모리 디바이스와 동일한 구성을 갖는 3D NAND 메모리 디바이스(100)가 형성된다.
일부 실시예에서, 제4 VIA(도시되지 않음)는 상단 소스 라인(20) 위에 형성되고, 제4 VIA는 본딩 VIA(16)에 연결되므로, 셀 어레이 기판(18)과 CMOS 기판(10)이 함께 본딩된다.
복수의 TSV(도시되지 않음)가 또한 형성될 수 있다. TSV는 셀 어레이 기판(18)의 하단 표면(18b)으로부터 셀 어레이 기판(18) 내로 연장될 수 있고, 상단 소스 라인(20)과 하단 소스 라인(34)을 연결할 수 있다.
도 8은 본 개시의 실시예에 따른, 3D-NAND 메모리 디바이스(100)를 제조하기 위한 예시적인 프로세스의 흐름도이다. 프로세스(800)는 메모리 셀 스택이 제1 기판의 상단 표면 위에 형성될 수 있는 단계(810)에서 시작한다. 제1 기판은 대향하는(opposing) 하단 표면을 더 갖는다. 메모리 셀 스택은 제1 기판에 형성된 2개 이상의 n웰 영역을 포함한다. 2개 이상의 n웰 영역은 상단 표면으로부터 제1 기판 내로 연장된다. 메모리 스택은 또한 2개 이상의 n웰 영역 위에 형성된 2개 이상의 ACS 구조물을 포함할 수 있다. ACS 구조물 각각은 각각의 n웰 영역과 직접 접촉한다. 메모리 셀 스택에서, 복수의 M1 라우팅 라인은 ACS 구조물 위에 형성된다. M1 라우팅 라인은 복수의 M1 VIA를 통해 ACS 구조물에 전기적으로 결합된다. 또한, 복수의 상단 소스 라인이 복수의 M1 라우팅 라인 위에 형성된다. M1 라우팅 라인은 복수의 M2 VIA를 통해 상단 소스 라인에 전기적으로 결합된다. 일부 실시예에서, 단계(810)는 도 3a 및 도 3b를 참조하여 예시된 바와 같이 수행될 수 있다.
그 다음, 프로세스(800)는 제1 기판의 일부가 제1 기판의 하단 표면으로부터 제거될 수 있는 단계(820)로 진행한다. 제1 기판의 하단 부분은 에칭 프로세스, CMP 프로세스 등 또는 이들의 조합을 통해 제거될 수 있다. 일부 실시예에서, 단계(820)는 도 4a 및 도 4b를 참조하여 예시된 바와 같이 수행될 수 있다.
단계(830)에서, n웰 영역과 접촉하기 위해 하단 표면으로부터 제1 기판 내로 연장되는 복수의 VIA 콘택트가 형성될 수 있다. VIA 콘택트 위에 복수의 하단 소스 라인이 형성될 수 있다. 복수의 하단 소스 라인은 VIA 콘택트를 통해 n웰 영역에 전기적으로 연결된다. 일부 실시예에서, 단계(830)는 도 5a 내지 6b를 참조하여 예시된 바와 같이 수행될 수 있다.
프로세스(800)는 복수의 트랜지스터가 제2 기판의 상단 표면 위에 형성되고, 복수의 본딩 VIA가 트랜지스터 위에 형성되는 단계(840)로 진행한다. 또한, 제1 기판과 제2 기판은 본딩 VIA를 통해 함께 본딩된다. 제1 기판의 상단 표면과 제2 기판의 상단 표면은 서로 마주하도록 정렬되므로, 트랜지스터가 본딩 VIA를 통해 상단 소스 라인에 결합된다. 일부 실시예에서, 단계(830)는 도 7을 참조하여 예시된 바와 같이 수행될 수 있다.
프로세스(800) 이전, 도중 및 이후에 추가 단계가 제공될 수 있으며, 설명된 단계 중 일부는 프로세스(800)의 추가 실시예에 대해 다른 순서로 대체, 제거 또는 수행될 수 있다는 점에 유의해야 한다. 후속 프로세스 단계에서, 반도체 디바이스(100) 위에 다양한 추가 상호접속 구조물(예를 들어, 전도성 라인 및/또는 VIA를 갖는 금속화 층(metallization layer))이 형성될 수 있다. 이러한 상호접속 구조물은 반도체 디바이스(100)를 다른 콘택트 구조 및/또는 능동 디바이스와 전기적으로 결합하여 기능적 회로를 형성한다. 패시베이션 층(passivation layer), 입력/출력 구조물 등과 같은 추가적인 디바이스 특징이 또한 형성될 수 있다.
여기에 설명된 다양한 실시예는 관련된 메모리 디바이스에 비해 몇 가지 이점을 제공한다. 기존의 메모리 디바이스에서, 소스 라인, M1 라우팅 라인, ACS 구조물 및 n웰 영역에 의해 형성되는 전도성 채널을 통해 n웰 영역에 입력 전압을 인가한다. 전도성 채널의 저항은 필연적으로 ACS 구조물의 저항에 영향을 받는다. 3D NAND 스택의 높이가 밀도에 따라 증가함에 따라, ACS 영역의 높이가 그에 따라 증가한다. ACS 영역의 저항은 3D NAND 스택의 높이 방향으로 필연적으로 증가한다. ACS 영역의 저항이 증가하면 전도성 채널의 저항이 높아진다. 이에 따라 전도성 채널의 저항이 높아지면 관련 메모리 디바이스의 감지 작동 시 접지 노이즈가 발생할 수 있다.
개시된 메모리 디바이스에서, 교차점 구조를 도입함으로써, 소스 라인(또는 소스 라인 메시)이 셀 어레이 기판의 연마된 후면(즉, 하단 표면)으로부터 n웰 영역에 전기적으로 결합될 수 있다. 따라서, n웰 영역에 대한 소스 라인의 저항이 감소될 수 있다. n웰 영역에 대한 소스 라인의 감소된 저항은 접지 노이즈를 감소시킬 수 있다. 또한, ACS 구조물의 저항은 메모리 디바이스의 소스 측 저항과 접지 노이즈에 영향을 미치지 않는다. 또한, 개시된 구조는 소스 라인 메시와 ACS 구조물을 연결하기 위해 콘택트를 추가하는 데 사용되는 M1 라우팅 라인 사이의 갭을 제거할 수 있으며, 이는 결국 워드 라인 방향으로 다이 크기를 줄이는 데 도움이 된다.
전술한 내용은 당업자가 본 개시의 측면을 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 여기에서 도입된 실시예의 동일한 목적을 수행하거나 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자는 이러한 등가 구성이 본 개시의 정신 및 범위를 벗어나지 않으며, 본 개시의 정신 및 범위를 벗어나지 않고 여기에서 다양한 변경, 대체 및 변경을 할 수 있음을 인식해야 한다.

Claims (22)

  1. 반도체 디바이스로서,
    반도체층;
    상기 반도체층의 일면에 형성되고, 채널 구조물을 포함하는 메모리 셀 스택; 및
    제2 연결 구조물을 통해 상기 반도체층에 결합된 제1 연결 구조물 - 상기 제2 연결 구조물은 상기 제1 연결 구조물로부터 상기 반도체층으로 연장됨 -
    을 포함하고,
    상기 반도체층과 상기 채널 구조물은 접촉 연결되는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 반도체층은 제1 기판 내부에 위치하고,
    상기 제1 연결 구조물은 상기 제1 기판 위에 형성되는, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 기판은 상기 메모리 셀 스택을 형성하기 위한 제1 측면과 상기 제1 측면에 대향하는 제2 측면을 가지는, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 반도체층은 상기 제1 측면으로부터 상기 제1 기판 내로 연장되는 도핑된 영역을 포함하는, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 메모리 셀 스택은,
    상기 제1 기판의 제1 측면 위에 형성된 복수의 워드 라인;
    상기 복수의 워드 라인 사이에 배치된 복수의 절연층; 및
    상기 도핑된 영역에 결합되고 상기 도핑된 영역으로부터 연장되면서, 추가로 상기 복수의 워드 라인과 상기 복수의 절연층을 통해 연장되는 공통 소스 구조물
    을 더 포함하는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 도핑된 영역은 상기 공통 소스 구조물을 통해 적어도 제2 기판의 제1 측면에 형성된 트랜지스터의 소스 단자에 전기적으로 결합되고,
    상기 도핑된 영역과 상기 트랜지스터는 상기 메모리 셀 스택의 대향하는 면에 위치하는, 반도체 디바이스.
  7. 제4항에 있어서,
    상기 도핑된 영역은 상기 채널 구조물의 단부에 연결되는, 반도체 디바이스.
  8. 제4항에 있어서,
    상기 도핑된 영역은 상기 채널 구조물의 채널층에 전기적으로 연결되는, 반도체 디바이스.
  9. 제6항에 있어서,
    상기 제1 기판의 제1 측면과 제2 기판의 제1 측면이 서로 마주하도록 정렬되고, 본딩 연결 구조물에 의해 서로 본딩되는, 반도체 디바이스.
  10. 제9항에 있어서,
    상기 본딩 연결 구조물과 접촉하도록 상기 제1 기판의 제2 측면으로부터 상기 제1 기판의 제1 측면으로 연장되는 제3 연결 구조물
    을 더 포함하고,
    상기 제1 연결 구조물은 상기 제3 연결 구조물에 기반하여 상기 트랜지스터에 결합되는, 반도체 디바이스.
  11. 제5항에 있어서,
    상기 공통 소스 구조물은 추가로, 상기 제1 기판의 제1 측면에 평행한 방향을 따라 연장되는, 반도체 디바이스.
  12. 반도체 디바이스를 제조하는 방법으로서,
    반도체층을 형성하는 단계;
    상기 반도체층의 일면에 메모리 셀 스택을 형성하는 단계 - 상기 메모리 셀 스택은 채널 구조물을 포함함 -; 및
    제1 연결 구조물을 형성하는 단계
    를 포함하고,
    상기 제1 연결 구조물은 제2 연결 구조물을 통해 상기 반도체층에 결합되고,
    상기 제2 연결 구조물은 상기 제1 연결 구조물로부터 상기 반도체층으로 연장되며,
    상기 반도체층과 상기 채널 구조물은 접촉 연결되는, 반도체 디바이스를 제조하는 방법.
  13. 제12항에 있어서,
    상기 반도체층은 제1 기판 내부에 위치하고,
    상기 제1 연결 구조물은 상기 제1 기판 위에 형성되는, 반도체 디바이스를 제조하는 방법.
  14. 제13항에 있어서,
    상기 제1 기판은 상기 메모리 셀 스택을 형성하기 위한 제1 측면과 상기 제1 측면에 대향하는 제2 측면을 가지는, 반도체 디바이스를 제조하는 방법.
  15. 제14항에 있어서,
    상기 반도체층은 상기 제1 측면으로부터 상기 제1 기판 내로 연장되는 도핑된 영역을 포함하는, 반도체 디바이스를 제조하는 방법.
  16. 제15항에 있어서,
    상기 메모리 셀 스택은,
    상기 제1 기판의 제1 측면 위에 형성된 복수의 워드 라인;
    상기 복수의 워드 라인 사이에 배치된 복수의 절연층; 및
    상기 도핑된 영역에 결합되고 상기 도핑된 영역으로부터 연장되면서, 추가로 상기 복수의 워드 라인과 상기 복수의 절연층을 통해 연장되는 공통 소스 구조물
    을 더 포함하는, 반도체 디바이스를 제조하는 방법.
  17. 제16항에 있어서,
    상기 도핑된 영역은 상기 공통 소스 구조물을 통해 적어도 제2 기판의 제1 측면에 형성된 트랜지스터의 소스 단자에 전기적으로 결합되고,
    상기 도핑된 영역과 상기 트랜지스터는 상기 메모리 셀 스택의 대향하는 면에 위치하는, 반도체 디바이스를 제조하는 방법.
  18. 제15항에 있어서,
    상기 도핑된 영역은 상기 채널 구조물의 단부에 연결되는, 반도체 디바이스를 제조하는 방법.
  19. 제15항에 있어서,
    상기 도핑된 영역은 상기 채널 구조물의 채널층에 전기적으로 연결되는, 반도체 디바이스를 제조하는 방법.
  20. 제17항에 있어서,
    상기 제1 기판의 제1 측면과 제2 기판의 제1 측면이 서로 마주하도록 정렬되고, 본딩 연결 구조물에 의해 서로 본딩되는, 반도체 디바이스를 제조하는 방법.
  21. 제20항에 있어서,
    상기 본딩 연결 구조물과 접촉하도록 상기 제1 기판의 제2 측면으로부터 상기 제1 기판의 제1 측면으로 연장되는 제3 연결 구조물을 형성하는 단계
    를 더 포함하고,
    상기 제1 연결 구조물은 상기 제3 연결 구조물에 기반하여 상기 트랜지스터에 결합되는, 반도체 디바이스를 제조하는 방법.
  22. 제16항에 있어서,
    상기 공통 소스 구조물은 추가로, 상기 제1 기판의 제1 측면에 평행한 방향을 따라 연장되는, 반도체 디바이스를 제조하는 방법.
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