TWI819425B - 半導體結構及其形成方法 - Google Patents
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Abstract
提供半導體結構及其形成方法。半導體結構的形成方法包括：形成第一磊晶層在基板上。形成第一凹部在第一磊晶層中。形成第一介電層在第一凹部中。形成第一導電層在第一介電層上。形成第二磊晶層在第一磊晶層上。順應性地形成閘極介電層在第二磊晶層上。形成閘極電極在閘極介電層上。
Description
本揭露係關於半導體結構及其形成方法，特別是關於具有優異的可靠性的半導體結構及其形成方法。
隨著時代的演進，金屬氧化物半導體場效電晶體(MOSFET)從平面式MOSFET、超接合式MOSFET、溝槽式MOSFET不停地革新到遮蔽閘極溝槽式(shielded gate trench，SGT)MOSFET，來符合更多不同的需求。溝槽式MOSFET中具有用於容置垂直式閘極電極的溝槽結構，因此能夠縮小元件尺寸，而具有較小的元件間距(device pitch)及較低的閘極-汲極間電容(C
gd)，可以有效降低導通電阻(R
on)與開關損耗(switching loss)。更甚者，由於SGT-MOSFET中包括作為遮蔽電極(shield electrode)的源極電極，因此，SGT-MOSFET能夠基於電荷平衡技術，來獲得更低的導通電阻與更低的開關損耗。
然而，隨著使用需求的提升，電晶體被期望具有更小的尺寸來提升積體密度。但是如果需要縮小電晶體的尺寸，通常需要相應縮小溝槽的寬度，且深寬比也隨著溝槽寬度的縮小而提高，進而造成製造困難的問題。
是以，雖然現存的半導體結構及其形成方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於進一步加工後可做為SGT-MOSFET的半導體結構及其形成方法仍有一些問題需要克服。
鑒於前述問題，本揭露藉由先後獨立地設置第一磊晶層及第二磊晶層，來降低溝槽的深寬比，同時搭配調整第一磊晶層及第二磊晶層的厚度及摻雜濃度等參數，進而提升填充於溝槽的導電材料的可靠性。舉例而言，能夠減少及/或避免填充於溝槽的導電材料中的空隙(void)、孔洞(hole)、接縫缺陷(seam defect)、及/或凹陷等不良結構，來提升後續形成的SGT-MOSFET的可靠性及電性性能。
根據一些實施例，提供半導體結構的形成方法。半導體結構的形成方法包括：形成第一磊晶層在基板上。形成第一凹部在第一磊晶層中。形成第一介電層在第一凹部中。形成第一導電層在第一介電層上。形成第二磊晶層在第一磊晶層上。順應性地形成閘極介電層在第二磊晶層上。形成閘極電極在閘極介電層上。
根據一些實施例，提供半導體結構。半導體結構包括：基板、第一磊晶層、第一介電層、第一導電層、第二磊晶層、閘極介電層、閘極電極以及半導體層。基板具有第一導電型態。第一磊晶層具有第一導電型態。第一磊晶層設置在基板上，且包括第一凹部。第一介電層設置於第一凹部中。第一導電層設置於第一介電層上。第二磊晶層具有第一導電型態。第二磊晶層設置在第一磊晶層上，且包括第二凹部。閘極介電層設置於第二凹部中。閘極電極設置於閘極介電層上。半導體層具有不同於第一導電型態的第二導電型態。半導體層設置於第二磊晶層中，且不設置於第二凹部中。
本揭露的半導體結構可應用於多種類型的半導體裝置，為讓本揭露的部件及優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體結構的不同部件。各部件及其配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包括第一部件及第二部件直接接觸的實施例，也可能包括額外的部件形成在第一部件及第二部件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在不同的範例中重複元件符號及/或字符。如此重複是為了簡明及清楚，而非用以表示所討論的不同實施例及/或態樣之間的關係。
以下描述實施例的一些變化。在不同圖式及說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的之前、期間中、之後可以提供額外的操作，且一些敘述的操作可為了前述方法的其他實施例被取代或刪除。
再者，空間上的相關用語，例如「在…上」、「在…下」、「在…上方」、「在…下方」及類似的用詞，除了包括圖式繪示的方位外，也包括使用或操作中的裝置的不同方位。當裝置被轉向至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。在此，「大約」、「實質上」或其類似用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「大約」、「實質上」或其類似用語的情況下，仍可隱含「大約」、「實質上」或其類似用語的含義。
第1至14圖是根據本揭露的一些實施例，說明形成半導體結構1在各個階段的剖面示意圖。
參照第1圖，在基板100上形成第一磊晶層200。在一些實施例中，基板100可以為或包括塊材半導體(bulk semiconductor)基板、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板或其類似基板。一般而言，絕緣體上覆半導體基板包括形成於絕緣體上的半導體膜層。舉例而言，前述絕緣層可為，氧化矽(silicon oxide)層、氮化矽(silicon nitride)層、多晶矽(poly-silicon)層或其組合。並提供前述絕緣層於通常是矽(silicon)或氮化鋁(AlN)的基板上。基板100可為經摻雜(例如，使用p型或n型摻質(dopant))的基板或未摻雜的基板。基板100亦可為其他種類的基板，例如多層(multi-layered)基板或漸變(gradient)基板。
在一些實施例中，基板100可為元素半導體，且前述元素半導體可包括：矽(silicon)、鍺(germanium)；基板100亦可為化合物半導體，且前述化合物半導體可包括：舉例而言，碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但不限於此；基板100亦可為合金半導體，且前述合金半導體可包括：舉例而言，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其任意組合，但不限於此。在一些實施例中，基板100為矽基板。
如第1圖所示，在一些實施例中，第一磊晶層200可包括矽、鍺、矽鍺、III-V族化合物或其組合。前述第一磊晶層200可藉由諸如有機金屬化學氣相沉積(Metal Organic Chemical Vapor Deposition，MOCVD)、原子層沉積(Atomic Layer Deposition，ALD)、分子束磊晶(Molecular Beam Epitaxy，MBE)、液相磊晶(Liquid Phase Epitaxy，LPE)、其組合、或其類似製程的沉積製程或磊晶製程來形成。在一些實施例中，第一磊晶層200可具有第一厚度T1。在一些實施例中，第一磊晶層200可直接形成於基板100上。
參照第2圖，形成第一凹部201在第一磊晶層200中。在一些實施例中，第一凹部201不貫穿第一磊晶層200。在一些實施例中，在第一磊晶層200上形成具有開口的圖案化硬遮罩層，並藉由圖案化硬遮罩層的開口暴露出第一磊晶層200的頂表面的一部分。接著，使用圖案化硬遮罩層作為蝕刻遮罩來蝕刻第一磊晶層200，以移除第一磊晶層200的一部分，而形成第一凹部201。在一些實施例中，蝕刻製程可包括乾式蝕刻、濕式蝕刻或其他蝕刻製程。乾式蝕刻可包括但不限於電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應離子蝕刻(reactive ion etching，RIE)。濕式蝕刻可包括但不限於使用酸性溶液、鹼性溶液或是溶劑來移除待移除結構的至少一部分。之後，移除圖案化硬遮罩層。可理解的是，能夠依據製程條件選擇合適的圖案化硬遮罩層、蝕刻製程及移除製程，且能夠根據後續電性需求調整第一凹部201的尺寸。在一些實施例中，第一凹部201具有第一寬度W1及第一深度D1。
參照第3圖，順應性地(conformally)形成第一介電層210在第一凹部201中。在一些實施例中，第一介電層210覆蓋第一凹部201的側表面及底表面及第一磊晶層200的頂表面。在一些實施例中，第一介電層210可藉由沉積製程或熱氧化製程來形成。沉積製程可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、PECVD、原子層沉積法(atomic layer deposition，ALD)或其它合適的沉積製程。在一些實施例中，第一介電層210可藉由熱氧化製程來形成。
在一些實施例中，第一介電層210可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其它任何合適的介電材料或其組合。前述高介電常數介電材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。在一些實施例中，第一介電層210可包括氧化物。在一些實施例中，第一介電層210可包括氧化矽。在一些實施例中，可根據電性需求調整第一介電層210的厚度。在一些實施例中，第一介電層210具有對應於第一凹部201的形狀。舉例而言，第一介電層210可形成第一溝槽202，且第一凹部201的形狀與第一溝槽202的形狀彼此對應。第一溝槽202可具有第二寬度W2及第二深度D2。也就是說，第一溝槽202的深寬比為第二深度D2/第二寬度W2。
參照第4圖，形成第一導電材料300在第一介電層210所形成的第一溝槽202中，來形成後續的第一導電層。第一導電材料300可直接形成在第一介電層210上。第一導電材料300可藉由化學氣相沉積、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積製程來形成。在一些實施例中，第一導電材料300可包括多晶矽、非晶矽、金屬、金屬氮化物、導電金屬氧化物、其他合適的材料或其組合。在一些實施例中，第一導電材料300可為多晶矽。在一些實施例中，第一導電材料300可為經摻雜的多晶矽，以藉由提升第一導電材料300的摻雜濃度，來降低後續形成的第一導電層的阻值。另外，當第一導電材料300為經摻雜的多晶矽時，可更利於形成於第一溝槽202中。
參照第5圖，平坦化第一導電材料300及第一介電層210，以形成第一導電層310在第一介電層210上。在一些實施例中，平坦化製程可移除第一導電材料300的一部分及第一介電層210的一部分，以暴露第一磊晶層200的頂表面。在一些實施例中，第一導電層310、第一介電層210及第一磊晶層200實質上為共平面。在一些實施例中，平坦化製程可為化學機械研磨(chemical mechanical polishing，CMP)製程。在一些實施例中，由於第一導電層310完全填滿第一溝槽202，所以第一導電層310具有對應於第一溝槽202的第二寬度W2。
參照第6圖，形成第二磊晶層400在第一磊晶層200上。在一些實施例中，用於形成第二磊晶層400的材料及製程可與用於形成第一磊晶層200的材料及製程相同或不同。在一些實施例中，在形成第一凹部201、第一介電層210及第一導電層310之後，形成第二磊晶層400。在一些實施例中，各別獨立地形成第一磊晶層200與第二磊晶層400。因此，由於各別獨立地形成第一磊晶層200及第二磊晶層400，能夠大幅度地降低形成在第一磊晶層200及第二磊晶層400中的凹部及/或溝槽的深寬比，而能大幅度地提升形成於前述凹部及/或溝槽中的部件的可靠性。舉例而言，可減少及/或避免填充於凹部及/或溝槽的材料中的空隙、孔洞、接縫缺陷及/或凹陷等不良結構。
如第6圖所示，在一些實施例中，第二磊晶層400可具有第二厚度T2。在一些實施例中，第一磊晶層200的第一厚度T1可大於第二磊晶層400的第二厚度T2。可藉由調整第一磊晶層200及第二磊晶層400的厚度比例，來調整設置於第一磊晶層200中的部件與設置於第二磊晶層400中的部件的尺寸。舉例而言，可調整在第一磊晶層200中的遮蔽電極的長度與後續在第二磊晶層400中形成的閘極電極的長度。
詳細而言，在一些實施例中，第一磊晶層200及第二磊晶層400的整體厚度，也就是第一厚度T1與第二厚度T2的總和會影響後續形成的SGT-MOSFET的諸如崩潰電壓大小的耐壓能力。當第一厚度T1與第二厚度T2的總和越高，後續形成的SGT-MOSFET的耐壓能力越高。此外，比較具有不同耐壓能力的SGT-MOSFET，閘極電極的長度可為相似。因此，具有高耐壓能力的SGT-MOSFET及具有低耐壓能力的SGT-MOSFET的第二磊晶層400的第二厚度T2可能相似。然而，具有高耐壓能力的SGT-MOSFET的第一磊晶層200的第一厚度T1會大於具有低耐壓能力的SGT-MOSFET的第一磊晶層200的第一厚度T1，以藉由提升第一磊晶層200的第一厚度T1來達到高耐壓能力。因此，本揭露可藉由分別獨立地形成第一磊晶層200及第二磊晶層400來在提升耐壓能力的同時提升形成於磊晶層中的元件的可靠性的效果。
在一些實施例中，第二磊晶層400與第一磊晶層200的材料相同。在一些實施例中，第二磊晶層400與第一磊晶層200皆為單晶矽。在一些實施例中，第二磊晶層400可為未經摻雜或經摻雜的單晶矽。
在一些實施例中，第一磊晶層200的摻雜濃度可大於或等於第二磊晶層400的摻雜濃度。因此，在第一磊晶層200的摻雜濃度可大於或等於第二磊晶層400的摻雜濃度的情況下，可以降低第一磊晶層200的阻值，進而降低導通電阻。此外，由於第二磊晶層400的摻雜濃度可等於或低於第一磊晶層200的摻雜濃度，所以可更利於其他部件後續形成在第二磊晶層400中。舉例而言，可摻雜較低濃度的摻質於第二磊晶層400中，即能形成諸如後續形成的半導體層、第一摻雜區及第二摻雜區的其他部件。因此，在本揭露中，能夠更為有利地形成具有兩種摻雜濃度的磊晶層。
在一些實施例中，可藉由沉積製程或磊晶製程毯覆式地形成第二磊晶層400在第一磊晶層200上。具體而言，第二磊晶層400可毯覆式地形成在第一磊晶層200、第一介電層210及第一導電層310上。需特別說明的是，如第6圖所示，在第一磊晶層200與第二磊晶層400之間可能具有一介面。雖然第二磊晶層400與第一介電層210的材料不同，可能會產生些微失配(mismatch)的疑慮。然而，由於第一介電層210的面積佔前述介面的面積的比例小，因此不會影響第二磊晶層400的可靠性。此外，雖然第二磊晶層400與第一導電層310的材料不同，可能會產生些微失配的疑慮。然而，由於第一導電層310的面積佔前述介面的面積的比例小，因此不會影響第二磊晶層400的可靠性。同時，在後續形成第二凹部於第二磊晶層400的製程中，會移除在第一導電層310上的第二磊晶層400的一部分。因此，可進一步減少第二磊晶層400與第一導電層310之間的些微失配問題。換句話說，第二磊晶層400的可靠性不受第一導電層310及第一介電層210的影響。此外，在第一磊晶層200與第二磊晶層400由相同材料形成時，第一磊晶層200與第二磊晶層400之間可不具有介面。
在另一些實施例中，可以先形成第二磊晶層400於不同於基板100的基材上。接著，使第二磊晶層400與第一磊晶層200對組接合。具體而言，使第二磊晶層400遠離基材的頂表面與第一磊晶層200遠離基板100的頂表面彼此接觸且貼合。之後，再將基材移除。因此，可藉由在基材上另外形成第二磊晶層400後，再與第一磊晶層200接合的方式，確保第二磊晶層400的可靠性。
參照第7圖，形成第二凹部401在第二磊晶層400中。在一些實施例中，第二凹部401可貫穿第二磊晶層400，以暴露第一導電層310的頂表面的一部分。在一些實施例中，第二磊晶層400覆蓋第一導電層310的頂表面的一部分、第一介電層210的頂表面及第一磊晶層200的頂表面。在一些實施例中，用於形成第二凹部401的製程可與用於形成第一凹部201的製程相同或不同。在一些實施例中，在形成第二磊晶層400之後，形成第二凹部401。在一些實施例中，在不同道製程中形成第二凹部401與第一凹部201。
在一些實施例中，第二凹部401具有第三寬度W3及第三深度D3。在一些實施例中，如第2圖所示的第一凹部201的第一寬度W1大於如第7圖所示的第二凹部401的第三寬度W3。在一些實施例中，第二凹部401的第三深度D3實質上等於如第6圖所示的第二磊晶層400的第二厚度T2。
參照第8圖，形成第二介電層410於第二凹部401中。具體而言，形成第二介電層410在第二凹部401的底表面與側表面及第二磊晶層400的頂表面上。可藉由形成第二介電層410來達到使得邊角圓滑(rounded)的效果。在一些實施例中，可藉由沉積製程或熱氧化製程來形成第二介電層410。在第二介電層410是藉由熱氧化製程來形成的實施例中，第二介電層410可進一步包括延伸至第二磊晶層400中的一部分。延伸至第二磊晶層400中的第二介電層410的前述部分可覆蓋第一導電層310的一部分及第一介電層210的一部分。可對應第一導電層310來形成延伸至第二磊晶層400中的第二介電層410的前述部分。
在一些實施例中，以剖面圖觀察時，第二介電層410的寬度介於第一導電層310的寬度及第一介電層210的寬度之間。亦即，第二介電層410的側表面介於第一導電層310及第一介電層210的側表面之間。在一些實施例中，第一導電層310對基板100的投影位於第二介電層410對於基板100的投影之中，且第二介電層410對於基板100的投影位於第一介電層210對於基板100的投影之中。因此，第一介電層210及第二介電層410的側表面可具有一距離。在一些實施例中，可根據電性需求調整第二介電層410的厚度。舉例而言，第二介電層410的厚度可小於第一介電層210的厚度。
需特別說明的是，在一些實施例中，第一介電層210及第二介電層410可整體化視為遮蔽介電層(shielded dielectric layer)。第二介電層410的寬度小於第一介電層210的寬度，且第二介電層410的厚度小於第一介電層210的厚度。於剖面圖觀察時，由第一介電層210及第二介電層410可具有階梯狀(step-shape)的剖面。在遮蔽介電層具有階梯狀剖面的情況中，能夠使得電場分布更為均勻，來降低導通電阻及/或提高半導體結構的崩潰電壓。當靠近第一凹部201的底表面處的遮蔽介電層具有較厚的厚度時，能夠減少集中在第一凹部201的底表面處的電場，而使得電荷更為均勻。在一些實施例中，由於本揭露的半導體結構能夠具有較低的導通電阻，因此可提升品質因數(figure of merits，FOM)，而提供更優良的電性特性。
參照第9圖，移除第二介電層410的一部分。具體而言，在後續形成閘極介電層之前，移除在第二凹部401的側表面及第二磊晶層400的頂表面上的第二介電層410的一部分，以暴露第二凹部401的側表面及第二磊晶層400的頂表面。在一些實施例中，保留在第一導電層310上的第二介電層410，且保留延伸至第二磊晶層400中的第二介電層410。
參照第10圖，順應性地形成閘極介電層420於第二磊晶層400上。具體而言，在一些實施例中，閘極介電層420可形成於第二磊晶層400及第二介電層410上。在一些實施例中，閘極介電層420可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其組合或其它合適的介電材料，但不限於此。在一些實施例中，閘極介電層420可包括氧化物。在一些實施例中，閘極介電層420與第一介電層210及/或第二介電層410可以相同或不同的製程形成。
在一些實施例中，可根據電性需求調整閘極介電層420的厚度。舉例而言，閘極介電層420的厚度可小於第一介電層210及第二介電層410的厚度。在一些實施例中，閘極介電層420可形成第二溝槽402。在一些實施例中，第二凹部401的形狀與第二溝槽402的形狀彼此對應。第二溝槽402可具有第四寬度W4及第四深度D4。也就是說，第二溝槽402的深寬比為第四深度D4/第四寬度W4。在一些實施例中，第一溝槽202的深寬比(第二深度D2/第二寬度W2)小於第二溝槽402的深寬比(第四深度D4/第四寬度W4)。
詳細而言，在後續形成的遮蔽電極與閘極電極具有實質上相似或相同的長度的情況中說明實施例。首先，由於第一凹部201的第一寬度W1大於第二凹部401的第三寬度W3，且第一介電層210的厚度大於閘極介電層420的厚度，所以第一溝槽202的第二寬度W2大於第二溝槽402的第二寬度W2。再者，由於遮蔽電極與閘極電極具有實質上相似或相同的長度，所以第二深度D2與第四深度D4實質上相同。因此，第一溝槽202的深寬比小於第二溝槽402的深寬比。是以，相較於在相同的凹部及/或溝槽中依序形成遮蔽電極與閘極電極，本揭露能夠藉由分別獨立地設置第一磊晶層200及第二磊晶層400，可提升形成於第一溝槽202及第二溝槽402中的材料的可靠性。而在調整第一磊晶層200、第一凹部201、第二磊晶層400及第二凹部401的情況下，可更提升形成於第一溝槽202及第二溝槽402中的材料的可靠性。
參照第11圖，形成第二導電材料500在閘極介電層420所形成的第二溝槽402中，來形成後續的閘極電極。第二導電材料500可直接形成在閘極介電層420上。在一些實施例中，用於形成第二導電材料500的材料及製程可與用於形成第一導電材料300的材料及製程相同或不同。在一些實施例中，第二導電材料500可為多晶矽。
參照第12圖，平坦化第二導電材料500及閘極介電層420，以形成閘極電極510在閘極介電層420上。在一些實施例中，平坦化製程可移除第二導電材料500的一部分，以暴露閘極介電層420的頂表面。在一些實施例中，閘極電極510及閘極介電層420實質上為共平面。在一些實施例中，平坦化製程可為化學機械研磨製程。在一些實施例中，由於閘極電極510完全填充第二溝槽402，因此閘極電極510具有對應於第二溝槽402的第四寬度W4。在一些實施例中，閘極電極510的第四寬度W4可小第一導電層310的第二寬度W2。換句話說，第一導電層310的頂表面大於閘極電極510的頂表面。在一些實施例中，第一導電層310及閘極電極510各別形成在由不同道製程形成的第一凹部201及第二凹部401中。
需說明的是，在一些實施例中，在經過後續加工後所得的SGT-MOSFET中，第一導電層310可設置於閘極電極510的下方，因此第一導電層310可視為閘極電極510的遮蔽電極。在一些實施例中，遮蔽電極可與後續加工後所得的SGT-MOSFET的源極電極連接，或者遮蔽電極可視為後續加工後所得的SGT-MOSFET的源極電極的一部分。在第一導電層310的第二寬度W2大於閘極電極510的第四寬度W4的實施例中，可提升介於相鄰閘極電極510之間的主動區域(active area)的面積。在主動區域的面積較大的情況下，有較多的電流可流經主動區域，使得導通電流提升。另外，較大的主動區域的面積可以提供較大的接觸物接觸區域(contact landing area)，因此可助於減少後續形成接觸物時不易對準的問題，因而提升整體製程裕度(process window)。舉例而言，可改善後段(back-end)製程的製程裕度。
參照第13圖，形成半導體層600及第一摻雜區610在第二磊晶層400中。半導體層600及第一摻雜區610不設置於第二凹部401中。形成半導體層600及/或第一摻雜區610的方式包括離子植入(ion implantation)或擴散(diffusion)製程來形成，但不限於此。另外，還可藉由快速熱退火(rapid thermal annealing，RTA)製程來活化被植入的摻質。
參照第14圖，可形成層間介電(interlayer dielectric)層700在閘極電極510上。具體而言，層間介電層700可形成在閘極介電層420及閘極電極510上。在一些實施例中，可使用與第一介電層210、第二介電層410及/或閘極介電層420相同或不同的材料及製程來形成層間介電層700。
如第14圖所示，可進一步形成接觸通孔。在一些實施例中，接觸通孔貫穿層間介電層700、閘極介電層420及第一摻雜區610至半導體層600，且不貫穿半導體層600。接著，在接觸通孔下方形成第二摻雜區620，因此可以減少使用圖案化的硬遮罩的次數，進而簡化製程並降低製程成本。其中，第二摻雜區620具有與第一摻雜區610不同的導電型態。
之後，在接觸通孔中填充通孔材料，以形成接觸物800。在一些實施例中，通孔材料可包括金屬材料、導電材料、其他合適的材料或其組合。然後形成金屬層900於層間介電層700上，使金屬層900與接觸物800彼此接觸，以獲得半導體結構1。在一些實施例中，金屬層900可包括金屬材料、導電材料、其他合適的材料或其組合。半導體結構1可為或可經過進一步加工而作為SGT-MOSFET。在一些實施例中，可執行其他進一步製程。在一些實施例中，本揭露的形成方法可應用於閘極電極與遮蔽電極相鄰設置的SGT-MOSFET、以及遮蔽電極設置於閘極電極下方的SGT-MOSFET。特別是，本揭露的形成方法適用於遮蔽電極設置於閘極電極下方的SGT-MOSFET。
在一些實施例中，基板100、第一磊晶層200、第二磊晶層400以及第一摻雜區610可具有第一導電型態。第一摻雜區610的摻雜濃度可高於基板100、第一磊晶層200及第二磊晶層400的摻雜濃度。半導體層600及第二摻雜區620具有不同於第一導電型態的第二導電型態。第二摻雜區620的摻雜濃度可高於半導體層600的摻雜濃度。舉例而言，當基板100、第一磊晶層200、第二磊晶層400為N型，半導體層600為P型，則第一摻雜區610可為重摻雜的N+型態，且第二摻雜區620可為重摻雜的P+型態。在另一些實施例中，當基板100、第一磊晶層200、第二磊晶層400為P型，半導體層600為N型。
在一些實施例中，第一導電型態與第二導電型態可依據需求調整，同時，摻雜濃度、摻雜深度及摻雜區域的大小亦可依據需求調整。在一些實施例中，亦可於形成閘極電極之前，即形成半導體層600於第二磊晶層400中。
綜上所述，根據本揭露的一些實施例，本揭露藉由先形成第一磊晶層，再形成第二磊晶層的兩階段式形成製程，各別降低設置於第一磊晶層及第二磊晶層中的溝槽的深寬比，以各別提升設置於第一磊晶層及第二磊晶層中的部件的可靠性，來避免/減少部件中的空隙、孔洞、接縫缺陷及/或凹陷等不良結構，而提升半導體結構整體的電性性能及可靠性。此外，本揭露藉由使得第一凹部的深寬比小於第二凹部的深寬比，以進一步提升設置於第一磊晶層中的部件的可靠性。再者，本揭露藉由具有階梯狀剖面的遮蔽介電層來降低導通電阻及/或提高半導體結構的崩潰電壓。另外，本揭露藉由使得第一導電層的寬度大於閘極電極的寬度，提升主動區域的面積，來提升導通電流及製程裕度。
本揭露的保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例的揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露的保護範圍包括前述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露的保護範圍也包括各個申請專利範圍及實施例的組合。
以上概述數個實施例，以便在所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同目的及/或優點。在所屬技術領域中具有通常知識者也應該理解到，此類等效的製程及結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露的精神及範圍下，做各式各樣的改變、取代及替換。
1:半導體結構
100:基板
200:第一磊晶層
201:第一凹部
202:第一溝槽
210:第一介電層
300:第一導電材料
310:第一導電層
400:第二磊晶層
401:第二凹部
402:第二溝槽
410:第二介電層
420:閘極介電層
500:第二導電材料
510:閘極電極
600:半導體層
610:第一摻雜區
620:第二摻雜區
700:層間介電層
800:接觸物
900:金屬層
D1:第一深度
D2:第二深度
D3:第三深度
D4:第四深度
T1:第一厚度
T2:第二厚度
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
藉由以下的詳述配合所附圖式，能夠更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。
第1圖至第14圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。
1:半導體結構
100:基板
200:第一磊晶層
210:第一介電層
310:第一導電層
400:第二磊晶層
410:第二介電層
420:閘極介電層
510:閘極電極
600:半導體層
610:第一摻雜區
620:第二摻雜區
700:層間介電層
800:接觸物
900:金屬層
Claims (10)
- 一種半導體結構的形成方法，包括： 形成一第一磊晶層在一基板上； 形成一第一凹部在該第一磊晶層中； 形成一第一介電層在該第一凹部中； 形成一第一導電層在該第一介電層上； 形成一第二磊晶層在該第一磊晶層上； 順應性地形成一閘極介電層在該第二磊晶層上；以及 形成一閘極電極在該閘極介電層上。
- 如請求項1之形成方法，更包括： 形成一第二凹部在該第二磊晶層中，以使該第二凹部暴露該第一導電層的頂表面。
- 如請求項2之形成方法，更包括： 形成一第二介電層在該第二凹部的底表面與側表面上及該第二磊晶層的頂表面上，且該第二介電層的一部分延伸至該第二磊晶層中。
- 如請求項3之形成方法，在順應性地形成該閘極介電層在該第二磊晶層上之前，該方法更包括： 移除該第二介電層的一部分，以暴露該第二凹部的側表面及該第二磊晶層的頂表面。
- 如請求項1之形成方法，更包括： 形成一半導體層在該第二磊晶層中； 形成一第一摻雜區於該半導體層中； 形成一層間介電層於該閘極電極上 形成一第二摻雜區於該半導體層中； 形成一接觸物，該接觸物穿過該層間介電層及該第一摻雜區以與該第二摻雜區接觸；以及 形成一金屬層於該層間介電層上，且該金屬層藉由該接觸物與該第二摻雜區電性連接。
- 一種半導體結構，包括： 一基板，具有一第一導電型態； 一第一磊晶層，具有該第一導電型態，設置在該基板上，且包括一第一凹部； 一第一介電層，設置於該第一凹部中； 一第一導電層，設置於該第一介電層上； 一第二磊晶層，具有該第一導電型態，設置在該第一磊晶層上，且包括一第二凹部； 一閘極介電層，設置於該第二凹部中； 一閘極電極，設置於該閘極介電層上；以及 一半導體層，具有不同於該第一導電型態的一第二導電型態，設置於該第二磊晶層中，且不設置於該第二凹部中。
- 如請求項6之半導體結構，其中該第一磊晶層的厚度大於該第二磊晶層的厚度。
- 如請求項6之半導體結構，其中該第一磊晶層的摻雜濃度大於或等於該第二磊晶層的摻雜濃度。
- 如請求項6之半導體結構，其中該第一導電層的寬度大於該閘極電極的寬度。
- 如請求項6之半導體結構，更包括： 一第二介電層，設置於該第一導電層及該閘極介電層之間，且該第二介電層的一部分延伸至該第二磊晶層中。
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| TW202145362A (zh) * | 2020-05-19 | 2021-12-01 | 台灣積體電路製造股份有限公司 | 半導體結構及其製造方法 |
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2022
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Patent Citations (2)
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