CN112151611A - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件具有一基底、一源极区、一漏极区以及一栅极电极。该源极区与该漏极区位在该基底中，而该栅极电极部分地埋入该基底中，并位在该源极区与该漏极区之间。

Description

半导体元件及其制备方法
技术领域
本公开主张2019/06/28申请的美国正式申请案第16/457,023号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件及其制备方法。特别涉及一种晶体管及其制备方法。
背景技术
在集成电路的制造中，当如金属氧化物半导体场效晶体管(metal oxidesemiconductor field effect transistors，MOSFETs)的尺寸规格变小时，则关于这些元件的电流驱动能力(current driving capabilities)是产生效能问题(performanceissues)。由于电流驱动能力为源极阻抗(source resistance)与栅极氧化物后的两者的一功能，因此通过更厚的栅极氧化物(gate oxide)与多个间隙子层(spacer layers)可达到在这些元件中的更佳效能。然而，已经注意到当栅极氧化物制作得更薄时，则会发生栅极诱导的漏极漏电(gate-induced drain leakage，GIDL)。在逻辑电路中，GIDL会增加待机功率需求(standby power requirement)，且在一动态随机存取存储器(dynamic randomaccess memory，DRAM)阵列中，GIDL是缩短数据保存时间(data retention time)。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一源极区、一漏极区以及一栅极电极。该源极区与该漏极区位在该基底中，而该栅极电极部分地埋入该基底中，并位在该源极区与该漏极区之间。
在本公开的一些实施例中，该栅极电极大致呈U型。
在本公开的一些实施例中，所述的半导体元件还包括一隔离结构(isolatingstructure)，位在该基底中，以界定出一主动区，其中该栅极电极部分地埋入该隔离结构。
在本公开的一些实施例中，该栅极电极位在该基底中的该部分具有一第一宽度，且该栅极电极位在该基底上的该部分具有一第二宽度，该第二宽度大致地大于该第一宽度。
在本公开的一些实施例中，该栅极电极包括一第一栅极区段以及至少一第二栅极区段，该至少一第二栅极区段贴合该第一栅极区段，其中该第一栅极区段与该至少一第二栅极区段具有不同的功函数(work functions)。
在本公开的一些实施例中，所述功函数之间的一差异大致为0.2电子伏特(eV)或大于0.2eV。
在本公开的一些实施例中，该第一栅极区段与该至少一第二栅极区段是由一相同材料所制，而该材料具有不同掺杂浓度。
在本公开的一些实施例中，该栅极电极具有多个第二栅极区段，是位在该第一栅极区段的任一侧。
在本公开的一些实施例中，该至少一第二栅极区段贴合该第一栅极区段的一侧边(lateral side)，且该第一栅极区段与该至少一第二栅极区段的顶表面是在相同水平面(level)。
在本公开的一些实施例中，该至少一第二栅极区段贴合该第一栅极区段的一侧边，且该至少一第二栅极区段覆盖该第一栅极区段。
在本公开的另一实施例提供一种半导体元件的制备方法。该制备方法的步骤包括：在一基底中形成一凹陷；在该基底上沉积一隔离层(insulating layer)；在该隔离层上形成一栅极电极，并部分地埋入该凹陷中；移除该隔离层通过该栅极电极而暴露的一部分，以形成一栅极介电质(gate dielectric)；以及在该基底中植入(implanting)多个掺杂物，以在该栅极电极的任一侧形成一源极区以及一漏极区。
在本公开的一些实施例中，该制备方法还包括：在该基底中形成一隔离结构(isolating structure)，以界定出一主动区，其中该源极区与该漏极区位在该主动区中，且该栅极电极从该主动区延伸到该隔离结构。
在本公开的一些实施例中，在该隔离层上形成该栅极电极并部分地埋入该凹陷中的该步骤包括：在该隔离层上沉积一第一导电材料；图案化该第一导电材料，以形成一第一栅极区段，该第一栅极区段填满该凹陷并从该主动区延伸到该隔离结构；在该隔离层通过该第一栅极区段而暴露的一部分上以及该第一栅极区段上，沉积一第二导电材料；以及图案化该第二导电材料，以形成一第二栅极区段，该第二栅极区段贴合该第一栅极区段的一平面侧边(planar lateral side)并部分地埋入该凹陷中；其中该第一栅极区段与该第二栅极区段具有不同的功函数。
在本公开的一些实施例中，该制备方法还包括：执行一平坦化制程，以暴露该第一栅极区段。
在本公开的一些实施例中，在该隔离层上形成该栅极电极并部分地埋入该凹陷中的该步骤包括：在该隔离层上沉积一第一导电材料；图案化该第一导电材料，以形成一第一栅极区段，该第一栅极区段位在该主动区中并部分地埋入该凹陷中；在该隔离层通过该第一栅极区段而暴露的该部分上以及在该第一栅极区段上，沉积一第二导电材料；以及图案化该第二导电材料，以形成多个第二栅极区段，所述第二栅极区段部分地埋入该凹陷中，并沿着一纵向方向(longitudinal direction)贴合到该第一栅极区段的任一侧；其中该第一栅极区段与该第二栅极区段具有不同的功函数。
在本公开的一些实施例中，该制备方法还包括：在该第一栅极区段的多个侧壁上形成多个栅极间隙子(gate spacers)；以及在该栅极电极形成之后但在所述栅极间隙子形成之前，通过使用栅极电极与所述栅极间隙子当成一遮罩以植入所述掺杂物，进而形成多个轻掺杂漏极(lightly doped drains)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1A为一种比较晶体管(comparative transistor)的顶视示意图。
图1B为如图1A所示的该晶体管的电路架构示意图。
图2为一种比较晶体管(comparative transistor)的顶视示意图。
图3为依据本公开一些实施例的一种半导体元件的立体示意图。
图4为如图3中沿剖线A-A的剖视示意图。
图5为依据本公开一些实施例的一种半导体元件的立体示意图。
图6为依据本公开一些实施例的一种半导体元件的立体示意图。
图7为依据本公开一些实施例的一种半导体元件的立体示意图。
图8A及图8B为依据本公开一些实施例的所述半导体元件的漏极电流特征曲线示意图。
图9为依据本公开一些实施例的一种半导体元件的制备方法的流程示意图。
图10到图16为依据本公开一些实施例在制造一半导体元件的中间阶段的剖视示意图。
图17为依据本公开一些实施例的一半导体元件的剖视示意图。
图18到图21为依据本公开一些实施例在制造一半导体元件构的中间阶段的剖视示意图。
图22为依据本公开一些实施例的一半导体元件的剖视示意图。
图23到图24为依据本公开一些实施例在制造一半导体元件构的中间阶段的剖视示意图。
其中，附图标记说明如下：
10晶体管
100基底
102隔离结构
104主动区
110栅极电极
120源极区
130漏极区
20晶体管
200基底
202隔离结构
210栅极电极
212第一组件
214第二组件
216交叉组件
220源极区
230漏极区
30半导体元件
30A半导体元件
30B半导体元件
30C半导体元件
300基底
302隔离结构
303边界
304主动区
306凹陷
310栅极电极
310A栅极电极
310B栅极电极
310C栅极电极
32100平面侧边
3102第一部
3104第二部
311侧壁
312第一栅极区段
313顶表面
314第二栅极区段
315顶表面
320源极区
322掺杂延伸区
330漏极区
332掺杂延伸区
350栅极间隙子
400牺牲层
402开口
410下层膜
420上层膜
430第一蚀刻遮罩
440沟槽
450第二蚀刻遮罩
460隔离层
470第一导电材料
480第三蚀刻遮罩
490第二导电材料
500第四蚀刻遮罩
600制备方法
602步骤
604步骤
606步骤
608步骤
610步骤
612步骤
614步骤
616步骤
618步骤
C中心线
C1中心线
C2中心线
C3中心线
C4中心线
W'宽度
W”宽度
W1第一宽度
W2第二宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
图1A为一种比较晶体管10的顶视示意图。请参考图1A，晶体管10形成在一基底100上，并被一隔离结构(isolating structure)102所围绕，且具有一栅极电极110、一源极区120以及一漏极区130；栅极电极110位在基底100上，并位在源极区120与漏极区130之间。隔离结构102，例如一浅沟隔离(shallow trench isolation，STI)结构，位在基底100中，并隔离其上形成有晶体管10的一主动区104。由于有浅沟隔离，从隔离结构102到主动区104的骤变(abrupt transition)具有一杂质偏析(impurity segregation)以及一边缘电场(fringe electrical field)。在晶体管10上的STI边缘效应(edge effect)导致局部降低临界电压(local decrease)，此是导致增加邻近边缘的漏电流中。而如图1B所示，边缘漏电流(edge-leakage current)是取决于寄生晶体管(parasitic transistors)(FETp)与形成在晶体管10中心处的本质晶体管(intrinsic transistor)(FETi)相互平行操作的转换特性(transfer characteristics)。
图2为另一种比较晶体管20的顶视示意图。请参考图2，形成在一基底200上且被一隔离结构202所围绕的晶体管20，具有在基底200上的一H型栅极电极210，以及在基底200中的一源极区220与一漏极区230。位在源极区220与漏极区230之间的H型栅极电极210，具有一第一组件(first member)212、一第二组件214，以及一交叉组件(cross member)216，第二组件214与第一组件212大致平行，交叉组件216大致与第一组件212及第二组件214正交，并将第一组件212连接到第二组件214。交叉组件216的一中心线C与第一组件212及第二组件214的中心线C1、C2一致。
如图2所示，第一组件212与第二组件214的宽度W'是设计成大于交叉组件216的一宽度W”，以抑制由浅沟隔离(STI)所造成的一漏电流(leakage current)。然而，H型栅极电极210占用一大面积，并在包含晶体管20的逻辑电路操作中时，减少驱动电流(drivingcurrent)。
图3为依据本公开一些实施例的一种半导体元件30的立体示意图。图4为如图3中沿剖线A-A的剖视示意图。请参考图3及图4，半导体元件30形成在一基底300上，并具有一U型栅极电极310以及位在栅极电极310任一侧的一源极区320与一漏极区330。半导体元件30还具有一栅极介电质(gate dielectric)340以及一导电通道(conductive channel)，栅极介电质340位在栅极电极310与基底300之间，以维持栅极电极310的电容耦合(capacitivecoupling)，而导电通道(conductive channel)位在源极区320与漏极区330之间。栅极介电质340可包含氧化物、氮化物、氮氧化物或高介电常数(high-k)介电质。
在一些实施例中，至少一隔离结构302配置在基底300中，以界定一主动区304，而主动区304是配置有源极区320、漏极区330以及栅极电极310的一部分。换言之，栅极电极310的一些部分延伸到隔离结构302。在一些实施例中，主动区301具有由隔离结构302所限定的一岛型(island shape)。如图4所示，埋入在基底300与隔离结构302中的栅极电极310以及具有一第一宽度W1，栅极电极310位在基底300与隔离结构302上的该部分具有一第二宽度W2，第二宽度W2是大于第一宽度W1。在一些实施例中，栅极电极310可包含掺杂多晶硅、包括钨、钛的含金属材料，或金属硅化物，但并不以此为限。
在一些实施例中，半导体元件30还可具有多个栅极间隙子(gate spacers)350，位在栅极电极310的所述侧壁311上。在一些实施例中，掺杂延伸区(doped extensionregions)322、332是引入在栅极电极310的任一侧上的基底300中。掺杂延伸区322、332为轻掺杂区(lightly doped regions)，是通过使用栅极电极310当作一植入遮罩(implantmask)并以离子植入(ion implantation)而引入到基底300中。如图3所示，栅极电极310具有一第一部3102以及多个第二部3104，所述第二部3104配置在第一部3102的相对二端，且完全地接触第一部3102。换言之，第一部3102配置在所述第二部3104之间，且第一部3102连接所述第二部3104。栅极电极310的第二部3104与在主动区304及隔离结构302之间的至少一边界(boundary)303重叠。在一些实施例中，所述第二部3104横跨过主动区304，并与在在主动区304及隔离结构302之间的边界303重叠。在一些实施例中，第一部3102与第二部3104为一体成型。在一些实施例中，第一部3102的一中心线C3是与第二部3104的一中心线C4偏移。本公开的半导体元件30具有U型栅极电极310，其是具有所述第二部3104并与在主动区304及隔离结构302之间的边界303重叠，以缩小其面积(footprint)，并抑制由浅沟隔离所造成的漏电流。
图5为依据本公开一些实施例的一种半导体元件30A的立体示意图。请参考图5，半导体元件30A具有至少一U型栅极电极310A，以及在栅极电极310A的任一侧的一源极区320与一漏极区330。栅极电极310A横跨过一主动区304，并与在主动区304及隔离结构302之间的至少一边界303重叠。栅极电极310A具有一第一栅极区段(first gate segment)312以及一第二栅极区段314，第二栅极区段314贴合第一栅极区段312的一平面侧边(planarlateral side)3100，并覆盖第一栅极区段312的一顶表面313。在一些实施例中，第一栅极区段312与第二栅极区段314是部分地埋入在一基底300中的一隔离结构302中，以及部分地埋入被隔离结构302所围绕的一主动区304中。第一栅极区段312是由具有一第一功函数(first work function)的一导电材料所制，第二栅极区段314是由具有一第二功函数的一导电材料所制，第二功函数是不同于第一功函数。在一些实施例中，第一栅极区段312与第二栅极区段314可由具有不同掺杂浓度的多晶硅所制。
图6为依据本公开一些实施例的一种半导体元件30B的立体示意图。请参考图6，半导体元件30B具有一U型栅极电极310B，以及位在栅极电极310B的任一侧的一源极区320与一漏极区330。栅极电极310B横跨过一主动区304，并与在主动区304及隔离结构302之间的至少一边界303重叠。栅极电极310B具有一第一栅极区段312以及一第二栅极区段314，第二栅极区段314贴合第一栅极区段312的一平面侧边3100，其中第一栅极区段312的一顶表面313与第二栅极区段314的一顶表面315为共面。在一些实施例中，第一栅极区段312与第二栅极区段314是部分地埋入在一基底300中的一隔离结构302中，以及部分地埋入被隔离结构302所围绕的一主动区304中。在一些实施例中，第一栅极区段312与第二栅极区段314可由具有不同功函数的含金属材料所制，或者是由具有不同掺杂浓度的多晶硅所制。
图7为依据本公开一些实施例的一种半导体元件30C的立体示意图。请参考图7，半导体元件30C具有一U型栅极电极310C，以及位在栅极电极310C的任一侧的一源极区320与一漏极区330。栅极电极310C横跨过一主动区304，并与在主动区304及隔离结构302之间的一边界303重叠。栅极电极310C具有一第一栅极区段312，是埋入一主动区304中，而主动区304是由在基底300中的一隔离结构302所界定。栅极电极310C还具有一第二栅极区段314，是贴合第一栅极区段312的任一较长侧。在一些实施例中，第一栅极区段312的一顶表面313与第二栅极区段314的一顶表面315为共面。在一些实施例中，第二栅极区段314部分地埋入隔离结构302中，并部分地埋入主动区304中。在一些实施例中，第一栅极区段312与第二栅极区段314可由具有不同功函数的含金属材料所制，或者是由具有不同掺杂浓度的多晶硅所制。在一些实施例中，用于制造第一栅极区段312与第二栅极区段314的材料的功函数，是在4到5电子伏特(eV)的范围内。在一些实施例中，所述材料的所述功函数的一差异，是约2eV。
图8A及图8B为依据本公开一些实施例的所述半导体元件30、30B、30C的漏极电流特征曲线示意图。在图8A与图8B的曲线图是通过模拟所述半导体元件30、30B、30C的一漏极电流(drain current)以及一栅极电压(gate voltage)所获得。在图8A中，半导体元件30B/30C的第一组件312与第二组件314的所述功函数的一差异，是甚小于0.2eV；而半导体元件30与30B的特征是类似，且相对于半导体元件30与30B而言，半导体元件30C具有较佳的漏极漏电(GIDL)。在图8B中，半导体元件30B/30C的第一组件312与第二组件314的所述功函数的一差异，是约为0.2eV，且半导体元件30B与30C表现出比半导体元件30更佳的漏极漏电(GIDL)。
图9为依据本公开一些实施例的一种半导体元件30的制备方法600的流程示意图。图10到图16为依据本公开一些实施例在以该制备方法600制造该半导体元件30的不同制造阶段的剖视示意图。如图10到图16所示的各阶段是亦示出在图9中的流程图的结构。在接下来的讨论中，在图10到图16所示的制造阶段是参考如图9所示的制程步骤进行讨论。
请参考图10，在一些实施例中，依据图9中的一步骤602，一牺牲层400形成在一基底300上。在一些实施例中，牺牲层400具有按序沉积在基底300上的一氧化物下层膜410以及一氮化物上层膜420。功能如同用于减轻基底300与上层膜420之间的应力(stress)的一缓冲层的下层膜410，是可使用化学气相沉积(chemical vapor deposition，CVD)制程或一热氧化制程而共形地形成，且上层膜420是使用一低压CVD制程而共形地形成。在一些实施例中，基底300是可为一单晶硅(monocrystalline silicon)，同时，在其他实施例中，基底300是可包含其他材料，例如锗、锗硅(silicon-germanium)，或其类似物。
接下来，依据图9中的一步骤604，一或多个开口(openings)402形成在牺牲层400中，以暴露基底300的一些部分。在一些实施例中，所述开口402的形成包括的步骤为：在牺牲层400上涂布一第一蚀刻遮罩430以留下上层膜420暴露的所述部分；以及执行一第一蚀刻制程以移除未被第一蚀刻遮罩430所保护的牺牲层400的所述部分。在一些实施例中，第一蚀刻制程可使用多个蚀刻剂(etchants)，其是基于被蚀刻的上层膜420与下层膜410的材料进行选择，以蚀刻牺牲层400。在一些实施例中，上层膜420与下层膜410为通过第一蚀刻遮罩430进行例如使用反应离子蚀刻(reactive ion etching，RIE)的异相性地(anisotropically)干蚀刻，以形成所述一或多个开口402。在一些实施例中，在使用例如一灰化(ashing)制程或一湿式剥除(wet strip)制程以执行第一蚀刻制程之后，硅移除第一蚀刻遮罩430。
接下来，依据图9中的一步骤606，一或多个沟槽(trenches)440形成在基底300中。在一些实施例中，沟槽400通过开口402进行该蚀刻，以在基底300中形成所述沟槽400。在一些实施例中，移除基底300的所述部分，因此，举例来说，通过使用在牺牲层420中的图案当作一硬遮罩并以一RIE制程形成所述沟槽440。
请参考图11，在一些实施例中，依据图9中的一步骤608，一隔离材料沉积在所述开口402中以及沉积在所述沟槽440中。在一些实施例中，举例来说，隔离材料是使用一低压CVD制程或一高密度等离子体制程进行配置，以使隔离材料不仅填满所述开口402中及所述沟槽440中，而且覆盖牺牲层400。因此，在沉积隔离材料之后，可执行一研磨(polishing)制程以移除在牺牲层400上的隔离材料。举例来说，可使用一化学机械研磨(chemicalmechanical polishing，CMP)制程研磨在牺牲层400上的隔离材料。
接下来，依据图9中的一步骤610，移除牺牲层400，且研磨掉隔离材料以形成一或多个隔离结构302。在一些实施例中，是使用一典型的热磷酸(hot phosphoric acid)(H3PO4)湿蚀刻以移除上层膜420，而没有蚀刻下层膜410或隔离材料，所述隔离材料包含氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluoride-doped silicate glass，FSG)、低介电常数(low-k)介电材料，及/或其组合。在一些实施例中，是使用例如CMP制程研磨下层膜410与隔离材料，以暴露基底300。形成所述隔离材料302以界定并电性隔离用于接下来形成一晶体管的一主动区304。
请参考图12A与图12B，在一些实施例中，依据图9中的一步骤612，一凹陷(recess)306形成在基底300中。在一些实施例中，是通过在基底300与所述隔离结构302上涂布一第二蚀刻遮罩450，并执行一第二蚀刻制程以移除基底300与所述隔离结构302未被第二蚀刻遮罩450所宝路的所述部分，进而形成凹陷306。在执行第二蚀刻制程之后，使用例如灰化制程或湿式剥离制程以移除第二蚀刻遮罩450。
请参考图13A与图13B，在一些实施例中，依据图9中的一步骤614，一隔离层460共形地配置在基底300与所述隔离结构302上，且一第一导电材料470配置在隔离层460上。在一些实施例中，隔离层460具有一大致均匀厚度。在一些实施例中，使用CVD制程、原子层沉积(atomic layer deposition，ALD)制程，或其适合的制程形成隔离层460，且隔离层460包含氧化物、氮化物或氮氧化物。在一些实施例中，第一导电材料470具有一足够厚度，以填满凹陷306。在一些实施例中，是使用CVD制程、物理气相沉积(physical vapor deposition，PVD)制程、ALD制程或其他适合的制程以形成第一导电材料470，而第一导电材料470包含多晶硅或金属。
接下来，依据图9中的一步骤616，在第一导电材料470上提供一第三蚀刻遮罩480，是用于第一导电材料470与隔离层460的一第三蚀刻制程，以形成一栅极电极310与一栅极介电质340(如图14A及图14B所示)。在一些实施例中，移除第一导电材料与隔离层460未被第三蚀刻遮罩所保护的所述部分，以暴露基底300与隔离结构302。在一些实施例中，第三蚀刻制程可包括两个蚀刻步骤，其是具有选自隔离材料460的一初始蚀刻步骤。如图14B所示，栅极电极310与栅极介电质340横跨过主动区304，且与在主动区304及所述隔离结构302之间的所述边界重叠。在一些实施例中，在使用例如灰化制程或湿式剥离制程执行第三蚀刻制程之后，是移除第三蚀刻遮罩480。
如图15所示，在一些实施例中，在栅极电极310(以及栅极介电质340)的所述侧壁311上的栅极间隙子350，是可选择地通过沉积一间隙子材料(例如氮化硅或二氧化硅)以及异相性地蚀刻，以从水平表面移除间隙子材料所形成。
请参考图16，在一些实施例中，依据图9中的一步骤618，多个掺杂物是植入在主动区304中的基底300内，以形成一源极区320以及一漏极区330。据此，是完全地形成包含晶体管的半导体元件30。在一些实施例中，是可选择地在栅极电极310形成的后但在使用栅极电极310与所述栅极间隙子350当作自对准遮罩形成所述栅极间隙子350之前，通过植入所述掺杂物以形成轻掺杂漏极(lightly-doped drains，LDD)322、332。
图17到图23是示出依据不同实施例的半导体元件30A、30B、30C的形成。除非另有指明外，在这些实施例中的所述零件(components)的材料及制备方法是与其类似的零件相同，其是指类似如图10到图16所示的所述实施例中的参考编号。如图17到图23所示的类似的所述零件的细节，是可因此在如图10到图16中所示的所述实施例的讨论中找到。
请参考图17，在一些实施例中，半导体元件30A的一栅极电极310A具有大致呈U型的一第一栅极区段312以及呈矩形(如图5所示)的一第二栅极区段314，而第二栅极区段314是贴合第一栅极区段312并覆盖第一栅极区段312。
半导体元件30A的形成是类似于如图16所示的半导体元件30的形成，其差异在于在沉积隔离层460与第一导电材料4701之后，才开始形成半导体元件30A。举例来说，图18到图20为如图17所示的半导体元件30A的形成的中间阶段的剖视示意图。在这些实施例中，在第一导电材料470形成之后，一第三蚀刻遮罩480是涂布在第一导电材料470上。
接下来，执行一第三蚀刻制程以移除第一导电材料470未被第三蚀刻遮罩480所宝路的所述部分；据此，形成第一栅极区段312。如图19所示，第一栅极区段312部分地填入凹陷306。
如图20所示，在一些实施例中，配置一第二导电材料490，以覆盖隔离层460与第一栅极区段312。在一些实施例中，第二导电材料490具有一足够厚度以填满通过第一栅极区段312而暴露的凹陷306。之后，一第四蚀刻遮罩500涂布在第二导电材料490上。然后，蚀刻第二导电材料490与隔离层460，也因此形成如图17所示的半导体元件30A的第二栅极区段314与栅极介电质340。在一些实施例中，第一导电材料470与第二导电材料490具有不同的功函数，且第一功函数与第二功函数之间的一差异约为0.2eV。接下来，如图17所示，源极区320与漏极区330形成在主动区304的基底300中，也因此形成半导体元件30A。
在一些实施例中，如图20所示，在蚀刻第二导电材料490与隔离层460的所述部分以及在移除第四蚀刻遮罩500之后，如图21所示，还平坦化在第一栅极区段312上的第二栅极区段314，以暴露第一栅极区段314的一顶表面313。在平坦化第二栅极区段314之后，第一栅极区段312的顶表面313是与第二栅极区段314的一顶表面315为共面。接下来，源极区320与漏极区330是形成在主动区304中的基底300中。因此，形成半导体元件30B。
图22为依据本公开一些实施例中的一半导体元件30C的剖视示意图。请参考图22，在一些实施例中，半导体元件30C的一栅极电极310C具有一第一栅极区段312以及多个第二栅极区段314，第一栅极区段312备置在主动区304上，所述第二栅极区段314沿着第一栅极区段312的一纵向方向配置在第一栅极区段312的任一侧上。在一些实施例中，所述第二栅极区段314横跨过主动区304，并与在主动区304及一隔离结构302之间的至少一边界303重叠，其中主动区304具有一岛型，是被隔离结构302所限定。
半导体元件30C的形成制程是类似于如图16所示的半导体元件30的形成，其差异在于在形成第一导电材料4701之后，才开始半导体元件30C的形成。举例来说，图23及图24为半导体元件30C的形成中各中间阶段的剖视示意图。
如图23所示，在一些实施例中，具有一第一功函数的第一导电材料470形成之后，一第三蚀刻遮罩480涂布在第一导电材料470上，以保护或遮蔽第一导电材料470在主动区304中的一部分不会被蚀刻。在一些实施例中，使用一异向性干蚀刻制程以蚀刻第一导电材料470，因此在主动区304中形成第一栅极区段312。然后，从第一栅极区段312移除第三蚀刻遮罩480。
请参考图24，在一些实施例中，沉积一第二导电材料490，以覆盖隔离层460与第一栅极区段312。在一些实施例中，第二导电材料490具有一足够厚度以填满通过第一栅极区段312而暴露的凹陷306。在一些实施例中，第二导电材料490具有一第二功函数，是不同于第一功函数。在一些实施例中，第一功函数与第二功函数之间的一差异约为0.2eV。
然后，一第四蚀刻遮罩500涂布在第二导电材料490上。然后，蚀刻第二导电材料490与隔离层460，并形成如图22所示的半导体元件30C的第二栅极区段314与栅极介电层340。接下来，源极区320与漏极区330是形成在主动区304中的基底300中。因此，形成半导体元件30C。
本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一源极区、一漏极区以及一栅极电极。该源极区与该漏极区位在该基底中，而该栅极电极部分地埋入该基底中，并位在该源极区与该漏极区之间。
在本公开的另一实施例提供一种半导体元件的制备方法。该制备方法的步骤包括在一基底中形成一凹陷；在该基底上沉积一隔离层；在该隔离层上形成一栅极电极，并部分地埋入该凹陷中；移除该隔离层通过该栅极电极而暴露的一部分，以形成一栅极介电质；以及在该基底中植入多个掺杂物，以在该栅极电极的任一侧形成一源极区以及一漏极区。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (16)

1.一种半导体元件，包括：
一基底；
一源极区，位在该基底中；
一漏极区，位在该基底中；以及
一栅极电极，部分地埋入该基底中，并位在该源极区与该漏极区之间。
2.如权利要求1所述的半导体元件，其中，该栅极电极大致呈U型。
3.如权利要求1所述的半导体元件，还包括一隔离结构，位在该基底中，以界定出一主动区，其中该栅极电极部分地埋入该隔离结构。
4.如权利要求3所述的半导体元件，其中，该栅极电极位在该基底中的该部分具有一第一宽度，且该栅极电极位在该基底上的该部分具有一第二宽度，该第二宽度大致地大于该第一宽度。
5.如权利要求1所述的半导体元件，其中，该栅极电极包括一第一栅极区段以及至少一第二栅极区段，该至少一第二栅极区段贴合该第一栅极区段，其中该第一栅极区段与该至少一第二栅极区段具有不同的功函数。
6.如权利要求5所述的半导体元件，其中，所述功函数之间的一差异大致为0.2电子伏特或大于0.2电子伏特。
7.如权利要求5所述的半导体元件，其中，该第一栅极区段与该至少一第二栅极区段是由一相同材料所制，而该材料具有不同掺杂浓度。
8.如权利要求5所述的半导体元件，其中，该栅极电极具有多个第二栅极区段，是位在该第一栅极区段的任一侧。
9.如权利要求5所述的半导体元件，其中，该至少一第二栅极区段贴合该第一栅极区段的一侧边，且该第一栅极区段与该至少一第二栅极区段的顶表面是在相同水平面。
10.如权利要求5所述的半导体元件，其中，该至少一第二栅极区段贴合该第一栅极区段的一侧边，且该至少一第二栅极区段覆盖该第一栅极区段。
11.一种半导体元件的制备方法，包括：
在一基底中形成一凹陷；
在该基底上沉积一隔离层；
在该隔离层上形成一栅极电极，并部分地埋入该凹陷中；
移除该隔离层通过该栅极电极而暴露的一部分，以形成一栅极介电质；以及
在该基底中植入多个掺杂物，以在该栅极电极的任一侧形成一源极区以及一漏极区。
12.如权利要求11所述的制备方法，还包括在该基底中形成一隔离结构，以界定出一主动区，其中该源极区与该漏极区位在该主动区中，且该栅极电极从该主动区延伸到该隔离结构。
13.如权利要求12所述的制备方法，其中，在该隔离层上形成该栅极电极并部分地埋入该凹陷中的步骤包括：
在该隔离层上沉积一第一导电材料；
图案化该第一导电材料，以形成一第一栅极区段，该第一栅极区段填满该凹陷并从该主动区延伸到该隔离结构；
在该隔离层通过该第一栅极区段而暴露的一部分上以及该第一栅极区段上，沉积一第二导电材料；以及
图案化该第二导电材料，以形成一第二栅极区段，该第二栅极区段贴合该第一栅极区段的一平面侧边并部分地埋入该凹陷中；
其中该第一栅极区段与该第二栅极区段具有不同的功函数。
14.如权利要求13所述的制备方法，还包括执行一平坦化制程，以暴露该第一栅极区段。
15.如权利要求12所述的制备方法，其中，在该隔离层上形成该栅极电极并部分地埋入该凹陷中的步骤包括：
在该隔离层上沉积一第一导电材料；
图案化该第一导电材料，以形成一第一栅极区段，该第一栅极区段位在该主动区中并部分地埋入该凹陷中；
在该隔离层通过该第一栅极区段而暴露的该部分上以及在该第一栅极区段上，沉积一第二导电材料；以及
图案化该第二导电材料，以形成多个第二栅极区段，所述第二栅极区段部分地埋入该凹陷中，并沿着一纵向方向贴合到该第一栅极区段的任一侧；
其中该第一栅极区段与该第二栅极区段具有不同的功函数。
16.如权利要求15所述的制备方法，还包括：
在该第一栅极区段的多个侧壁上形成多个栅极间隙子；以及
在该栅极电极形成的后但在所述栅极间隙子形成之前，通过使用栅极电极与所述栅极间隙子当成一遮罩以植入所述掺杂物，进而形成多个轻掺杂漏极。
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