CN1659709A - 具沟槽晶体管氮化物只读存储器记忆单元的制造方法 - Google Patents

Abstract

在沟槽被蚀刻至半导体材料之前，使用一导电性位线层并将其图形化至彼此呈平行排列的部分中，其中，在图形化该位线层(3，4)之后且蚀刻该沟槽之前，导入一注入以定义接合的位置；或是在注入源极/漏极区域的n⁺－型井(19)后，利用一配置于该半导体主体(1)上的蚀刻终止层(2)而将位线层(3，4)图形化。

Description

具沟槽晶体管氮化物只读存储器记忆单元的制造方法

技术领域

本发明系关于一种具有沟槽晶体管与分离的位线之氮化物只读存储器(nitride read-only memory，NROM)的制造方法。

背景技术

为了于多媒体应用中达到非常大量的整合密度，便需要极小的非挥发性记忆单元；半导体技术的进阶发展便实现了传统制造技术所无法达成的大量增加之储存容量。

在专利DE 100 39 441 A1中描述了一种具有沟槽晶体管的记忆单元，该等沟槽晶体管系排列于一沟槽中，该沟槽系形成于半导体主体之一顶侧；一氧化物-氮化物-氧化物层序列(ONO层)系存在于该沟槽所使用之栅极电极与邻侧源极区域之间，以及与相邻于另一侧之漏极区域之间，以作为储存层；所述之层序列系用以在源极处与漏极处捕捉电荷载子(即热电子)。

在专利DE 101 29 958中描述了所达成之一种记忆单元配置，其中该记忆单元具有进一步缩减之尺寸，其系关于藉由形成低阻抗之位线，而在写入与读取时保持一个足够短的存取时间；为了此一构想，根据该等位线而图形化为细段状之分离的膜层或是层序列系配置于个别记忆晶体管之掺杂源极/漏极区域中，以作为位线之用。该等层序列可包含掺杂之多晶硅或是一金属层；特别是，该金属层可为一硅化金属层，其系由习知之自动对准硅化物(Salicide，self alignedsilicide)方法加以制造。

NROM记忆单元已于B.Eitan等人发表于IEEE Electron DeviceLetters 21，543(2000)之著作“NROM：A Novel Localized Trapping，2-Bit Nov”中详加描述；由于特殊之材料性质，一般在进行此类型记忆单元之编程(programming)与拭除(erasing)时，所需要的源极/漏极电压约为4至5伏特。因此，记忆晶体管的沟道长度显然不能够低于200nm；然而，尽管该沟道长度为200nm，仍希望位线的宽度能够减少，使得单元面积能够小于5F²。位线的电阻亦需够低，以使得位于记忆单元阵列间隔的位线多重连接(位线绑带，bit linestrapping)能够被执行，不需在字符线之间制造供电连接用之接触孔洞，位线之间所需要的区域亦可藉此而减少。

发明内容

本发明的目的之一在于具体指明如何在制造NROM记忆单元时，达成上述提及之需求，并同时将制造上之变化程度减至最低。

上述目的系藉由具有如权利要求1之特征的方法而达成，其细节系于依附之请求项中阐明。

在此方法中，记忆晶体管系形成于一半导体主体顶侧或是一半导体层之一沟槽中；栅极电极系产生于所述之沟槽中，并藉由一储存层，特别是一ONO层，而与侧邻之源极/漏极区域隔离；包含了复数层组件之电传导层最好是配置在平行于沟槽的源极/漏极区域上。为使得与邻近沟槽之源极/漏极区域的一较低边界区域位置能够被精确设定，此即所谓之接合(junction)，重点便在于如何能够定义沟槽相对于源极/漏极区域深度之深度；因此，必须根据一既定值来非常准确地调整位于接合间之两侧的沟道长度。

此方法之达成是藉由在图形化位线层之后、且在沟槽蚀刻之前，实施注入(implantation)而定义接合的位置，或是在注入源极/漏极区域之后，利用一蚀刻终止层图形化该位线层而藉以配置于半导体材料上；因此而达成了在低阻抗之位线图形化之后，蚀刻该沟槽之半导体材料顶侧与该等接合位置之深度之间的距离总是能够准确地具有该既定值。

若不使用分离的蚀刻终止层，半导体材料顶侧之关键位置便会在蚀刻位线期间形成。在此一情形中，接合位置的深度将接着由一独立产生之掺杂注入而调整，该掺杂最后将形成源极/漏极区域。若源极/漏极区域之注入已于位线形成之前即产生，那么藉由蚀刻终止层便能够在图形化该等位线时，保持半导体材料原本之顶侧不受损伤，使得所述之顶侧与接合之间的距离能够在此一情形中同样保持为原始值。藉由使用一最初便覆盖整个面积之蚀刻终止层，可于该等位线与源极/漏极区域之间，藉由移除该等位线下方两侧之部分的蚀刻终止层，以及将一导电性接触层(例如由传导性掺杂多晶硅所组成)填入其所产生之间隙，而产生一个良好的电性接合。

附图说明

本方法之实例系藉由下列伴随之图式而更详细加以叙述，该等图式系显示了在本制造方法之不同步骤中，所产生的中间产品之剖面图。

图1.1至图5.1系表示根据本方法之第一较佳实施例之不同步骤中，所产生的中间产品之截面图；

图2.2至图4.2系表示根据本方法另一较佳实施例之不同步骤中，所产生的中间产品之截面图；

图2.3至图4.3系表示本方法另一较佳实施例中，根据图2.1至图4.1之截面图。

具体实施方式

根据图1.1之截面图所描述，本方法之一较佳实施例开始于提供一半导体主体或将一半导体层涂布于一基板上，利用一习知方式，已先将一氧化物/氮化物之衬层涂布于该基板表面上；该半导体主体1最好是具有一弱p型传导之基本掺杂，在该氧化物衬层之顶侧上，一n⁺-掺杂井系由导入之掺杂所形成，该氧化物衬层在后续步骤中系作为一蚀刻终止层2；虽然就原理上而言，有关位线层材料之任何材料均能够作为蚀刻终止层2，然基于蚀刻选择之考量，此处之蚀刻终止层最好是使用一氧化物材料。

较佳的是，本方法系于此处制造所有的浅沟槽隔离(ShallowTrench Isolation，STI)，所述之SRI隔离可围绕整个记忆单元阵列、或是该记忆单元阵列之个别区块；此外，亦可于个别的记忆单元之间提供上述之隔离沟槽，如图1.1中所描述，该等个别之记忆单元系运行于该图式平面之前方与后方的规则间隔，而与该图式平面平行；用以形成驱动外围(Driving Periphery)的CMOS晶体管之井注入可同样于本方法之此一阶段中导入，本方法之步骤系以一习知方式执行，就如同一惯用记忆单元阵列之制造。接着涂布一抗蚀剂掩模21，该抗蚀剂掩模21在欲制造位线的区域中具有开口，利用此一抗蚀剂掩模21，该蚀刻终止层2(即此处之氧化物衬层)系可于区域中移除。

接着根据图2.1涂布至少一导电性位线层于顶侧上，在这里最好是使用一层堆栈，该层堆栈系包含了一由多晶硅所组成之第一位线层3、一由金属或金属硅化物所组成之第二位线层4，与一硬掩模层5；为了使得后续之光刻(Lithography)步骤更容易进行，最好是利用一习知方式而接着在该顶侧上涂布一薄的抗反射层(图中未示)；之后，首先藉由光刻方式而将该硬掩模层5图形化，使得该第二位线层4与该第一位线层3能够利用该硬掩模反蚀刻而形成。

由于蚀刻终止层2残余的部分仍然存在于欲制造之位线网络之间的区域中，当蚀刻达到所述之蚀刻终止层2时，便产生一个已达蚀刻终止点之清楚讯号；正如所要求之较佳为多晶硅的该第一位线层3之蚀刻可继续进行，以进一步确认多晶硅所有的残余部分已经被移除，因而可获得如图2.1所描述之结构，该结构亦描述了在p-传导半导体主体1中用以形成n⁺-型井19之第一n⁺-型注入，其系以图中之不连续线表示。

在此处所说明之具体实施例中，可接着以一薄的氧化层6侧向覆盖该等位线网络，如图3.1之截面图所描述，其中其系假设该第一位线层3是多晶硅，而该第二位线层4是金属层，特别是一金属硅化物，而该等膜层系因此而稍微被氧化，使得该薄的氧化层6覆盖了半导体材料以及位线网络之侧壁。在此一情形中，该硬掩模层5，例如一氮化物，并不会被氧化，或是仅仅轻微被氧化。

根据图4.1之截面图，接着制造间隔体7于该等位线网络之侧壁上，该等间隔体7之制造最好是藉由首先于整体范围上沉积一厚度均匀之氮化物层，而此层接着则于一非等向性步骤中被大范围反蚀刻，使如图4.1所描述之间隔体7得以保留。在此一情形中，薄氧化物层6再次作为一蚀刻终止层，使得半导体主体1之顶侧不会受到侵害。接着，于所制造之间隔体7之间蚀刻出记忆晶体管所需之沟槽，其系藉由所谓之突破(Break-Through)步骤而实施，其中，在连续之复数蚀刻步骤中，薄氧化物层6首先被移除，接着该半导体主体则被蚀刻出沟槽之形式。

图4.1所描述之沟槽8系因而形成；由于先前所存在之蚀刻终止层2或氧化物层6，在沟槽蚀刻之前，半导体主体1之顶侧系位于从源极/漏极区域的较低接口所准确定义之一距离上，如图4.1中之不连续线所示。紧邻所述之接口位置的沟槽壁即为所谓之接合，其定义了其间所配置的沟道区域之起点与终点。该沟道区域系位于在接合之间的该半导体材料之顶侧，而该等接合系位于沟槽底部之区域中。在蚀刻该沟槽8之后，沟槽壁与沟槽底部能够藉由使用由薄氧化物所组成之一牺牲层而加以改良，由该薄氧化物所形成之牺牲层后续将被移除；所需要之储存层系于后续步骤中涂布于该半导体材料所因此而改良之改良表面上。

图5.1系以截面图表示了在图4.1所描述结构中之整体范围上涂布的储存层9；该储存层9最好是一氧化物/氮化物/氧化物层序列，其中该氮化物系作为储存媒介，而两氧化物层系作为用以捕捉电荷载子之边界层；在驱动外围的区域中，储存层9能够以光刻蚀刻方式移除，并以合适的介电层加以取代，而作为驱动晶体管之栅极氧化物。

为了制造记忆晶体管之栅极电极，最好是接着涂布一由掺杂之多晶硅所形成的第一字符线层10，第一字符线层10中分别填入沟槽的部分形成了一相关之栅极电极18。如同先前所提及的，STI隔离沟槽可被导入于平行于字符线之半导体材料中，因此，该等沟槽系于一水平方向上被一绝缘性材料(特别是一二氧化硅)所阻断，使得在此一最后之特定方法步骤中，第一字符线层10之材料系仅于STI隔离沟槽间被导入记忆晶体管的沟槽8中；因而所制造之该等栅极电极18系藉由储存层9而与源极/漏极区域15隔离。在接合16之间，沟道区域17系直接位于半导体材料之储存层9下方，一涂布于该第一字符线层10顶侧之第二字符线层11最好是一金属硅化物，特别是一硅化钨(WSi)。进一步所涂布之一硬掩模层12系用以图形化该等字符线为细节段，其于图5.1所示之平面上由左向右运行。为了使记忆单元配置更为完整的其它所需方法步骤系如习知方式而进行。

在本方法之一可替代具体实施例中，并不使用蚀刻终止层、或是在涂布位线层之前，便将氧化物衬层完全移除；对应于图2.1之截面图系于图2.2中所描述，在此描述了用以形成半导体主体1之源极/漏极区域之n⁺-型井19。正如所能够加以识别的，在图形化该等位线段之其间，同样包含了一第一位线层3(最好是传导性掺杂多晶硅)、一第二位线层4(最好是硅化钨)与一硬掩模层5，蚀刻时同样将影响该半导体材料；因此，该半导体主体1之顶侧系对应降低而位于该等位线段之间，使得在n⁺-型井较低接口与半导体主体1顶侧间之距离能够减少。为了将位线段彼此之间有效隔离，继续于此进行蚀刻，直到第一位线层3的所有材料都被移除。

在此一具体实施例中，为了在接合与半导体材料顶侧之间也得到一个准确定义的距离，以在蚀刻沟槽时能够精确设定沟道长度，首先仅以一小深度形成此处之n⁺-型井19，然而其能够在位线段与下方之半导体材料之间达成良好的电性接合，只有在蚀刻了位线网络之后，藉由受影响之实际n⁺-型掺杂，而制造出源极/漏极区域，以及定义出该等接合之位置。

具有掺杂之n⁺-型区域20之进一步的源极/漏极区域导入系于图3.2之截面图中加以描述；位于位线网络下方之掺杂浓度稍浅侧面处系由较低之不连续曲线表示。此处所进一步描述的是另一井注入20并不是在制造位线网络之后导入；此处之掺杂导入剂量系设定为能够使井注入20之较低接口位于一从位线网络之间的半导体材料顶侧所设想之距离。在前述方法后，系接着制造一薄氧化层6，该薄氧化层6覆盖了位线网络之侧壁。

图4.2所描述之截面图系对应于图4.1之截面图，表示在制造出间隔体7与蚀刻了沟槽8之后的情形。该等接合的位置系由沟槽8壁处之井注入的较低接口位置所定义，且位于从位线网络间区域中之半导体主体之顶侧之设想距离上，使得在蚀刻沟槽8时，亦能够如制造设想之沟道长度般准确设定蚀刻深度。本发明只另一具体实施例系基于一整体范围之蚀刻终止层2；位线层系被涂布于该蚀刻终止层2之上，例如该氧化物衬层。图2.3所描述之截面图表示在蚀刻了位线网络后之配置情形。此处之描述表示了即使使用一蚀刻终止层2，在使用位线层之前与在使用位线层之后的两步骤亦能够影响源极/漏极区域所需掺杂之导入；因此，此处亦描述了一n⁺-型井19与一进一步之井注入20。由于该蚀刻终止层2系存在于整体范围，在该n⁺-型井19与该第一位线层3(最好是传导性掺杂多晶硅)之间，只首先存在一不适当之电接触，该蚀刻终止层2因此而被移除，使得只有一小部份的蚀刻终止层残留在位线网络下方。

图3.3以截面图描述了在位线网络下方所残留之部分蚀刻终止层2；一接触层13，其较佳为一薄导电多晶硅层，系涂布于整体范围上，此一接触层13填满了位于位线段两侧与半导体主体1之间的间隙，使得在该位线网络与该n⁺-型井19之半导体材料间产生一个良好的电性接合；在位线网络上与位线网络之间所残余之部分接触层13则接着被移除。

图4.3系根据图4.1之方法步骤以截面图说明了利用此一较佳实施例所达成之结构，此处该蚀刻终止层2所残余的部分以及该接触层13所残留的部分14接位于该等位线网络下方；为了不再加以赘述，图4.1之结构中的组件符号系于所对应描述的结构中的组件符号一致。

藉由本方法之不同的具体实施例，可达成下述构想：

a)以STI隔离之形式提供邻近沟道间之氧化物隔离；

b)将一约为200nm之沟道长度非常准确地设定至一既定值；

c)形成一虚拟接地(Virtual-Ground)之NOR内存架构，其具有金属化之位线以降低位线阻值；以及

d)将制程变化保持的非常小。

因此，藉由本方法，将可进一步减少一NORM内存中所需要之面积。

【组件符号说明】

1半导体主体

2蚀刻终止层

3第一位线层

4第二位线层

5硬掩模层

6氧化物层

7间隔体

8沟槽

9储存层

10第一字符线层

11第二字符线层

12另一硬掩模层

13接触层

14接触层之残余部分

15源极/漏极区域

16接合

17沟道区域

18栅极电极

19n⁺-型井

20另一井注入

21抗蚀剂掩模

Claims (5)

1.一种氮化物只读存储器(nitride read-only memory，NROM)记忆单元的制造方法，所述NORM记忆单元具有一栅极电极(18)，其配置于一半导体主体(1)或是一半导体层的顶侧，并藉由介电材料而与该半导体材料绝缘，且

具有一源极区域(15)与一漏极区域(15)，其皆形成于该半导体材料中，

该栅极电极(18)配置在一形成于所述源极区域与漏极区域间的半导体材料内的沟槽(8)中，且

一储存层(9)，其至少存在于该源极与该栅极电极之间，以及该漏极与该栅极电极之间，该储存层用于捕捉电荷载子，

其中

至少一导电性位线层(3，4)乃被涂布并图形化为彼此平行排列的部分，

该沟槽(8)自存在于所述部分之间的一顶侧而蚀刻至该半导体材料，其中，在图形化该至少一导电性位线层(3，4)之后，且在蚀刻该沟槽(8)之前，乃导入一注入以定义一位置，在其中一位在一源极/漏极区域(15)以及一沟道区域之间且设于所述沟槽的一较低部位的边界乃紧邻所述沟槽，或

其中，在该源极/漏极区域(15)的一注入之后，利用一配置于该半导体材料上的蚀刻终止层(2)而将该至少一导电性位线层(3，4)图形化。

2.如权利要求1的方法，其中至少一导电性位线层(3，4)是由从包含掺杂多晶硅、钨、硅化钨、钴、硅化钴、钛与硅化钛的一族群中所选择出的一材料所制造。

3.如权利要求1的方法，其中首先将一蚀刻终止层(2)涂布于整体范围，并将该至少一导电性位线层(3，4)涂布于该蚀刻终止层(2)上，

在图形化该位线层之后与蚀刻该沟槽(8)之前，该蚀刻终止层(2)乃大范围地移除，使得在该位线层(3，4)与其下方的半导体材料之间，存在一个不含蚀刻终止层(2)材料的区域，以及

所述区域乃以一由导电性材料所组成的接触层(14)来填充。

4.如权利要求1至3中任一方法，其中在蚀刻该沟槽(8)之前，已图形化的位线层(3，4)的部分乃间隔体(7)覆盖于两侧，而该沟槽(8)则于所述间隔体(7)之间的区域中被蚀刻。

5.如权利要求1至4中任一方法，其中在蚀刻该沟槽(8)之后，乃使用一ONO储存层(9)，并将一作为栅极电极(18)之材料导入该沟槽(8)。

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