EP1307920A2

EP1307920A2 - Speicherzelle, speicherzellenanordnung und herstellungsverfahren

Info

Publication number: EP1307920A2
Application number: EP01962611A
Authority: EP
Inventors: Herbert Palm; Josef Willer; Achim Gratz; Jakob Kriz; Mayk Röhrich
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2000-08-11
Filing date: 2001-08-06
Publication date: 2003-05-07
Also published as: TWI244199B; MXPA03001223A; JP2004517464A; US6844584B2; RU2247441C2; BR0113164A; WO2002015276A3; US20030015752A1; CN1446378A; WO2002015276A2; CN100446258C

Abstract

Jede Speicherzelle ist ein Speichertransistor, der an einer Oberseite eines Halbleiterkörpers mit einer Gate-Elektrode (2) versehen ist, die in einem Graben zwischen einem Source-Bereich (3) und einem Drain-Bereich (4) angeordnet ist, die in dem Halbleitermaterial ausgebildet sind. Die Gate-Elektrode ist von dem Halbleitermaterial durch dielektrisches Material getrennt. Zumindest zwischen dem Source-Bereich und der Gate-Elektrode und zwischen dem Drain-Bereich und der Gate-Elektrode ist eine Oxid-Nitrid-Oxid-Schichtfolge (5, 6, 7) vorhanden, die für das Einfangen von Ladungsträgern an Source und Drain vorgesehen ist.

Description

Beschreibung

Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren

Die Erfindung betrifft den Bereich der elektrisch beschreib- und löschbaren Non-volatile-Flash-Memories . Sie beschreibt eine nach dem SONOS-Schema (Semiconductor-Oxide-Nitride- Oxide-Semiconductor) aufgebaute nichtflüchtige Speicherzelle, die in einer Virtual-Ground-NOR-Architektur eingesetzt werden kann.

Kleinste nichtflüchtige Speicherzellen werden für höchste Integrationsdichte bei Multimedia-Anwendungen benötigt. Die Weiterentwicklung der Halbleitertechnik ermöglicht zunehmend größere Speicherkapazitäten, die sehr bald den Gigabitbereich erschließen werden. Während jedoch die von der Lithographie bestimmte minimale Strukturgröße weiterhin abnimmt, können andere Parameter, wie z. B. die Dicke des Tunneloxids nicht mehr entsprechend skaliert werden. Die bei planaren Transistoren mit der Strukturverkleinerung einhergehende Abnahme der Kanallänge erfordert eine Erhöhung der Kanaldotierung, um das Auftreten eines als Punch-through bezeichneten Spannungsdurchbruchs zwischen Source und Drain zu vermeiden. Das führt zu einer Erhöhung der Einsatzspannung, die üblicherweise mit einer Reduktion der Dicke des Gateoxids kompensiert wird.

Durch Channel-hot-Electrons programmierbare, mit Hot-Holes löschbare planare SONOS-Speicherzellen (s. US 5,768,192, US 6,011,725, WO 99/60631) erfordern jedoch ein Steuer- Dielektrikum mit einer einem Gate-Oxid gleichwertigen Dicke. Diese Dicke kann aber nicht beliebig vermindert werden, ohne dass die Anzahl der ausführbaren Programmierzyklen ("Enduran- ce" der Speicherzelle) in nicht zu tolerierender Weise ab- nimmt. Erforderlich ist deshalb eine hinreichend große Kanallänge, damit die Dotierstoffkonzentration im Kanal nicht zu hoch gewählt werden muss, weil sonst die EinsatzSpannung zu sehr ansteigt .

In der Veröffentlichung von J. Tanaka et al . : "A Sub-O.l-μm Grooved Gate MOSFET with High Immunity to Short-Channel Ef- fects" in IEDM 93, S. 537 - 540 (1993) ist ein Transistor auf einem p⁺-Substrat beschrieben, bei dem die Gate-Elektrode in einem Graben zwischen dem n⁺-Source-Bereich und dem ^-Drain- Bereich angeordnet ist und so ein gekrümmter Kanal-Bereich in dem Substrat ausgebildet ist.

In der Veröffentlichung von K. Nakagawa et al . : "A Flash EEPROM Cell with Self-Aligned Trench Transistor & Isolation Structure" in 2000 IEEE Symposium on VLSI Technology Digest of Technical Papers ist ein Transistor als Speicherzelle mit einer Floating-gate-Elektrode beschrieben, die zwischen dem n⁺-Source-Bereich und dem n⁺-Drain-Bereich bis in eine p- Wanne des Substrates reichend angeordnet ist . Zwischen der Floating-gate-Elektrode und der Kontroll-gate-Elektrode be- findet sich eine Dielektrikumschicht aus einer Oxid-Nitrid- Oxid-Schichtfolge .

In der Veröffentlichung von K. Nakagawa et al . : "A Flash EEPROM Cell with Self-Aligned Trench Transistor & Isolation Structure" in 2000 IEEE Symposium on VLSI Technology Digest of Technical Papers ist ein Transistor als Speicherzelle mit einer Floating-gate-Elektrode beschrieben, die zwischen dem n⁺-Source-Bereich und dem n⁺-Drain-Bereich bis in eine p- Wanne des Substrates reichend angeordnet ist. Zwischen der Floating-gate-Elektrode und der Kontroll-gate-Elektrode befindet sich eine Dielektrikumschicht aus einer Oxid-Nitrid- Oxid-Schichtfolge .

In der DE 195 45 903 AI ist eine Festwertspeicherzellenanord- nung beschrieben, bei der planare MOS-Transistoren in parallel verlaufenden Zellen angeordnet sind. Benachbarte Zellen verlaufen abwechselnd am Boden von Längsgräben und zwischen benachbarten Längsgräben. Die Bitleitungen verlaufen quer und die Wortleitungen parallel zu den Längsgräben.

In der DE 196 00 422 Cl ist eine elektrisch programmierbare Speicherzellenanordnung beschrieben, bei der eine Vielzahl einzelner Speicherzellen vorhanden ist, die jeweils einen MOS-Transistor mit einem Gatedielektrikum mit Haftstellen umfassen und die in parallel verlaufenden Zeilen angeordnet sind. Benachbarte Zeilen verlaufen dabei jeweils abwechselnd am Boden von Längsgräben und zwischen benachbarten Längsgräben und sind gegeneinander isoliert.

In der DE 196 03 810 Cl ist eine Speicherzellenanordnung beschrieben, die erste Speicherzellen mit planaren MOS- Transistoren und zweite Speicherzellen mit vertikalen MOS- Transistoren umfasst. Die planaren MOS-Transistoren sind dabei am Boden von und auf der Krone von parallelen, streifen- fδrmigen Gräben angeordnet. Die vertikalen MOS-Transistoren sind an den Seitenwänden der Gräben angeordnet.

Aufgabe der vorliegenden Erfindung ist es, eine Speicherzelle für eine SpeieherZellenanordnung mit extrem geringem Flächenbedarf und ein zugehöriges Herstellungsverfahren anzugeben.

Diese Aufgabe wird mit der Speicherzelle mit den Merkmalen des Anspruches 1, mit der Anordnung aus Speicherzellen mit den Merkmalen des Anspruches 15 bzw. mit dem Verfahren mit den Merkmalen des Anspruches 21 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Die erfindungsgemäße Speicherzelle weist einen Speichertransistor auf, der an einer Oberseite eines Halbleiterkörpers oder einer Halbleiterschicht mit einer Gate-Elektrode versehen ist, die zwischen einem Source-Bereich und einem Drain- Bereich angeordnet ist, die in dem Halbleitermaterial ausgebildet sind. Die Gate-Elektrode ist von dem Halbleitermaterial durch dielektrisches Material getrennt . Zumindest zwischen dem Source-Bereich und der Gate-Elektrode und zwischen dem Drain-Bereich und der Gate-Elektrode ist eine Schichtfolge vorhanden, die eine für das Einfangen von Ladungsträgern an Source und Drain vorgesehene Speicherschicht zwischen Begrenzungsschichten umfasst. Das Material der Begrenzungsschichten besitzt eine höhere Energiebandlücke als das Material der Speicherschicht, so dass die Ladungsträger, die in der Speicherschicht zwischen den Begrenzungsschichten gefangen sind, dort lokalisiert bleiben.

Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage; als umgebendes Material ist vorrangig ein Oxid geeignet. Bei einer Speicherzelle im Materialsystem von Silizium ist die Speicherschicht in diesem Beispiel Silizium- nitrid mit einer Energiebandlücke von etwa 5 eV, die umgebenden Begrenzungsschichten Siliziumoxid mit einer Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material mit einer kleineren Energiebandlücke als derjenigen der Begrenzungsschichten sein, wobei die Differenz der Ener- giebandlucken für einen guten elektrischen Einschluss der Ladungsträger (confinement) möglichst groß sein soll. Vorzugsweise werden in der Speieherschicht Haftstellen oder Haftzentren vorgesehen, die von Ladungsträgern zu besetzende Energieniveaus innerhalb der Energiebandlücke der Speicherschicht bilden.

Die untere Begrenzungsschicht, die dem Halbleitermaterial zugewandt ist, ist so dick auszubilden, dass ein direktes Tunneln von Ladungsträgern vermieden ist. Bei Verwendung von Si0₂ ist die untere Begrenzungsschicht daher vorzugsweise mindestens etwa 6 nm bis 7 nm dick. Die obere Begrenzungs- schicht, die der Gate-Elektrode zugewandt ist, ist vorzugsweise typisch etwa doppelt so dick wie die untere Begrenzungsschicht, um ein direktes Tunneln und ein Fowler- Nordheim-Tunneln aus dem Gate beim Löschvorgang zu vermeiden. Die Schichtfolge aus der Speicherschicht und den Begrenzungsschichten wird vorzugsweise mit einer geringen oxidäquivalenten Dicke ausgebildet, womit die Dicke einer reinen Oxidschicht als Dielektrikum zur Ausbildung derselben Kapazität gemeint ist. Zu diesem Zweck werden die Materialien der

Schichten so gewählt, dass eine mittlere relative Dielektri- zitätszahl der Schichtfolge mehr als 4 beträgt. Das geschieht vorzugsweise, indem das Material der unteren Begrenzungs- schicht, die dem Halbleitermaterial zugewandt ist, mit einer relativen Dielektrizitätszahl von mindestens 3,9, entsprechend dem Si0₂, ausgebildet wird. Noch besser ist es, die relative Dielektrizitätszahl höher, mindestens bei etwa 7,8 zu wählen, da so eine bessere Gatesteuerung erreicht wird und ein schnelleres Programmieren möglich ist. Die elektrisch wirksame Dicke des Gatedielektrikums ist dadurch nämlich reduziert, und eine dünnere untere Begrenzungsschicht erlaubt höhere Programmierraten und/oder kleinere Programmierspannungen.

Dabei muss berücksichtigt werden, dass die Barrierenhöhe zwischen dem Halbleitermaterial und der Speicherschicht ausreichend hoch bleiben muss. Diese Barrierenhöhe nimmt generell mit zunehmender relativer Dielektrizitätszahl des Materiales der unteren Begrenzungsschicht ab. Bei Si0₂ auf Si ist die Barrierenhöhe etwa 3,1 eV; das ist der Abstand des Fermini- veaus der Elektronen in dem Silizium von der unteren Kante des Leitungsbandes in der Si0₂-Schich . Diese Barrierenhδhe sollte den Wert von 2 eV nicht unterschreiten. Andererseits ist eine geringe Barrierenhöhe vorteilhaft, da die Program- iergeschwindigkeit in diesem Fall drastisch zunimmt und sich die Möglichkeit eröffnet, die Source-/Drain-Spannung zu reduzieren und damit die Gefahr eines Punch-Through im Kanal zu vermindern. Falls das im Einklang mit den Erfordernissen realisierbar ist, kann daher das Material der unteren Begren- zungsschicht vorteilhaft auch über eine relative Dielektrizitätszahl von mindestens 20 verfügen. Da die Grenzfläche zwischen Silizium und Siliziumdioxid gut beherrscht wird, ist eine untere Begrenzungsschicht aus Si0₂ von Vorteil. In Verbindung mit Siliziumoxid kann z. B. Tantaloxid, Hafniumsilikat, Titanoxid (im Fall stöchiometrischer Zusammensetzung Ti0₂) , Titanat, Tantaloxid (im Fall stöchiometrischer Zusammensetzung Ta₂0₅) , Tantalat, Zirkonoxid (im Fall stöchiometrischer Zusammensetzung Zr0₂) , Aluminiumoxid (im Fall stöchiometrischer Zusammensetzung Al₂0₃) oder in- trinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden. Siliziumnitrid besitzt eine relative Dielektrizitätszahl von etwa 7,9. Die Verwendung eines alternativen Materials mit einer höheren Dielektrizitätszahl (z. B. «15 ... 18) gestattet eine Verringerung der oxidäquivalenten Gesamtdicke des für die Speicherung vorgese- henen Schichtstapels und ist daher von Vorteil. Andererseits kann Siliziumnitrid auch als untere Begrenzungsschicht vorteilhaft eingesetzt werden. Statt eines reinen Siliziumnitrids kann hier auch Siliziumoxinitrid verwendet werden; dabei kann der Gehalt an Sauerstoff und Stickstoff stetig oder in Stufen von dem Halbleitermaterial zu der Speicherschicht hin verändert werden.

Die angegebenen Materialien Tantaloxid, Hafniumsilikat, Titanoxid, Zirkonoxid und Aluminiumoxid, aber auch Tantaloxid (bei stöchiometrischer Zusammensetzung Ta₂0₅) , Titanat und Tantalat sind auch als Materialien der Begrenzungsschichten geeignet. Besonders hervorzuheben ist die Verwendung von Si- licaten in den Begrenzungsschichten. Hafniumsilikat, hier vorzugsweise ohne Haftstellen, kann zum Beispiel mit Vorteil eingesetzt werden. Es ist damit auch eine stetig veränderte

Zusammensetzung der unteren Begrenzungsschicht erreichbar, bei der zur Erzielung einer guten Grenzfläche zum Silizium des Substrates oder Halbleiterkδrpers zuunterst Si0₂ vorhanden ist, das nach oben, d. h. zur Speicherschicht hin, in zu- nehmendem Maße mit Hafnium gemischt wird, so dass eventuell eine stöchiometrische Zusammensetzung eines Hafniumsilikates erreicht wird. Zur Speicherschicht hin kann der Siliziumge- halt des Materiales abnehmen, bis schließlich angrenzend an die Speicherschicht nur noch Hf0₂ vorhanden ist. So erreicht man eine gegenüber ausschließlichem Einsatz von Si0₂ von 3,1 eV auf etwa 2 eV erniedrigte Barrierenhöhe zwischen dem Halb- leitermaterial und der Speicherschicht. Eine entsprechende stetige Variation der Zusammensetzung einer unteren Begrenzungsschicht auf der Basis von Si0₂ ist statt mit Hafnium auch mit anderen chemischen Elementen, vorzugsweise mit Metallen, als Zusätzen, zum Beispiel mit Titan, Zirkon oder Lanthan möglich. Für die obere Begrenzungsschicht sind neben Silikaten insbesondere Al₂0₃ und Ta₂0₅ interessant, wobei eine Kombination mit Titanat, Titandioxid, Tantalat oder Tantal- pentoxid in der Speicherschicht bevorzugt geeignet ist.

Die Schichtfolge aus einer Begrenzungsschicht, einer Speicherschicht und einer weiteren Begrenzungsschicht kann auf einer Oberseite des Halbleiterkδrpers ganzflächig aufgebracht sein, so dass auch auf den bezüglich dieser Oberseite horizontalen Bereichen dieser Fläche und auf den Böden der mit den Gate-Elektroden gefüllten Gräben Anteile der Speicherschicht vorhanden sind. Alternativ kann die Speicherschicht begrenzt sein, indem die die Speicherschicht umfassende Schichtfolge jeweils an den Wänden eines in dem Halbleitermaterial vorhandenen Grabens, in dem jeweilige Gate-Elektroden angeordnet sind, vorhanden ist und dazwischen unterbrochen ist .

Die erfindungsgemäßen Speicherzellen können als Speicherzellenanordnung in einer Virtual-Ground-NOR-Architektur ver- schaltet werden, wobei eine in weiten Grenzen frei wählbare

Kanallänge realisiert werden kann. Das wird erreicht durch die Ausbildung von Gräben in einem Halbleiterkörper. Die Gräben können z. B. in bereits vorher erzeugtes n⁺-Gebiet geätzt werden, so dass die Kanalbereiche am Boden dieser Gräben eine zu dem Halbleiterkörper hin gerichtete Krümmung aufweisen oder gegenüber den Bereichen von Source und Drain tiefer geführt sind. Die Vorteile dieser Anordnung liegen insbesondere φ rt IQ IQ CQ H h-¹ 3 α CQ 'Tj α CQ α O ö α PJ td CQ CQ >τ| Pi Hj φ Pi μ-

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abgeschieden) und eine obere BegrenzungsSchicht 7 aus einem etwa 3 bis 12 nm dicken Oxid (top oxide, abgeschieden) . Die Gräben werden gefüllt mit elektrisch leitfähigem Material, vorzugsweise mit ganzflächig aufgebrachtem leitfähig dotiertem Polysiliziu , um die Gate-Elektroden 2 und eine Schicht für die die Wortleitungen WL bildenden Leiterbahnen 8 herzustellen. Es wird noch eine den Zuleitungswiderstand vermindernde Schicht 9, zum Beispiel aus Wolframsilizid oder einer Metallschicht aus Wolfram, hergestellt.

In der Figur 3 , die den in der Figur 1 markierten Querschnitt durch die Speicherzellenanordnung im Ausschnitt wiedergibt, ist noch eine streifenförmig strukturierte Maskenschicht 15, z. B. eine Hartmaske aus Nitrid, eingezeichnet, mit der die Gate-Elektroden und Wortleitungen strukturiert werden, indem das nicht von der Maske bedeckte Polysilizium, z. B. mittels RIE (reactive ion etching) , entfernt wird.

In der Figur 4 ist eine alternative Ausgestaltung darge- stellt, bei der vor dem Aufbringen der Polysiliziumschicht die ONO-Schichtfolge bis auf die untere Begrenzungsschicht herab anisotrop weggeätzt worden ist. Es bleiben so nur in den für die Speicherung von gefangenen Ladungsträgern vorgesehenen Bereichen an den Wänden der Gräben Reste der ONO- Schichtfolge. Im Übrigen ist dieses Ausführungsbeispiel gleich dem Ausführungsbeispiel der Figur 3.

In der Figur 5 ist ein quer zu den Wortleitungen verlaufender Querschnitt durch die Speicherzellenanordnung im Ausschnitt dargestellt. Die Ausführungsform entspricht der Ausführung gemäß Figur 3 mit einer ganzflächig vorhandenen ONO-Schichtfolge. Nach der streifenför igen Strukturierung der Wortleitungen, wobei die ONO-Schichtfolge zwischen den Wortleitungen zumindest teilweise, z. B. bis auf die untere Begrenzungs- Schicht 5, oder auch ganz bis auf das Halbleitermaterial herab entfernt werden kann, werden Distanzelemente 16 (spacer) hergestellt, die Teil des Herstellungsprozesses der CMOS- φ 1 φ Φ

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Die Figur 11 zeigt den in der Figur 10 markierten Querschnitt, in dem das Pad-Oxid 22 und das Pad-Nitrid 23 als Schichten zwischen den gefüllten Gräben erkennbar sind. Die Oberseite wird mit einer streifenförmigen weiteren Maske versehen, die quer, vorzugsweise senkrecht, zu der Ausrichtung der zuvor verwendeten streifenförmigen Maske ausgerichtet ist. Unter Verwendung dieser weiteren Maske werden Öffnungen in dem Dielektrikum 21 hergestellt.

Die Figur 12 zeigt die damit erreichte Anordnung. Die strei- fenförmigen Anteile 24 der weiteren Maske, die hier stückweise mit gestrichelten Berandungen dargestellt sind, verlaufen senkrecht zu den geätzten und gefüllten Gräben. In denjenigen Bereichen der Oberseite, die von der weiteren Maske frei gelassen werden, wird das Dielektrikum 21 der gefüllten Gräben entfernt, so dass hier Öffnungen 25 gebildet werden. Das Dielektrikum 21 wird in diesen Öffnungen bis auf den Boden der Gräben entfernt.

Die Gate-Elektroden und die dazu selbstjustiert angeordneten Wortleitungen können in einem nächsten Verfahrensschritt wie oben beschrieben unter Verwendung der streifenförmig strukturierten Schicht 19 aus dielektrischem Material eingebracht werden. Es ist jedoch auch möglich, zunächst die Öffnungen 25 an den betreffenden Wänden mit dem Gate-Dielektrikum zu versehen und mit dem Material der Gate-Elektroden zu füllen und erst danach die Wortleitungen herzustellen. Es wird bei dieser Herstellungsvariante eine Schicht aus dem für die Wort- leitungen vorgesehenen Material (zum Beispiel W, WSi, Polysilizium) ganzflächige abgeschieden, also auch auf die in die Öffnungen eingebrachten Gate-Elektroden. Wenn für die Gate- Elektroden und die Wortleitungen dasselbe Material vorgesehen ist, können die Öffnungen 25 auch zusammen mit dem ganzflä- chigen Abscheiden dieses Materials auf der Oberseite gefüllt werden. Unter Verwendung einer dritten streifenförmigen Maske werden die Wortleitungen aus der ganzflächig abgeschiedenen Schicht strukturiert. Mit der dritten Maske können vorteilhaft auch die Gate-Elektroden von Transistoren strukturiert werden, die in einem an das Speicherfeld anschließenden Bereich einer Ansteuerschaltung oder in sonstigen Logikberei- chen einer auf demselben Chip integrierten Schaltung angeordnet sind. Damit wird auf einfache Weise eine Kontaktierung der Wortleitungen im Pitch des Arrays, das heißt in dem Abstand benachbarter Leitungen zueinander, mit den Schaltungskomponenten der Ansteuerschaltung zwecks Ansteuerung der Speichertransistoren mit den benötigten Spannungen ermöglicht. Da die dritte streifenförmige Maske aber nicht unbedingt exakt komplementär zu der zuvor verwendete Maske hergestellt wird, mit der die Öffnungen 25 gebildet wurden, kann es vorkommen, dass die Wortleitungen quer zu ihrer Längsrich- tung gegenüber den Gate-Elektroden etwas verschoben sind, also nicht zu den Gate-Elektroden vollständig justiert angeordnet sind.

In der Figur 13 ist wieder die Oberseite der Anordnung ent- sprechend der Figur 12 dargestellt, nachdem die Öffnungen 25 mit den Gate-Elektroden 26 gefüllt und die Wortleitungen 27 strukturiert wurden. Die Wortleitungen sind hier übertrieben deutlich so eingezeichnet, dass sie seitlich gegenüber den Gate-Elektroden 26 verschoben sind. Die Wortleitungen 27 überdecken die hier in der Aufsicht etwa quadratischen Gate- Elektroden 26 daher jeweils nur teilweise, und zwar in dem mit gestrichelt gezeichneten verdeckten Konturen dargestellten Bereich.

In einer weiteren Variante des Herstellungsverfahrens werden zunächst nur diejenigen Gräben geätzt und mit dielektrischem Material gefüllt, die als STI-Gräben für eine die Speicherzellenanordnung rings umgebende Isolation von der Ansteuerperipherie vorgesehen sind. Erst mit der Herstellung der do- tierten Bereiche für die Bitleitungen und Source und Drain werden die Gräben für die Gate-Elektroden in das Halbleitermaterial geätzt. Die zuvor beschriebene Ausführung hat aber den Vorteil, dass die Gräben bezüglich der äußeren STI selbs justiert ausgerichtet werden.

Im Anschluss an die Strukturierung der Wortleitungen werden die üblichen und an sich bekannten Prozessschritte zur Fertigstellung der Ansteuerbauelemente durchgeführt. Dazu gehören insbesondere die von der Speicherzellenstruktur unabhängig erfolgenden Implantationen für die Source- und Drain- Bereiche der Ansteuertransistoren einschließlich der LDD- und Pocke -Implantate . Eine Verdrahtung erfolgt über eine geeignete Anzahl von strukturierten Metallsierungsebenen, die in Zwischenmetalldielektrika angeordnet sind. Aus der Beschreibung der Herstellung der erfindungsgemäßen Speicherzellenanordnung ergibt sich deren Struktur und insbesondere der Auf- bau der einzelnen Speicherzelle, wie sie auch gesondert beansprucht ist .

Claims

Patentansprüche

1. Speicherzelle mit einem Speichertransistor, der an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschicht eine Gate-Elektrode (2) aufweist, die zwischen einem Source-Bereich (3) und einem Drain-Bereich (4) angeordnet ist, die in dem Halbleitermaterial ausgebildet sind, und die von dem Halbleitermaterial durch dielektrisches Material getrennt ist, d a d u r c h g e k e n n z e i c h n e t , d a s s zumindest zwischen dem Source-Bereich (3) und der Gate-Elektrode (2) und zwischen dem Drain-Bereich (4) und der Gate- Elektrode (2) eine Schichtfolge vorhanden ist, die eine Speicherschicht (6) zwischen Begrenzungsschichten (5, 7) umfasst.

2. Speicherzelle nach Anspruch 1, bei der die Gate-Elektrode (2) in einem in dem Halbleitermaterial ausgebildeten Graben angeordnet ist.

3. Speicherzelle nach Anspruch 1 oder 2, bei der zumindest eine Begrenzungsschicht (5) , die dem Halbleitermaterial zugewandt ist, ein Material mit einer relativen Dielektrizitätszahl von mindestens 3,9 ist.

4. Speicherzelle nach Anspruch 1 oder 2, bei der zumindest eine Begrenzungsschicht (5) , die dem Halbleitermaterial zugewandt ist, ein Material mit einer relativen Dielektrizitätszahl von mindestens 7,8 ist.

5. Speicherzelle nach Anspruch 1 oder 2, bei der zumindest eine Begrenzungsschicht (5) , die dem Halbleitermaterial zugewandt ist, ein Material mit einer relativen Dielektrizitätszahl von mindestens 20 ist.

6. Speicherzelle nach Anspruch 1 oder 2, bei der zwischen dem Halbleitermaterial und der Speicherschicht (6) eine Barrierenhδhe von mindestens 2 eV vorhanden ist.

7. Speicherzelle nach Anspruch 1 oder 2, bei der zumindest eine Begrenzungsschicht (5, 7) ein Oxid oder ein Silikat enthält.

8. Speicherzelle nach Anspruch 1 oder 2, bei der zumindest eine Begrenzungsschicht (5, 7) ein Nitrid oder ein Oxinitrid enthält .

9. Speicherzelle nach Anspruch 1 oder 2, bei der zumindest eine Begrenzungsschicht (5, 7) Al₂0₃ oder Ta₂0₅ enthält.

10. Speicherzelle nach einem der Ansprüche 1 bis 9, bei der die Speicherschicht (6) ein Material aus der Gruppe von undotiertem Silizium, Tantaloxid, Tantalat, Hafniumsilikat, Hafniumoxid, Titanoxid, Titanat, Zirkonoxid, Lanthanoxid und Aluminiumoxid ist.

11. Speicherzelle nach Anspruch 1 oder 2, bei der die Speicherschicht (6) Tantaloxid oder Tantalat ist.

12. Speicherzelle nach Anspruch 1 oder 2, bei der die Speicherschicht (6) Hafniumsilikat oder Hafniumoxid ist.

13. Speicherzelle nach Anspruch 1 oder 2, bei der die Speicherschicht (6) Titanoxid oder Titanat ist.

14. Speicherzelle nach Anspruch 1 oder 2, bei der die Speicherschicht (6) Zirkonoxid, Lanthanoxid oder Aluminiumoxid ist.

15. Anordnung aus Speicherzellen nach einem der Ansprüche 1 bis 14, die als Speicher vorgesehen ist, bei der die Gate-Elektroden (2) jeweils mit einer als Wortleitung vorgesehenen Leiterbahn (8) elektrisch leitend ver- bunden sind und in der der Source-Bereich (3) und der Drain-Bereich (4) einer Speicherzelle gleichzeitig als Drain-Bereich bzw. als Source- Bereich einer benachbarten Speicherzelle vorgesehen ist.

16. Anordnung nach Anspruch 15, bei der die die Speicherschicht (6) umfassende Schichtfolge auf dem Halbleitermaterial ganzflächig zwischen den Gate-Elektroden (2) und dem Halbleitermaterial und zwischen den Leiterbahnen (8) und dem Halbleitermaterial aufgebracht ist.

17. Anordnung nach Anspruch 15, bei der die Speicherschicht (6) zwischen den Wänden eines in dem Halbleitermaterial vorhandenen Grabens, in dem mindestens ei- ne Gate-Elektrode (2) angeordnet ist, und/oder zwischen zwei zueinander benachbarten Gräben unterbrochen ist.

18. Anordnung nach einem der Ansprüche 15 bis 17, bei der die Gate-Elektroden (2) in V-förmigen oder zumindest schräg ausgerichtete Wände aufweisenden Gräben in dem Halbleitermaterial angeordnet sind.

19. Anordnung nach einem der Ansprüche 15 bis 18, bei der der Abstand zwischen einem Source-Bereich (3) und einem Drain-Bereich (4) derselben Speicherzelle höchstens 180 nm beträgt .

20. Anordnung nach Anspruch 18, bei der der Abstand zwischen einem Source-Bereich (3) und einem Drain-Bereich (4) derselben Speicherzelle höchstens 150 nm beträgt .

21. Verfahren zur Herstellung einer Speicherzelle bzw. einer Anordnung nach einem der Ansprüche 1 bis 20, bei dem in einem ersten Schritt in einem Halbleiterkörper (1) oder einer Halbleiterschicht ein Graben (14) oder eine Mehrzahl von parallel zueinander verlaufenden Gräben und seitlich dar- an angrenzende, als Source (3) , Drain (4) und mindestens eine Bitleitung vorgesehene dotierte Bereiche hergestellt werden, in einem zweiten Schritt ein Speichermedium in den Gräben hergestellt wird, in einem dritten Schritt ein für eine jeweilige Gate-Elektrode (2) vorgesehenes elektrisch leitfähiges Material in den Graben bzw. die Gräben eingebracht wird und darauf mindestens eine als Wortleitung vorgesehene Leiterbahn (8) strukturiert wird.

22. Verfahren nach Anspruch 21, bei dem in dem ersten Schritt eine Mehrzahl von Gräben geätzt wird, diese Gräben mit einem Oxid gefüllt werden, eine Implantation von Dotierstoff zur Ausbildung der dotier- ten Bereiche vorgenommen wird und unter Verwendung einer Maske, die einen als STI-Gräben zur elektrischen Isolation vorgesehenen Anteil der Gräben abdeckt, das Oxid zumindest in Bereichen, die für eine Gate- Elektrode vorgesehen sind, entfernt wird.

23. Verfahren nach Anspruch 21 oder 22, bei dem in dem zweiten Schritt eine Schichtfolge aus einer unteren Begrenzungsschicht (5) , einer Speicherschicht (6) und einer oberen Begrenzungsschicht (7) aufgebracht wird.

24. Verfahren nach Anspruch 23, bei dem zwischen dem zweiten und dem dritten Schritt die obere Begrenzungsschicht und die Speicherschicht zumindest zwischen den Wänden eines in dem Halbleitermaterial vorhandenen Gra- bens, der für mindestens eine Gate-Elektrode vorgesehen ist, und/oder zwischen zwei zueinander benachbarten Gräben mindestens bis auf die untere Begrenzungsschicht reichend entfernt wird.

25. Verfahren nach einem der Ansprüche 21 bis 24, bei dem in dem ersten Schritt der Graben oder die Gräben mit dielektrischem Material gefüllt wird bzw. werden und unter Verwendung einer Maske Öffnungen (25) in dem dielektrischen Material hergestellt werden und in dem dritten Schritt das elektrisch leitfähige Material in jede solche Öffnung eingebracht wird.

26. Verfahren nach einem der Ansprüche 21 bis 24, bei dem in dem ersten Schritt der Graben oder die Gräben mit dielektrischem Material gefüllt wird bzw. werden, eine Schicht (19) aus dielektrischem Material aufgebracht wird, vor dem zweiten Schritt quer zu dem Graben oder den Gräben eine streifenformige Öffnung oder mehrere parallel zueinander ausgerichtete streifenformige Öffnungen in dem dielektrischen Material hergestellt wird bzw. werden und in dem dritten Schritt das elektrisch leitfähige Material in jede solche Öffnung eingebracht wird.