SU752476A1 - Ячейка пам ти - Google Patents

Ячейка пам ти Download PDF

Info

Publication number
SU752476A1
SU752476A1 SU782648477A SU2648477A SU752476A1 SU 752476 A1 SU752476 A1 SU 752476A1 SU 782648477 A SU782648477 A SU 782648477A SU 2648477 A SU2648477 A SU 2648477A SU 752476 A1 SU752476 A1 SU 752476A1
Authority
SU
USSR - Soviet Union
Prior art keywords
capacitor
mnop
voltage
ccd
semiconductor substrate
Prior art date
Application number
SU782648477A
Other languages
English (en)
Inventor
Всеволод Вадимович Калиников
Борис Иосифович Колкер
Original Assignee
Предприятие П/Я А-1889
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1889 filed Critical Предприятие П/Я А-1889
Priority to SU782648477A priority Critical patent/SU752476A1/ru
Application granted granted Critical
Publication of SU752476A1 publication Critical patent/SU752476A1/ru

Links

Landscapes

  • Semiconductor Memories (AREA)

Description

(54) ЯЧЕЙКА ПАМЯТИ
Изобретение относитс  к микроэлектронике и может быть использовано дл  создани  полупроводниковых запоминающих устройств ( ЗУ) как оперативных , так и электрически перепрограммируемых посто нных запоминающих устройств (ППЗУ) . Известны  чейки ППЗУ с произвольной выборкой, представл ющие собой р-канальный МНОП-транзистор, состо щий из слабо легированной кремниевой подложки п-типа, двух расположенных в приповерхностном слое подложки на некотором рассто нии друг от друга сильно легированных областей р-типа (сток и исток),  вл ющихс  диффузионными шинами (разр дна  шина и шина питани ) и последовательно на несенных на подложку слоев двуокиси кремни , нитрида кремни  и металлического сло ,  вл ющегос  затвором 11 и 2 . В другой  чейке пам ти -используетс  сочетание ПЗС сдвигового регистра и запоминающего МНОП-конденсатора , в котором после каждого третьего ПЗС-элемента расположен МНОП-конденсатор . Здесь на кремниевую .подложку п-типа последовательно нанесены слои двуокиси кремни  переменной толщины (в области ПЗС-злемента толщина сло  составл ет 500 А ,а в области МНОП-конденсатора - 20 А ) и нитрида кремни  толщиной 500 А , на слое нитрида кремни  расположены алюминиевые электроды, служащие затворами ПЗС-элемента и МНОП-конденсатора З . Недостатком описанных конструкций  вл етс  больша  площадь  чейки и отсутствие произвольной выборки из ЗУ на основе данной  чейки. Наиболее близким к изобретению техническим решением  вл етс   чейка пам ти, содержаща  полупроводниковую подложку с V-образными параллельными канавками, расположенными в приповерхностном слое полупроводниковой подложки до соединени  с легированными диффузионными област ми внутри полупроводниковой подложки , противоположного ей типа проводимости , первый слой диэлектрика на поверхности которого в V-образных параллельных канавках размещены тактовые шины, на поверхности которых и первого сло  диэлектрика расположен второй защитный слой диэлектрика . Кроме того, в полупроводниковой подложке размещены также разр дные диффузионные шины 4 .
Недостатком этой  чейки  вл етс  только оперативный режим работы и трудность стирани  информации в режиме ППЗУ.
Цель изобретени  - повышение степени интеграции  чейки пам ти и-обеспечение произвольной выборки в сочетании с последовательной выборкой и электрическим стиранием информации. Поставленна  цель достигаетс  тем, что в  чейку пам ти введены шины выборки , расположенные на втором слое диэлектрика перпендикул рно тактовым шинам, и образующие с полупроводниковой подложкой между тактовыми шинами МНОП-конденсаторы,
И тем, что легированные диффузионные области выполнены одинаково с полупроводниковой подложкой типа проводимости и с концентрацией примеси не менее, чем в 10 раз превышающей концентрацию примеси в полупроводниковой подложке.
На фиг. 1 показана предлагаема   чейка пам ти; на фиг. 2 - перенос зар да в ПЗС-элементе; на фиг. 3 и 4по снение работы  чейки при записи- и считывании информации, соответственно; на фиг. 5 - возможна  конструкци  матрицы пам ти.
В полупроводниковой подложке 1 выполнены V-канавки 2, дно которых находитс  в контакте с диффузионными област ми 3, выполненными в подложке и совпадающими с ней по типу проводимости . В промежутках между V-канавками расположены элементы запоминающего МНОП-конденсатора : диэлектрические слои 4 SiO - толщиной 2050 А и Si 2,4 - 5 толщиной 600-1000 А и АЕ шины 6 выборки.
На боковых гран х V-канавок, примыкающих к запоминающему конденсатору , последовательно расположены элементы ПЗС структуры, включающей подзатворный окисел 7 из SiOj толщиной 1000-1200 А, совпадающий с диэлектрическим слоем 4 запоминающего конденсатора, и тактовые электроды 8 и 9 из поликремни , изолированного от электрода МНОП-конденсатора окислом 10. Области 3 служат дл  увеличени  порогового напр жени  участка о ПЗС-элемента, расположенного в углублении V-канавки. Концентраци  примес в области не менее, чем в 10 ра превышает концентрацию примеси в подложке , что обеспечивает пороговое напр жение на указанном участке больше чем максимальное рабочее напр жение на ПЗС-электроде.
Рассмотрим передачу зар да в ПЗСэлементе запоминающего устройства (фиг. 2). На полупроводниковой подложке ,1 п-типа расположены р + область 11, образующа  с подложкой р-п
:переход, подзатворный диэлектрик 7 (фиг, 1) толщиной 1000 + 1200 А н шина 8, например из поликристаллического кремни  (фиг. 1) . Отрицательное напр жение на конце шины 8 подаетс  таким образом, что iVj, I dil где Vjj - напр жение на конце шины 8 на границе с областью 11, V напр жение на противоположном конце шины В. В результате в полупроводниковой подложке под электродом образуетс  потенциальна   ма, причем глубина ее в месте приложени  V меньше, чем в месте приложени  Vj . Если входной р-п переход заземлен / О (где Vg напр жение на р-п переходе) , то из р+ области 11 перетекают в потенциальную  му неосновные носители( дырки) и за счет действи  градиента напр жений под шиной перемещаютс  в место большего поверхностного потенциа0 -ла (место приложени  М, ) . Аналогично в конструкции, показанной на фиг. 1, передача зар да осуществл етс  по боковьа1 гран м V-канавки.
Область р+11 не  вл етс  конструктивным элементбм  чейки пам ти и показана только дл  иллюстрации работы ПЗС-элемента устройства.
Запись логического О в МНОП-конденсатор осуществл етс  следующим образом (фиг. 3).
На шину МНОП -конденсатора 6 подаетс  отрицательное напр жение 3540 В. При этом под МНОП-конденсатором образуетс  глубока  потенциальна   ма (условно показанна  штриховой линией). Заполнение потенциальной  мы под МНОП-конденсатором неосновными носител ми осуществл етс  по ПЗС-элементу, расположенному в V-канавках. Перетекание зар да из потенциальной  мы , образованной на боковой грани V-канавки в потенциальную  му МНОП-конденсатора осуществл етс  при большем поверхностном потенциале под МНОП-конденсатором относительно , поверхностного потенциала боковой грани V-канавки, т. е.
I з| lUjJ при Vj О,
где Vj - напр жение на затворе МНОП-конденсатора; напр жение на ПЗС шине 8;
Vd, напр жение на ПЗС шине 9. А, ЗаЪюлнение потенциальной  мы неосновными носител ми, при М 3540 В (напр жение записи в МНОП-элементе пам ти ) ведет к накоплению зар да на границе раздела окисел 4нитрид кремни  5, т.,е. увеличению порогового напр жени  МНОП-конденсатора , что соответствует записи лоQ гического О.

Claims (4)

1. Микроэлектроника и полупровод-никовые приборы. Вып. 1, 1976, М. , Сов. радио, с. 58-76.
ug.-f
1/.
1
Z
©@© ,
S)u.2.
Фич.Ъ
2.Патент США W 3893085, кл. 340-173, 1975.
3. J.pf Solid State Cirenlts 1974, V. SC.-9, № 3, p. 148-150.
4. Электроника, 1977, № 17, с, 42-45 (прототип).
У
Ч V,
о S
11
SU782648477A 1978-07-24 1978-07-24 Ячейка пам ти SU752476A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782648477A SU752476A1 (ru) 1978-07-24 1978-07-24 Ячейка пам ти

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782648477A SU752476A1 (ru) 1978-07-24 1978-07-24 Ячейка пам ти

Publications (1)

Publication Number Publication Date
SU752476A1 true SU752476A1 (ru) 1980-07-30

Family

ID=20778705

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782648477A SU752476A1 (ru) 1978-07-24 1978-07-24 Ячейка пам ти

Country Status (1)

Country Link
SU (1) SU752476A1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844584B2 (en) 2000-08-11 2005-01-18 Infineon Technologies Ag Memory cell, memory cell configuration and fabrication method
RU2642960C2 (ru) * 2013-09-11 2018-01-29 Тосиба Мемори Корпорейшн Полупроводниковое запоминающее устройство

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844584B2 (en) 2000-08-11 2005-01-18 Infineon Technologies Ag Memory cell, memory cell configuration and fabrication method
RU2642960C2 (ru) * 2013-09-11 2018-01-29 Тосиба Мемори Корпорейшн Полупроводниковое запоминающее устройство

Similar Documents

Publication Publication Date Title
US3984822A (en) Double polycrystalline silicon gate memory device
US4425631A (en) Non-volatile programmable integrated semiconductor memory cell
US5355330A (en) Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode
US4016588A (en) Non-volatile semiconductor memory device
US3996657A (en) Double polycrystalline silicon gate memory device
KR970063683A (ko) 메모리 셀 장치 및 그 제조 방법
US5506431A (en) Double poly trenched channel accelerated tunneling electron (DPT-CATE) cell, for memory applications
JP4488565B2 (ja) 半導体記憶装置の製造方法
US4658283A (en) Semiconductor integrated circuit device having a carrier trapping trench arrangement
JP3272979B2 (ja) 半導体装置
US4369564A (en) VMOS Memory cell and method for making same
US4257056A (en) Electrically erasable read only memory
US4084108A (en) Integrated circuit device
KR970024197A (ko) 반도체 메모리 장치 및 제조방법
EP1143525A2 (en) Transistor-type ferroelectric nonvolatile memory element
US3774087A (en) Memory elements
KR100253778B1 (ko) 불휘발성 반도체 메모리장치 및 그 제조방법
US7132751B2 (en) Memory cell using silicon carbide
KR19990028827A (ko) 전기적으로 기록가능하고 소거가능한 판독전용 메모리 셀 장치및 그 제조방법
US4233616A (en) Semiconductor non-volatile memory
JPS61185965A (ja) メモリセルおよびその製法
US4364075A (en) CMOS Dynamic RAM cell and method of fabrication
CN106952924A (zh) 具有高耦合比率的闪存器件
KR20170055031A (ko) 터널링 전계효과 트랜지스터를 이용한 1t 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이
KR900005664B1 (ko) 반도체 기억장치