EP1512179A1 - Verfahren zur herstellung von nrom-speicherzellen mit grabentransistoren - Google Patents

Verfahren zur herstellung von nrom-speicherzellen mit grabentransistoren

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Publication number
EP1512179A1
EP1512179A1 EP03735305A EP03735305A EP1512179A1 EP 1512179 A1 EP1512179 A1 EP 1512179A1 EP 03735305 A EP03735305 A EP 03735305A EP 03735305 A EP03735305 A EP 03735305A EP 1512179 A1 EP1512179 A1 EP 1512179A1
Authority
EP
European Patent Office
Prior art keywords
layer
bit line
trench
etching
line layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03735305A
Other languages
English (en)
French (fr)
Inventor
Christoph Kleint
Christoph Ludwig
Josef Willer
Joachim Deppe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Qimonda Flash GmbH
Original Assignee
Infineon Technologies AG
Qimonda Flash GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, Qimonda Flash GmbH filed Critical Infineon Technologies AG
Publication of EP1512179A1 publication Critical patent/EP1512179A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a manufacturing method for NROMs with trench transistors and separate bit lines.
  • the smallest non-volatile memory cells are required for the highest integration density in multimedia applications.
  • DE 100 39 441 A1 describes a memory cell with a trench transistor which is arranged in a trench formed on an upper side of a semiconductor body.
  • An oxide-nitride-oxide layer sequence (O ⁇ O layer) is present as a storage layer between the gate electrode introduced into the trench and the source region adjoining it on the side and the drain region adjoining it on the other side. This sequence of layers is intended for trapping charge carriers (hot electrons) at the source and drain.
  • DE 101 29 958 describes a memory cell arrangement in which a further reduction in the dimensions of the memory cells while at the same time keeping the access time for writing and reading sufficiently short is achieved by designing the bit lines to be sufficiently low-resistance.
  • separate layers or layer sequences structured as strips are arranged as bit lines on the doped source / drain regions of the individual memory transistors corresponding to the bit lines.
  • These layer sequences can comprise doped polysilicon or a metallic layer.
  • the metallic layer can be a siliconized metal layer which is produced by the process known under the name "Salicide” as an abbreviation of Seif-aligned-Silicide.
  • NROM memory cells are described in the publication by B. Eitan et al .: "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell” in IEEE Electron Device Letters 21, 543 (2000). Because of the special material properties, source / drain voltages of 4 to 5 volts are typically required for such memory cells during programming and erasing. The channel lengths of the memory transistor can therefore not be produced significantly below 200 nm. However, it would be desirable if, despite this channel length of 200 nm, the width of the bit lines could be reduced so that a cell area of less than 5 F 2 is possible.
  • bit lines with a sufficiently low electrical resistance are desirable so that multiple connection of the bit lines at intervals within the memory cell array (bitline strapping) could be dispensed with, so that no contact holes for the electrical connection of the bit lines would have to be made between the word lines and as a result the area required between the word lines could be reduced.
  • the memory transistor is formed in a trench on an upper side of a semiconductor body or a semiconductor layer.
  • the gate electrode is in this Trench introduced and is separated from the laterally adjacent source / drain regions by a storage layer, in particular an ONO layer.
  • electrically conductive layers are arranged above the source / drain regions, which preferably comprise several layer layers. It is important to be able to determine the trench depth relative to the depth of the source / drain regions, so that the position at which the lower boundary surface of the source / drain regions adjoins the trench, the so-called junction, can be set precisely. As a result, the channel length between the two-sided junctions is set very precisely according to the specified value.
  • this is achieved by introducing an implantation for determining the position of the junctions after the structuring of the bit line layer and before the etching of the trench, or the structuring of the bit line layer after implantation of the source / drain regions using a etching stop layer arranged on the semiconductor material. In this way it is achieved that after the structuring of the low-resistance bit lines, the distance between the top of the semiconductor material into which the trench is etched and the depth of the position of the junctions measured therefrom has exactly the predetermined value.
  • the relevant position of the upper side of the semiconductor material results when the bit lines are etched.
  • the depth of the position of the junctions is then set by means of a separately introduced implantation of dopant, with which the source / drain regions are finally formed. If the implants for the source / drain regions were introduced before the bit lines were produced, an etching stop layer ensures that the original top side of the semiconductor material remains intact during the structuring of the bit lines, so that In this case, too, the distance of this upper side from the junctions maintains the original value.
  • etch stop layer which is initially applied over the entire surface
  • a good electrical transition between the bit lines and the regions of source and drain can be produced by partially removing the etch stop layer under the bit lines on both sides and the resulting gaps with an electrical one conductive contact layer, e.g. B. made of conductive doped polysilicon.
  • Figures 1.1 to 5.1 show cross sections through intermediate products after various steps of a preferred first embodiment of the method.
  • Figures 2.2 to 4.2 show cross sections corresponding to Figures 2.1 to 4.1 for a further embodiment of the method.
  • FIGS. 2.3 to 4.3 show cross sections corresponding to FIGS. 2.1 to 4.1 for a further exemplary embodiment of the method.
  • a preferred exemplary embodiment of the method begins in accordance with the cross section shown in FIG. 1.1, starting from a semiconductor body or a semiconductor layer applied to a substrate, to which or first a pad oxide / nitride is applied in a manner known per se.
  • the semiconductor body 1 preferably has a basic doping which is weakly p-conductive.
  • An n + -doped well is formed on the upper side provided with the pad oxide by introducing dopant.
  • the pad Oxide layer later serves as etch stop layer 2.
  • An oxide is preferred here, although in principle any material is suitable as etch stop layer 2, with respect to which the material of the bit line layers to be applied can be selectively etched.
  • STI shallow trench isolation
  • Memory cells are provided which run at regular intervals in front of and behind the drawing plane and parallel to the drawing plane with respect to the cross section shown in FIG. 1.1. Trough implants for the formation of CMOS transistors in the control periphery can also be introduced at this stage of the method. These method steps are carried out in a manner known per se, as in the production of conventional memory cell arrays.
  • a resist mask 21 is then applied, which has openings in the areas of the bit lines to be produced. Using this resist mask 21, the etching stop layer 2, here the pad oxide, is removed in some areas.
  • At least one electrically conductive bit line layer is then applied to the upper side.
  • a layer stack is preferably applied here, which first comprises a first bit line layer 3 made of polysilicon, a second bit line layer 4 made of a metal or metal silicide and a hard mask layer 5.
  • a thin anti-reflective layer is preferably applied in a manner known per se, which is not shown in the figure.
  • the hard mask layer 5 is first structured by means of a photolithography, so that the second bit line layer 4 and the first bit line layer 3 can then be etched back using the hard mask produced in this way.
  • the etching of the first bit line layer 3, which here is preferably polysilicon, can be continued a little further to ensure that all remaining portions of the polysilicon have been removed.
  • the structure shown in FIG. 2.1 is obtained, in which the first n + implant for forming the n + well 19 in the p-type semiconductor body 1, indicated by the dashed line, is also shown.
  • bit line webs laterally it is expedient to cover the bit line webs laterally with a thin oxide layer 6.
  • a thin oxide layer 6 This is shown in cross section in FIG. 3.1, in which it is assumed that the first bit line layer 3 is polysilicon and the second bit line layer 4 is a metallic layer, in particular a metal silicide. These layers are therefore oxidized on the surface, so that the thin oxide layer 6 covers the semiconductor material and the flanks of the bit line webs.
  • the hard mask layer 5, the z. B. is a nitride is not oxidized or only slightly.
  • spacers 7 are then produced on the flanks of the bit line webs, preferably by first depositing a uniform thickness of a nitride layer over the entire surface and then etching this layer back in an anisotropic etching step to such an extent that the spacers shown in FIG. 4.1 7 left.
  • the thin oxide layer 6 again serves as an etching stop layer, so that the top of the semiconductor body 1 is not attacked.
  • the trenches provided for the memory transistors are then etched out between the spacers 7 produced. This is done using A so-called break-through step, in which, as usual, in several successive etching steps, the thin oxide layer 6 is first removed and then the semiconductor material is etched out in trench form.
  • the trench 8 shown in FIG. 4.1 is thus formed. Because of the previously existing etch stop layer 2 or the oxide layer 6, the upper side of the semiconductor body 1 was located at a precisely defined distance from the lower boundary surface of the source / drain regions before the trench etching, as shown in broken lines in FIG. 4.1. Where this interface meets the trench walls are the so-called junctions, which define the beginning and the end of the channel area arranged between them. The channel area is located on the top of the semiconductor material between the junctions in the area of the trench bottom. After the trench 8 has been etched, the walls and the bottom of the trench can be improved by applying a sacrificial layer made of a thin oxide, which is subsequently removed. The storage layer provided can then be applied to the surface of the semiconductor material which has been improved in this way.
  • FIG. 5.1 shows in cross section that the storage layer 9 is applied over the entire area to the structure shown in FIG. 4.1.
  • the storage layer 9 is preferably an oxide-nitride-oxide layer sequence in which the nitride layer is provided as the storage medium and the two oxide layers are provided as boundary layers for trapping charge carriers.
  • the memory layer 9 can be removed photolithographically and replaced by suitable dielectric layers as the gate oxide of the drive transistors.
  • a first word line layer 10 made of doped polysilicon is then preferably applied to produce the gate electrodes of the memory transistors. That part of this The first word line layer 10, which fills the respective trench, forms a relevant gate electrode 18.
  • STI isolation trenches can have been introduced into the semiconductor material in parallel with the word lines. The trenches are therefore interrupted in the longitudinal direction by the insulating material, in particular silicon dioxide, so that in this last method step the material of the first word line layer 10 is only introduced into the trenches 8 of the memory transistors between the STI insulation trenches.
  • the gate electrodes 18 produced in this way are separated from the source / drain regions 15 by the storage layer 9.
  • the channel region 17 is located between the junctions 16 directly below the storage layer 9 in the semiconductor material.
  • a second word line layer 11, which is applied to the top of the first word line layer 10, is preferably a metal silicide, in particular tungsten silicide (WSi).
  • a further hard mask layer 12 applied thereon serves to structure the word lines as strips which run from left to right in FIG. 5.1 within the plane of the drawing. to
  • FIG. 2.2 A cross section corresponding to the method step in FIG. 2.1 is shown in FIG. 2.2. It is here the n + tub 19 for training the
  • the structuring of the bit line strips which here likewise comprise a first bit line layer 3 (preferably conductively doped polysilicon), a second bit line view 4 (preferably tungsten silicide) and a hard mask layer 5, is etched into the semiconductor material. Is between the bit line strips Therefore, the top of the semiconductor body 1 is lowered accordingly, so that here the distance between the lower interface of the n + well and the top of the semiconductor body 1 is reduced. In order to safely separate the bit line strips from one another, the etching process is continued here until all material of the first bit line layer 3 has been removed.
  • the n + well 19 is initially formed here only with a small depth, which but is sufficient to achieve a good electrical transition between the bit line strips and the semiconductor material underneath. Only after the bit line webs have been etched does the actual n + doping take place, with which the regions of source and drain are produced and the positions of the junctions are determined.
  • the further source / drain implantation is shown in cross section in FIG. 3.2 with the doped n + region 20.
  • the somewhat flatter profile of the dopant concentration under the bit line webs is indicated by the curved lower dashed line. It can be seen from this that the further tub implant 20 was only inserted after the bit line webs had been produced.
  • the implantation dose is set here in such a way that the lower boundary surface of the further tub implant 20 has an intended distance from the upper side of the semiconductor material between the bit line webs. This is then followed in the manner described above to produce a thin oxide layer 6 which covers the flanks of the bit line webs.
  • the cross section shown in FIG. 4.2 corresponds to the cross section of FIG. 4.1 after the production of the spacers 7 and the etching of the trench 8.
  • the position of the junctions is determined by the position of the lower boundary surface of the further tub implant on the walls of the trench 8, is located in the intended distance from the top of the semiconductor body in the region between the bit line webs, so that the etching depth is also here when the trench 8 is etched can be set so precisely that the intended channel length is produced.
  • Another exemplary embodiment of the method is based on an etching stop layer 2 covering the entire surface.
  • the bit line layers are on the etch stop layer 2, z. B. the pad oxide layer applied.
  • the cross section which is shown in Figure 2.3, shows the arrangement after the etching of the bit line webs. It is shown here that even when an etching stop layer 2 is used, the implantation of the dopant, which is provided for the regions of source and drain, can be carried out in two steps before the bit line layers are applied and after the bit line layers are applied. An n + tub 19 and a further tub implant 20 are therefore also shown here.
  • the etching stop layer 2 is present over the entire area, there is initially only insufficient electrical contact between the n + well 19 and the first bit line layer 3 (preferably conductively doped polysilicon). The etch stop layer 2 is therefore removed, so that only a small proportion of the etch stop layer 2 remains below the bit line webs.
  • a contact layer 13 is applied over the entire surface, which is preferably a thin, electrically conductive polysilicon layer. With this contact layer 13, the spaces on both sides between the bit line strip and the semiconductor body 1 are filled. In this way, there is a good electrical transition between the bit line webs and the semiconductor material of the n + well 19. Die remaining portions of the contact layer 13 on and between the bit line webs are removed.
  • FIG. 4.3 the structure achieved with this exemplary embodiment of the method is shown in cross section in accordance with the method step of FIG. 4.1. Below the bit line webs there is a remaining portion of the etch stop layer 2 and the remaining portions 14 of the contact layer 13. The structure shown otherwise corresponds to the structure according to FIG. 4.1, the same reference numerals designating the same parts.

Landscapes

  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Es wird eine elektrisch leitfähige Bitleitungsschicht aufgebracht und in parallel zueinander angeordnete Anteile strukturiert, bevor der Graben in das Halbleitermaterial geätzt wird, wobei nach dem Strukturieren der Bitleitungsschicht (3, 4) und vor der Ätzung des Grabens eine Implantation zur Festlegung der Position der Junctions eingebracht wird oder nach der Implantation der n<+>-Wanne (19) für die Source-/Drain-Bereiche die Bitleitungsschicht (3, 4) unter Verwendung einer auf dem Halbleiterkörper (1) angeordneten Ätzstoppschicht (2) strukturiert wird.

Description

Besehreibung
Verfahren zur Herstellung von NROM-Speicherzellen mit Grabentransistoren
Die vorliegende Erfindung betrifft ein Herstellungsverfahren für NROMs mit Grabentransistoren und separaten Bitleitungen.
Kleinste nichtflüchtige Speicherzellen werden für höchste In- tegrationsdichte bei Multimedia-Anwendungen benötigt. Die
Weiterentwicklung der Halbleitertechnik ermöglicht zunehmend größere Speicherkapazitäten, die im Rahmen herkömmlicher Herstellungstechnologien jedoch nicht erreicht werden.
In der DE 100 39 441 AI ist eine Speicherzelle mit einem Grabentransistor beschrieben, der in einem an einer Oberseite eines Halbleiterkörpers ausgebildeten Graben angeordnet ist. Zwischen der in den Graben eingebrachten Gate-Elektrode und dem daran seitlich angrenzenden Source-Bereich und dem auf der anderen Seite daran angrenzenden Drain-Bereich ist jeweils eine Oxid-Nitrid-Oxid-Schichtfolge (OΝO-Schicht) als Speicherschicht vorhanden. Diese Schichtfolge ist für das Einfangen von Ladungsträgern (hot electrons) an Source und Drain vorgesehen.
In der DE 101 29 958 ist eine Speicherzellenanordnung beschrieben, bei der eine weitere Verringerung der Abmessungen der Speicherzellen bei gleichzeitig ausreichend niedrig gehaltener Zugriffszeit zum Schreiben und Lesen dadurch er- reicht wird, dass die Bitleitungen ausreichend niederohmig ausgebildet werden. Zu diesem Zweck sind auf den dotierten Source-/Drain-Bereichen der einzelnen Speichertransistoren entsprechend den Bitleitungen streifenförmig strukturierte gesonderte Schichten oder Schichtfolgen als Bitleitungen an- geordnet. Diese Schichtfolgen können dotiertes Polysilizium oder eine metallische Schicht umfassen. Insbesondere kann die metallische Schicht eine silizierte Metallschicht sein, die nach dem Verfahren hergestellt wird, das unter der Bezeichnung "Salicide" als Abkürzung von Seif-aligned-Silicide bekannt ist.
NROM-Speicherzellen sind in der Veröffentlichung von B. Eitan et al.: "NROM: A Novel Localized Trapping, 2 -Bit Nonvolatile Memory Cell" in IEEE Electron Device Letters 21, 543 (2000) beschrieben. Wegen der besonderen Materialeigenschaften sind für derartige Speicherzellen typisch Source-/Drain-Spannungen von 4 bis 5 Volt während des Programmierens und Löschens erforderlich. Die Kanallängen des Speichertransistors können daher nicht wesentlich unterhalb 200 nm hergestellt werden. Es wäre jedoch wünschenswert, wenn trotz dieser Kanallänge von 200 nm die Breite der Bitleitungen so reduziert werden könnte, dass eine Zellenfläche von weniger als 5 F2 möglich ist. Außerdem wünschenswert sind Bitleitungen mit ausreichend geringem elektrischem Widerstand, so dass auf mehrfachen An- schluss der Bitleitungen in Abständen innerhalb des Speicherzellenfeldes (bitline strapping) verzichtet werden könnte, zwischen den Wortleitungen keine Kontaktlöcher für den elektrischen Anschluss der Bitleitungen hergestellt werden müss- ten und dadurch die zwischen den Wortleitungen erforderliche Fläche reduziert werden könnte .
Aufgabe der vorliegenden Erfindung ist es, anzugeben, wie bei der Herstellung von NROM-Speicherzellen die vorgenannten Anforderungen erfüllt werden können und gleichzeitig erreicht wird, die Fabrikationsstreuungen auf ein Minimum zu reduzieren.
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 gelöst . Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem Verfahren wird der Speichertransistor in einem Graben an einer Oberseite eines Halbleiterkörpers oder einer Halbleiterschicht ausgebildet. Die Gate-Elektrode wird in diesen Graben eingebracht und ist von den seitlich daran angrenzenden Source-/Drain-Bereichen durch eine Speicherschicht, insbesondere eine ONO-Schicht , getrennt. Parallel zu den Gräben sind über den Source-/Drain-Bereichen elektrisch leitfähige Schichten angeordnet, die vorzugsweise mehrere Schichtlagen umfassen. Es ist wichtig, die Grabentiefe relativ zu der Tiefe der Source-/Drain-Bereiche festlegen zu können, so dass die Position, an der die untere Begrenzungsfläche der Source- /Drain-Bereiche an den Graben angrenzt, die so genannte Junc- tion, genau eingestellt werden kann. Dadurch wird die zwischen den beidseitigen Junctions liegende Kanallänge sehr genau entsprechend dem vorgegebenen Wert eingestellt.
Bei dem Verfahren wird das dadurch erreicht, dass eine Im- plantation zur Festlegung der Position der Junctions nach dem Strukturieren der Bitleitungsschicht und vor der Ätzung des Grabens eingebracht wird oder die Strukturierung der Bitleitungsschicht nach einer Implantation der Source-/Drain- Bereiche unter Verwendung einer auf dem Halbleitermaterial angeordneten Ätzstoppschicht erfolgt. So wird erreicht, dass nach dem Strukturieren der niederohmigen Bitleitungen in jedem Fall der Abstand zwischen der Oberseite des Halbleitermaterials, in das der Graben geätzt wird, und der davon ausgehend gemessenen Tiefe der Position der Junctions genau den vorgegebenen Wert besitzt.
Falls keine gesonderte Ätzstoppschicht verwendet wird, ergibt sich die maßgebliche Position der Oberseite des Halbleitermaterials beim Ätzen der Bitleitungen. Die Tiefe der Position der Junctions wird in diesem Fall anschließend durch eine gesondert eingebrachte Implantation von Dotierstoff eingestellt, mit der die Source-/Drain-Bereiche endgültig ausbildet werden. Falls die Implantate für die Source-/Drain- Bereiche bereits vor dem Herstellen der Bitleitungen einge- bracht wurden, wird durch eine ÄtzstoppSchicht erreicht, dass die ursprüngliche Oberseite des Halbleitermaterials bei der Strukturierung der Bitleitungen unversehrt bleibt, so dass auch in diesem Fall der Abstand dieser Oberseite von den Junctions den ursprünglichen Wert beibehält. Bei Verwendung einer Ätzstoppschicht, die zunächst ganzflächig aufgebracht wird, kann ein guter elektrischer Übergang zwischen den Bit- leitungen und den Bereichen von Source und Drain dadurch hergestellt werden, dass die Ätzstoppschicht unter den Bitleitungen beidseitig zum Teil entfernt wird und die entstehenden Zwischenräume mit einer elektrisch leitfähigen Kontaktschicht, z. B. aus leitfähig dotiertem Polysilizium, aufge- füllt werden.
Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten Figuren, die jeweils Querschnitte von Zwischenprodukten nach verschiedenen Schritten des Herstellungsverfahrens zeigen.
Die Figuren 1.1 bis 5.1 zeigen Querschnitte durch Zwischenprodukte nach verschiedenen Schritten eines bevorzugten ersten Ausführungsbeispiels des Verfahrens.
Die Figuren 2.2 bis 4.2 zeigen Querschnitte entsprechend den Figuren 2.1 bis 4.1 für ein weiteres Ausführungsbeispiel des Verfahrens .
Die Figuren 2.3 bis 4.3 zeigen Querschnitte entsprechend den Figuren 2.1 bis 4.1 für ein weiteres Ausführungsbeispiel des Verfahrens .
Ein bevorzugtes Ausführungsbeispiel des Verfahrens beginnt gemäß dem in der Figur 1.1 dargestellten Querschnitt ausgehend von einem Halbleiterkörper oder einer auf einem Substrat aufgebrachten Halbleiterschicht, auf dem bzw. auf der zunächst in an sich bekannter Weise ein Pad-Oxid/Nitrid aufgebracht wird. Der Halbleiterkörper 1 besitzt vorzugsweise eine Grunddotierung, die schwach p-leitend ist. An der mit dem Pad-Oxid versehenen Oberseite ist eine n+-dotierte Wanne durch Einbringen von Dotierstoff ausgebildet. Die Pad- Oxidschicht dient später als Ätzstoppschicht 2. Es wird hier ein Oxid bevorzugt, obwohl als Ätzstoppschicht 2 im Prinzip jedes Material geeignet ist, bezüglich dessen das Material der aufzubringenden Bitleitungsschichten selektiv ätzbar ist.
An dieser Stelle des Verfahrens werden vorzugsweise alle STI- Isolationen (Shallow Trench Isolation) hergestellt. Diese STI-Isolationen können das gesamte Speicherzellenfeld oder einzelne Blöcke des Speicherzellenfeldes umgeben. Es können zusätzlich solche Isolationsgräben zwischen den einzelnen
Speicherzellen vorgesehen sein, die bezüglich des in der Figur 1.1 dargestellten Querschnitts in regelmäßigen Abständen vor und hinter der Zeichenebene und parallel zu der Zeichenebene verlaufen. Wannenimplantate zur Ausbildung von CMOS- Transistoren der Ansteuerperipherie können in diesem Stadium des Verfahrens ebenfalls eingebracht werden. Diese Verfahrensschritte werden in einer an sich bekannten Weise wie bei der Herstellung üblicher Speicherzellenfelder ausgeführt. Es wird dann eine Lackmaske 21 aufgebracht, die Öffnungen in den Bereichen der herzustellenden Bitleitungen aufweist. Unter Verwendung dieser Lackmaske 21 wird die Ätzstoppschicht 2, hier das Pad-Oxid, bereichsweise entfernt.
Es wird dann gemäß Figur 2.1 mindestens eine elektrisch leit- fähige Bitleitungsschicht auf die Oberseite aufgebracht. Vorzugsweise wird hier ein Schichtstapel aufgebracht, der zunächst eine erste Bitleitungsschicht 3 aus Polysilizium, eine zweite Bitleitungsschicht 4 aus einem Metall oder Metallsili- zid und eine Hartmaskenschicht 5 umfasst . Zur Erleichterung der nachfolgenden Lithographieschritte wird vorzugsweise in an sich bekannter Weise auf die Oberseite noch eine dünne An- tireflexschicht aufgebracht, die in der Figur nicht eingezeichnet ist. Dann wird mittels einer Fotolithographie zunächst die Hartmaskenschicht 5 strukturiert, so dass an- schließend die zweite Bitleitungsschicht 4 und die erste Bitleitungsschicht 3 unter Verwendung der so hergestellten Hart- maske rückgeätzt werden können. Da in den Bereichen zwischen den herzustellenden Bitleitungs- stegen noch die restlichen Anteile der Ätzstoppschicht 2 vorhanden sind, ergibt sich beim Erreichen dieser Ätzstopp- Schicht 2 ein deutliches Signal, dass der Endpunkt der Ätzung erreicht ist. Nach Bedarf kann das Ätzen der ersten Bitleitungsschicht 3, die hier vorzugsweise Polysilizium ist, noch etwas weiter fortgesetzt werden, um sicherzustellen, dass alle restlichen Anteile des Polysiliziums entfernt worden sind. Auf diese Weise erhält man die in der Figur 2.1 dargestellte Struktur, in der auch das erste n+-Implantat zur Ausbildung der n+-Wanne 19 in dem p-leitenden Halbleiterkörper 1, durch die gestrichelte Linie kenntlich gemacht, eingezeichnet ist.
Bei dem hier beschriebenen Ausführungsbeispiel ist es zweckmäßig, als nächstes die Bitleitungsstege seitlich mit einer dünnen Oxidschicht 6 zu bedecken. Das ist im Querschnitt in der Figur 3.1 dargestellt, bei der davon ausgegangen ist, dass die erste Bitleitungsschicht 3 Polysilizium und die zweite Bitleitungsschicht 4 eine metallische Schicht, insbesondere ein Metallsilizid, ist. Diese Schichten werden daher oberflächlich oxidiert, so dass die dünne Oxidschicht 6 das Halbleitermaterial und die Flanken der Bitleitungsstege bedeckt. Die Hartmaskenschicht 5, die z. B. ein Nitrid ist, wird dabei nicht oder nur geringfügig oxidiert.
Entsprechend dem Querschnitt der Figur 4.1 werden dann an den Flanken der Bitleitungsstege Spacer 7 hergestellt, vorzugsweise, indem zunächst ganzflächig eine Nitridschicht in gleichmäßiger Dicke abgeschieden wird und diese Schicht anschließend in einem anisotropen Ätzschritt so weit rückgeätzt wird, dass die in der Figur 4.1 eingezeichneten Spacer 7 übrig bleiben. Die dünne Oxidschicht 6 dient hierbei wieder als Ätzstoppschicht, so dass die Oberseite des Halbleiterkörpers 1 nicht angegriffen wird. Zwischen den hergestellten Spacern 7 werden dann jeweils die Gräben, die für die Speichertransistoren vorgesehen sind, ausgeätzt. Das geschieht mittels ei- nes so genannten Break-Through-Step, in dem wie sonst üblich in mehreren aufeinanderfolgenden Ätzschritten zunächst die dünne Oxidschicht 6 entfernt und sodann das Halbleitermaterial in Grabenform ausgeätzt wird.
Es wird so der in der Figur 4.1 eingezeichnete Graben 8 ausgebildet. Wegen der zuvor vorhandenen Ätzstoppschicht 2 bzw. der Oxidschicht 6 befand sich vor der Grabenätzung die Oberseite des Halbleiterkörpers 1 in einem genau definierten Ab- stand zu der unteren Grenzfläche der Source-/Drain-Bereiche, wie in der Figur 4.1 gestrichelt eingezeichnet ist. Dort, wo diese Grenzfläche an die Grabenwände anstößt, befinden sich die so genannten Junctions, die den Anfang und das Ende des dazwischen angeordneten Kanalbereichs festlegen. Der Kanalbe- reich befindet sich an der Oberseite des Halbleitermaterials zwischen den Junctions im Bereich des Grabenbodens. Nach dem Ätzen des Grabens 8 können die Wände und der Boden des Grabens durch Aufbringen einer Opferschicht aus einem dünnen Oxid, das anschließend entfernt wird, verbessert werden. Auf die so verbesserte Oberfläche des Halbleitermaterials kann dann anschließend die vorgesehene Speicherschicht aufgebracht werden .
In der Figur 5.1 ist im Querschnitt dargestellt, dass die Speicherschicht 9 ganzflächig auf die in der Figur 4.1 dargestellte Struktur aufgebracht wird. Die Speicherschicht 9 ist vorzugsweise eine Oxid-Nitrid-Oxid-Schichtfolge, in der die Nitridschicht als Speichermedium und die beiden Oxidschichten als Begrenzungsschichten zum Einfangen von Ladungsträgern (trapping) vorgesehen sind. Im Bereich der Ansteuerperipherie kann die Speicherschicht 9 fotolithographisch entfernt werden und durch geeignete Dielektrikumschichten als Gate-Oxid der Ansteuertransistoren ersetzt werden.
Zur Herstellung der Gate-Elektroden der Speichertransistoren wird dann vorzugsweise eine erste Wort1eitungsSchicht 10 aus dotiertem Polysilizium aufgebracht. Derjenige Anteil dieser ersten WortleitungsSchicht 10, der den jeweiligen Graben füllt, bildet eine betreffende Gate-Elektrode 18. Wie bereits oben erwähnt, können parallel zu den Wortleitungen STI- Isolationsgräben in das Halbleitermaterial eingebracht worden sein. Die Gräben sind daher in Längsrichtung jeweils durch das isolierende Material, insbesondere Siliziumdioxid, unterbrochen, so dass in diesem zuletzt angegebenen Verfahrens- schritt das Material der ersten Wortleitungsschicht 10 nur zwischen den STI -Isolationsgräben in die Gräben 8 der Spei- chertransistoren eingebracht wird. Die so hergestellten Gate- Elektroden 18 sind von den Source-/Drain-Bereichen 15 durch die Speicherschicht 9 getrennt. Zwischen den Junctions 16 befindet sich unmittelbar unter der Speicherschicht 9 im Halbleitermaterial der Kanalbereich 17. Eine zweite Wortleitungs- schicht 11, die auf die Oberseite der ersten Wortleitungsschicht 10 aufgebracht wird, ist vorzugsweise ein Metallsili- zid, insbesondere Wolframsilizid (WSi) . Eine darauf aufgebrachte weitere Hartmaskenschicht 12 dient zur Strukturierung der Wortleitungen als Streifen, die in der Figur 5.1 inner- halb der Zeichenebene von links nach rechts verlaufen. Zur
Fertigstellung der SpeicherZeilenanordnung noch erforderliche weitere Verfahrensschritte erfolgen in der vom Stand der Technik her an sich bekannten Weise.
Bei einem alternativen Ausführungsbeispiel des Verfahrens wird keine Ätzstoppschicht verwendet bzw. das zunächst aufgebrachte Pad-Oxid vollständig entfernt, bevor die Bitleitungsschichten aufgebracht werden. Ein dem Verfahrensschritt der Figur 2.1 entsprechender Querschnitt ist in der Figur 2.2 dargestellt. Es ist hier die n+-Wanne 19 zur Ausbildung der
Source-/Drain-Bereiche in dem Halbleiterkörper 1 dargestellt. Wie erkennbar ist, wird bei der Strukturierung der Bitleitungsstreifen, die hier ebenfalls eine erste Bitleitungsschicht 3 (vorzugsweise leitfähig dotiertes Polysilizium) , eine zweite Bitleitungssicht 4 (vorzugsweise Wolframsilizid) und eine Hartmaskenschicht 5 umfassen, bis in das Halbleitermaterial hinein geätzt. Zwischen den Bitleitungsstreifen ist daher die Oberseite des Halbleiterkörpers 1 entsprechend abgesenkt, so dass hier der Abstand zwischen der unteren Grenzfläche der n+-Wanne und der Oberseite des Halbleiterkörpers 1 verringert ist. Um die Bitleitungsstreifen sicher voneinander zu trennen, wird hier der Atzprozess so weit fortgesetzt, bis alles Material der ersten Bitleitungsschicht 3 entfernt wurde.
Um auch in diesem Ausführungsbeispiel zu einem genau festge- legten Abstand der Junctions von der Oberseite des Halbleitermaterials zu gelangen, so dass bei der Grabenätzung die Kanallänge exakt eingestellt werden kann, wird hier die n+- Wanne 19 zunächst nur mit geringer Tiefe ausgebildet, was aber ausreicht, um einen guten elektrischen Übergang zwischen den Bitleitungsstreifen und dem darunter befindlichen Halbleitermaterial zu erreichen. Erst nach dem Ätzen der Bitleitungsstege erfolgt die eigentliche n+-Dotierung, mit der die Bereiche von Source und Drain hergestellt und die Positionen der Junctions festgelegt werden.
Die weitere Source-/Drain-Implantierung ist im Querschnitt in der Figur 3.2 mit dem dotierten n+-Bereich 20 dargestellt. Das unter den Bitleitungsstegen etwas flachere Profil der Do- tierstoffkonzentration ist mit der gekrümmten unteren gestri- chelten Linie angedeutet. Es ist daran erkennbar, dass das weitere Wannenimplantat 20 erst nach der Herstellung der Bit- leitungsstege eingebracht wurde. Die Implantationsdosis wird hier so eingestellt, dass die untere Grenzfläche des weiteren Wannenimplantates 20 einen vorgesehenen Abstand zu der Ober- seite des Halbleitermaterials zwischen den Bitleitungsstegen aufweist. Es schließt sich dann in der zuvor beschriebenen Weise die Herstellung einer dünnen Oxidschicht 6 an, die die Flanken der Bitleitungsstege bedeckt.
Der in der Figur 4.2 dargestellte Querschnitt entspricht dem Querschnitt der Figur 4.1 nach der Herstellung der Spacer 7 und dem Ätzen des Grabens 8. Die Position der Junctions, die durch die Position der unteren Grenzfläche des weiteren Wan- nenimplantates an den Wänden des Grabens 8 festgelegt wird, befindet sich in dem vorgesehenen Abstand von der Oberseite des Halbleiterkörpers im Bereich zwischen den Bitleitungsste- gen, so dass beim Ätzen des Grabens 8 auch hier die Ätztiefe so genau eingestellt werden kann, dass die vorgesehene Kanallänge hergestellt wird.
Ein weiteres Ausführungsbeispiel des Verfahrens geht von ei- ner ganzflächigen Ätzstoppschicht 2 aus. Die Bitleitungsschichten werden auf der Ätzstoppschicht 2, z. B. der Pad- Oxidschicht, aufgebracht. Der Querschnitt, der in der Figur 2.3 dargestellt ist, zeigt die Anordnung nach dem Ätzen der Bitleitungsstege. Es ist hier dargestellt, dass auch bei Ver- wendung einer Ätzstoppschicht 2 die Implantierung des Dotierstoffes, der für die Bereiche von Source und Drain vorgesehen ist, in zwei Schritten vor dem Aufbringen der Bitleitungs- schichten und nach dem Aufbringen der Bitleitungsschichten erfolgen kann. Es sind daher auch hier eine n+-Wanne 19 und ein weiteres Wannenimplantat 20 eingezeichnet. Da die Ätzstoppschicht 2 ganzflächig vorhanden ist, ist zunächst nur ein unzureichender elektrischer Kontakt zwischen der n+-Wanne 19 und der ersten Bitleitungsschicht 3 (vorzugsweise leitfähig dotiertes Polysilizium) vorhanden. Die Ätzstoppschicht 2 wird daher entfernt, so dass nur ein geringer Anteil der Ätzstoppschicht 2 unterhalb der Bitleitungsstege verbleibt.
In der Figur 3.3 sind die restlichen Anteile der Ätzstoppschicht 2 unter den Bitleitungsstegen im Querschnitt einge- zeichnet. Es wird ganzflächig eine Kontaktschicht 13 aufgebracht, die vorzugsweise eine dünne elektrisch leitende Poly- siliziumschicht ist. Mit dieser Kontaktschicht 13 werden die beidseitigen Zwischenräume zwischen dem Bitleitungsstreifen und dem Halbleiterkörper 1 aufgefüllt. Auf diese Weise ergibt sich ein guter elektrischer Übergang zwischen den Bitleitungsstegen und dem Halbleitermaterial der n+-Wanne 19. Die übrigen Anteile der Kontaktschicht 13 auf und zwischen den Bitleitungsstegen werden entfernt .
In der Figur 4.3 ist die mit diesem Ausführungsbeispiel des Verfahrens erreichte Struktur entsprechend dem Verfahrens- schritt der Figur 4.1 im Querschnitt dargestellt. Unterhalb der Bitleitungsstege befinden sich hier ein restlicher Anteil der Ätzstoppschicht 2 sowie die verbleibenden Anteile 14 der Kontaktschicht 13. Die dargestellte Struktur entspricht im Übrigen der Struktur gemäß der Figur 4.1, wobei gleiche Bezugszeichen gleiche Teile bezeichnen.
Mit den verschiedenen Ausführungsbeispielen des Verfahrens ist es möglich, a) Oxidisolationen zwischen benachbarten Kanälen in Form von STI-Isolationen vorzusehen, b) eine Kanallänge von etwa 200 nm auf einen vorgegebenen Wert sehr exakt einzustellen, c) eine Virtual-Ground-NOR-Speicherarchitektur mit metalli- sierten Bitleitungen zur Verminderung des Bitleitungswiderstandes auszubilden und d) Fabrikationsstreuungen äußerst gering zu halten.
Mit diesem Verfahren ist es daher möglich, den Flächenbedarf eines NROM-Speichers weiter zu verringern.
A
Bezugszeichenliste
1 Halbleiterkörper
2 Ätzstoppschicht 3 erste Bitleitungsschicht
4 zweite Bitleitungsschicht
5 Hartmaskenschicht
6 Oxidschicht
7 Spacer 8 Graben
9 Speicherschicht
10 erste Wortleitungsschicht
11 zweite Wortleitungsschicht
12 weitere Hartmaskenschicht 13 Kontaktschicht
14 verbleibender Anteil der Kontaktschicht
15 Source-/Drain-Bereich
16 Junction
17 Kanalbereich 18 Gate-Elektrode
19 n+-Wanne
20 weiteres Wannenimplantat
21 Lackmaske

Claims

Patentansprüche
1. Verfahren zur Herstellung von NROM-Speicherzellen mit einer Gate-Elektrode (18) , die an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschicht angeordnet und von dem Halbleitermaterial durch dielektrisches Material getrennt ist, und mit einem Source-Bereich (15) und einem Drain-Bereich (15) , die in dem Halbleitermaterial ausgebildet sind, wobei die Gate-Elektrode (18) in einem in dem Halbleitermaterial ausgebildeten Graben (8) zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist und wobei zumindest zwischen dem Source-Bereich und der Gate- Elektrode und zwischen dem Drain-Bereich und der Gate- Elektrode eine Speicherschicht (9) vorhanden ist, die zum Einfangen von Ladungsträgern vorgesehen ist, d a d u r c h g e k e n n z e i c h n e t , dass mindestens eine elektrisch leitfähige Bitleitungsschicht (3, 4) aufgebracht und in parallel zueinander angeordnete Anteile strukturiert wird, von einer zwischen diesen Anteilen vorhandenen Oberseite her der Graben (8) in das Halbleitermaterial geätzt wird, wobei nach dem Strukturieren der mindestens einen elektrisch leitfähigen Bitleitungsschicht (3, 4) und vor der Ätzung des Grabens (8) eine Implantation zur Festlegung einer Position, an der eine Begrenzung zwischen einem Source-/Drain-Bereich (15) und einem an einem unteren Anteil des Grabens vorgesehenen Kanalbereich an den Graben anstößt, eingebracht wird oder wobei nach einer Implantation der Source-/Drain-Bereiche (15) die Strukturierung der mindestens einen elektrisch leitfähigen Bitleitungsschicht (3, 4) unter Verwendung einer auf dem Halbleitermaterial angeordneten Ätzstoppschicht (2) erfolgt.
2. Verfahren nach Anspruch 1 , bei dem mindestens eine elektrisch leitende Bitleitungsschicht (3, 4) aus einem Material aus der Gruppe von dotiertem Polysilizium, Wolfram, Wolframsilizid, Kobalt, Kobaltsilizid, Titan und Ti- tansilizid hergestellt wird.
3. Verfahren nach Anspruch 1, bei dem zunächst eine Ätzstoppschicht (2) ganzflächig aufgebracht wird und die mindestens eine elektrisch leitfähige Bitleitungsschicht (3, 4) auf dieser Ätzstoppschicht (2) aufgebracht wird, nach dem Strukturieren der Bitleitungsschicht und vor dem Ät- zen des Grabens (8) die Ätzstoppschicht (2) soweit entfernt wird, dass zwischen der Bitleitungsschicht (3, 4) und dem darunter vorhandenen Halbleitermaterial ein von dem Material der Ätzstoppschicht (2) freier Bereich vorhanden ist, und dieser Bereich mit einer Kontaktschicht (14) aus einem elek- trisch leitfähigen Material gefüllt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3 , bei dem vor dem Ätzen des Grabens (8) die Anteile der strukturierten
Bitleitungsschicht (3, 4) beidseitig mit Spacern (7) bedeckt werden und der Graben (8) im Bereich zwischen diesen Spacern (7) geätzt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem nach dem Ätzen des Grabens (8) eine ONO-Speicherschicht (9) aufgebracht wird und in den Graben (8) ein für die Gate- Elektrode (18) vorgesehenes Material eingebracht wird.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10226964A1 (de) * 2002-06-17 2004-01-08 Infineon Technologies Ag Verfahren zur Herstellung einer NROM-Speicherzellenanordnung
US7528425B2 (en) * 2005-07-29 2009-05-05 Infineon Technologies Ag Semiconductor memory with charge-trapping stack arrangement
US20070054463A1 (en) 2005-09-15 2007-03-08 Spansion Llc Method for forming spacers between bitlines in virtual ground memory array and related structure
JP2009004510A (ja) * 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置
CN110148596B (zh) * 2018-02-12 2020-11-10 联华电子股份有限公司 动态随机存取存储器的位线栅极结构及其形成方法
CN111653568B (zh) * 2020-06-01 2023-02-03 中国科学院微电子研究所 一种半导体结构及其制造方法、dram和半导体芯片
TWI774007B (zh) * 2020-06-16 2022-08-11 華邦電子股份有限公司 圖案化的方法
US20230197808A1 (en) * 2021-12-16 2023-06-22 Ememory Technology Inc. Memory cell of charge-trapping non-volatile memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071782A (en) * 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
JP2889061B2 (ja) * 1992-09-25 1999-05-10 ローム株式会社 半導体記憶装置およびその製法
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JPH07130871A (ja) * 1993-06-28 1995-05-19 Toshiba Corp 半導体記憶装置
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US6326272B1 (en) * 1999-11-18 2001-12-04 Chartered Semiconductor Manufacturing Ltd. Method for forming self-aligned elevated transistor
DE10039441A1 (de) 2000-08-11 2002-02-28 Infineon Technologies Ag Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
EP1307920A2 (de) 2000-08-11 2003-05-07 Infineon Technologies AG Speicherzelle, speicherzellenanordnung und herstellungsverfahren
DE10129958B4 (de) 2001-06-21 2006-07-13 Infineon Technologies Ag Speicherzellenanordnung und Herstellungsverfahren

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO03105231A1 *

Also Published As

Publication number Publication date
TW200400602A (en) 2004-01-01
CN100337324C (zh) 2007-09-12
KR20040111726A (ko) 2004-12-31
KR100675195B1 (ko) 2007-01-26
TWI227937B (en) 2005-02-11
US20050085037A1 (en) 2005-04-21
DE10225410A1 (de) 2004-01-08
US7205195B2 (en) 2007-04-17
JP2005531920A (ja) 2005-10-20
WO2003105231A1 (de) 2003-12-18
CN1659709A (zh) 2005-08-24

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