CN102024763B - 具磷砷离子注入的nor型闪存的制造方法 - Google Patents
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Abstract
本发明是关于一种具磷砷离子注入的NOR型闪存的制造方法，主要在于同时将磷与砷二离子注入于晶体管存储单元的漏极区中，经由特定注入能量与剂量的控制来降低内存组件的缺陷与提升生产良率。
Description
技术领域
本发明是关于一种闪存的制造方法，更特别的是关于一种具磷砷离子注入的NOR型闪存的制造方法
背景技术
闪存是一种非易失性(non-volatile)的内存，即在无外部电源供电时，也能够保存信息内容，这使得装置本身不需要浪费电力在数据的存储上，再加上闪存也具备重复读写、体积小、容量高及便于携带的特性，这使得闪存特别适合使用在携带式的装置上。目前NOR型闪存应用的范围，除了个人计算机上的主机板会利用NOR型闪存储存BIOS数据外，手机、手持装置也会使用NOR型闪存来存放系统数据，通过其高速的读取速度，满足手持装置的开机需求。
随着半导体工艺的演进，内存容量不断的增加，良率提升和工艺难度都日益浮现，物理现象的限制也日益明显。因此，各方无不致力于寻求任何能提升内存良率的步骤或方法。
漏极区接面是影响NOR型闪存组件缺陷产生的主要因素之一。为增进内存组件的性能，传统上会进行金属化工艺，即利用自动对准硅化工艺(Self-Aligned Silicidation)将一金属硅化物层(silicide)沉积于漏极区上以降低接触电阻，让电流先流过阻值较低的金属硅化物层，再进入漏极区中。所述金属硅化物层于漏极区接面中须具有一定的深度以减少接触电阻。因此，所述金属硅化物层在形成时会造成漏极区接面的损耗，而所述损耗即会增加漏极区接面的漏电流。
由于源/漏极区的离子注入直接关联于内存组件的电性，因此，为使组件的设计更趋最佳化，必须要能掌握最佳的离子注入能量与剂量，以降低组件缺陷与提升内存组件的生产良率。
发明内容
本发明的主要目的在于提供一种NOR型闪存的制造方法，利用特定的离子注入能量与剂量的搭配，以降低金属化工艺所衍生的缺陷并提升内存组件的生产良率。
为达上述目的，本发明是提供一种具磷砷离子注入的NOR型闪存的制造方法，其包括：形成一栅极结构于一半导体基底上；进行一深掺杂源极离子注入工艺，于所述栅极结构一侧的所述半导体基底中形成深掺杂的一第一源极区；进行一浅掺杂漏极离子注入工艺，于所述栅极结构另一侧的所述半导体基底中形成浅掺杂的一第一漏极区，所述第一漏极区与所述第一源极区是分别位于所述栅极结构两侧的所述半导体基底中；于所述栅极结构两侧的所述半导体基底上分别形成一绝缘层间隔物；及进行一深掺杂漏极离子注入工艺，于所述栅极结构一侧的所述半导体基底中形成深掺杂的一第二漏极区，其中所述第一漏极区是与所述第二漏极区重迭，所述深掺杂漏极离子注入工艺包括两次注入工艺，一第一深掺杂漏极离子注入工艺，其使用的离子为砷，及一第二深掺杂漏极离子注入工艺，其使用的离子为磷。
于本发明的一实施例中，所述第一深掺杂漏极离子注入工艺的剂量约为2×1015～4×1015（atom/cm2），能量约为40～50(Kev)。
于本发明的一实施例中，所述第二深掺杂漏极离子注入工艺的剂量约为2×1014～2×1015(atom/cm2)，能量约为20～30(Kev)。
于本发明的一实施例中，所述绝缘层间隔物选自氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiONx)或氧化硅与氮化硅的结合其中之一。
于本发明的一实施例中，更包括一金属化工艺，其包括下列步骤：于所述栅极结构及所述第一漏极区的表面形成一自动对准硅化物层；沉积一介电层，并定义所述介电层以于所述第一漏极区上方的所述自动对准硅化物层上形成一自动对准接触开口；及于所述自动对准接触开口内填满导电材料以形成一金属联机。
于本发明的另一实施例中，所述第二深掺杂漏极离子注入工艺是执行于所述第一深掺杂漏极离子注入工艺之前。
藉此，本发明的具磷砷离子注入的NOR型闪存的制造方法可改变漏极注入的特性表现，进而能降低金属化工艺对内存组件所产生的缺陷进而提升生产良率。
附图说明
图1到图6是显示在不同工艺步骤时，本发明实施例的NOR型闪存的剖面图。
附图标号
100半导体基底
102栅极结构
102a穿隧氧化层
102b浮动栅
102c介电层
102d控制栅
202掩膜
204深掺杂源极离子注入工艺
206第一源极区
302浅掺杂漏极离子注入工艺
304第一漏极区
402氧化层壁
404氧化层壁
502深掺杂漏极离子注入工艺
504第二漏极区
506自动对准硅化物层
508介电层
510金属联机
具体实施方式
为充分了解本发明的目的、特征及功效，通过下述具体的实施例，并配合所附的附图，对本发明做一详细说明，说明于后。在这些不同的附图与实施例中，相同的组件将使用相同的符号。
本发明的NOR型闪存的制造方法主要是将磷与砷二离子一同注入内存组件的一漏极区中，经由特定注入能量与剂量的控制来降低内存组件缺陷与提升良率。本发明的实施例是一种N通道的NOR型半导体存储结构，具有N型的源极/漏极离子注入区。图1至图6是显示在不同工艺步骤时，本发明实施例的NOR型闪存剖面图。
首先请参阅图1，于一半导体基底100上形成一栅极结构102，所述栅极结构102包括：穿隧氧化层102a（tunnel oxide layer）、浮动栅102b（floatinggate）、介电层102c及控制栅102d（control gate）。所述半导体基底100的材料可为硅（Si）、硅锗（SiGe）、绝缘层上覆硅（Silicon On Insulator,SOI）、绝缘层上覆硅锗（Silicon Germanium On Insulator,SGOI）、绝缘层上覆锗（Germanium On Insulator,GOI）。于本实施例中，所述半导体基底100的材料是为硅，且于其中掺杂硼使所述半导体基底100成为一P型半导体基底。
接着请参阅图2，于所述半导体基底100上形成一掩膜202，将所述栅极结构102的一侧覆盖住。进行一深掺杂源极离子注入工艺204，于所述栅极结构102的一侧的所述半导体基底100中形成深掺杂的一第一源极区206。以P型为基底的实施例中，所述深掺杂源极离子注入工艺204中使用的离子为磷与砷，以降低所述第一源极区的寄生电阻值。
接着请参阅图3，进行一浅掺杂漏极离子注入工艺302，于所述栅极结构102另一侧的所述半导体基底100中利用浅掺杂漏极(Lightly Doped Drain,LDD)注入形成一第一漏极区304。其中，所述第一源极区206与所述第一漏极区304是分别位于所述栅极结构两侧的所述半导体基底100中。在本实施例中，所述浅掺杂漏极离子注入工艺中使用的离子为砷，用以降低短信道效应、提升性能、增强内存写入效率。
接着请参阅图4A，于所述栅极结构102的两侧利用沉积与刻蚀技术各形成一绝缘层间隔物402、404。所述绝缘层间隔物402、404可为氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiONx)或是氧化硅与氮化硅的结合(SiOx+SiNx)。图4A所示，所述绝缘层间隔物为氧化硅(SiOx)或氮氧化硅(SiONx)；图4B所示，所述绝缘层间隔物为氮化硅(SiNx)；图4C所示，所述绝缘层间隔物为氧化硅与氮化硅的结合(SiOx+SiNx)，氧化硅于图中为扇形绝缘层间隔物，氮化硅于图中为L形绝缘层间隔物；其中，本实施例将以图4A为示例继续内存组件的制造程序。前述所述沉积技术可为：来源气体包括NH3及SiH4的化学气相沉积法(CVD)、快速热退火化学气相沉积(Rapid Thermal Chemical VaporDeposition,RTCVD)、原子层沉积(Atomic Layer Deposition,ALD)；而所述刻蚀技术可为非均向性刻蚀的干式或湿式刻蚀，以移除垂直表面上的绝缘层而形成所述绝缘层间隔物402、404。
接着请参阅图5，进行一深掺杂漏极离子注入工艺502，于所述栅极结构102一侧的所述半导体基底100中形成深掺杂的一第二漏极区504。其中，所述深掺杂漏极离子注入工艺包括两次的注入工艺，第一深掺杂漏极离子注入工艺中使用的离子为砷，剂量约为2×1015～4×1015原子/平方公分（atom/cm2），能量约为40～50千电子伏特(Kev)。第二深掺杂漏极离子注入工艺中使用的离子为磷，剂量约为2×1014～2×1015原子/平方公分（atom/cm2），能量约为20～30千电子伏特(Kev)。于本发明的另一实施例中，所述第一与第二深掺杂漏极离子注入工艺的顺序可互相调换。
接着请参阅图6，是接续上述步骤，进行一金属化工艺，于所述第二漏极区504及所述栅极结构102上各形成一自动对准硅化物层506。接着，沉积一介电层508，定义所述介电层508，并在所述第一漏极区304上方的所述自动对准硅化物层506上形成一自动对准接触开口，再以导电材料填入所述自动对准接触开口以形成一金属联机510。于本实施例中，所述自动对准硅化物层506的材料可为钴（cobalt,Co）、钛（titanium,Ti）、镍（nickel,Ni）或钼（molybdenum,Mo）…等耐热金属。
本发明在上文中已以较佳实施例揭露，然熟悉本项技术的人员应理解的是，所述实施例仅用于描绘本发明中内存单元的一部分结构，而不应解读为限制本发明的范围。应注意的是，举凡与所述实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以权利要求范围所界定为准。
Claims (4)
1.一种具磷砷离子注入的NOR型闪存的制造方法，其特征在于，步骤包括：
形成一栅极结构于一半导体基底上；
进行一深掺杂源极离子注入工艺，于所述栅极结构一侧的所述半导体基底中形成深掺杂的一第一源极区；
进行一浅掺杂漏极离子注入工艺，于所述栅极结构另一侧的所述半导体基底中形成浅掺杂的一第一漏极区，所述第一漏极区与所述第一源极区是分别位于所述栅极结构两侧的所述半导体基底中；
于所述栅极结构两侧的所述半导体基底上分别形成一绝缘层间隔物；及
进行一深掺杂漏极离子注入工艺，于所述栅极结构一侧的所述半导体基底中形成深掺杂的一第二漏极区，其中所述第一漏极区是与所述第二漏极区重迭，所述深掺杂漏极离子注入工艺包括两次注入工艺，一第一深掺杂漏极离子注入工艺，其使用的离子为砷，及一第二深掺杂漏极离子注入工艺，其使用的离子为磷；
所述第一深掺杂漏极离子注入工艺的剂量为2×1015～4×1015atom/cm2，能量为40～50Kev；
所述第二深掺杂漏极离子注入工艺的剂量为2×1014～2×1015atom/cm2，能量为20～30Kev。
2.如权利要求1所述的制造方法，其特征在于，所述第二深掺杂漏极离子注入工艺是执行于所述第一深掺杂漏极离子注入工艺之前。
3.如权利要求1所述的制造方法，其特征在于，所述绝缘层间隔物选自氧化硅、氮化硅、氮氧化硅或氧化硅与氮化硅的结合其中之一。
4.如权利要求1所述的制造方法，其特征在于，所述方法在形成所述第二漏极区之后，更包括一金属化工艺，其包括下列步骤：
于所述栅极结构及所述第一漏极区的表面形成一自动对准硅化物层；
沉积一介电层，并定义所述介电层以于所述第一漏极区上方的所述自动对准硅化物层上形成一自动对准接触开口；及
于所述自动对准接触开口内填满导电材料以形成一金属联机。
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