CN102468267A - 半导体结构及其制造方法 - Google Patents
半导体结构及其制造方法 Download PDFInfo
- Publication number
- CN102468267A CN102468267A CN2011100732824A CN201110073282A CN102468267A CN 102468267 A CN102468267 A CN 102468267A CN 2011100732824 A CN2011100732824 A CN 2011100732824A CN 201110073282 A CN201110073282 A CN 201110073282A CN 102468267 A CN102468267 A CN 102468267A
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- metal
- substrate
- semiconductor structure
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 176
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 101
- 239000002184 metal Substances 0.000 claims abstract description 101
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 claims description 75
- 239000011229 interlayer Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 22
- 239000000428 dust Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/10—Phase change RAM [PCRAM, PRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
本发明公开一种半导体结构及其制造方法。该半导体结构包括一半导体基底、一隔离层、一第一金属层与一第二金属层。半导体基底包括一基底上表面与一半导体元件。半导体元件在基底上表面下。隔离层具有相对的一第一侧边与一第二侧边。第一金属层设置于基底上表面上。第一金属层与第二金属层分别在第一侧边与第二侧边上。第二金属层的下表面在基底上表面的下方。
Description
技术领域
本发明涉及半导体结构及其制造方法，特别是涉及具有接触窗的半导体结构及其制造方法。
背景技术
随着集成电路的发展，从大型集成电路(large scale integration)、超大型集成电路(very large scale integration)、更进一步到极大型集成电路(ultra largescale integration)，半导体元件尺寸皆大幅缩小，以配合日益缩减的集成电路面积。集成度的提升为半导体制作工艺带来许多的挑战。
随着微缩化的趋势，技术的发展方向主要是集中在使用浅接面(shallow)制作工艺以避免崩溃(breakdown)/漏电(leakage)的问题。因此一般的接触窗设计成具有相同的高度，且其深度不会超过半导体基底。因此接触窗与通过隔离层而与接触窗相隔的半导体元件之间的路径是长的。此路径会对通过接触窗所施予的电压产生大的电压降，造成RC延迟与半导体元件操作速度变慢的问题。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法。半导体结构中的接触窗(contact)由电阻非常低的金属形成，且接触窗从半导体基底上方的隔离层中延伸至半导体基底的基底上表面的下方，因此接触窗与半导体元件之间的距离小，且当电压经由接触窗传送至半导体元件时，之间产生的电压降也小。这能帮助减少RC延迟并提升半导体元件的操作速度。
根据本发明的目的，提出一种半导体结构。半导体结构包括一半导体基底、一隔离层、一第一金属层与一第二金属层。半导体基底包括一基底上表面与一半导体元件。半导体元件在基底上表面下。隔离层具有相对的一第一侧边与一第二侧边。第一金属层设置于基底上表面上。第一金属层与第二金属层分别在第一侧边与第二侧边上。第二金属层的下表面在基底上表面的下方。
根据本发明的目的，还提出一种半导体结构的制造方法。制造方法包括以下步骤。提供一半导体基底。半导体基底包括一基底上表面。在半导体基底中形成一浅沟槽隔离。在半导体基底中形成一半导体元件。半导体元件在基底上表面下。在浅沟槽隔离上形成一层间介电层。浅沟槽隔离与层间介电层形成一隔离层。隔离层具有相对的一第一侧边与一第二侧边。在基底上表面上形成一第一金属层。以及，形成一第二金属层。第一金属层与第二金属层分别在第一侧边与第二侧边上。第二金属层的下表面在基底上表面的下方。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1绘示本发明第一实施例的半导体结构；
图2至图8绘示如图1所示的第一实施例的半导体结构的制作工艺；
图9绘示本发明第二实施例的半导体结构；
图10绘示本发明第三实施例的半导体结构；
图11至图18绘示如图10所示的第三实施例的半导体结构的制作工艺；
图19绘示第四实施例的半导体结构制作工艺的一步骤；
图20绘示本发明第四实施例的半导体结构；
图21绘示本发明第五实施例的半导体结构；
图22绘示本发明第六实施例的半导体结构。
主要元件符号说明
2、50、60、94、102、122：半导体结构
3、66：半导体基底
4、56、68、114：半导体层
8：隔离层
10、16、51、75、86、104、124：半导体元件
12：第一金属层
14、57：第二金属层
14a、82：第一金属部分
14b、84：第二金属部分
18、64、67、77：浅沟槽隔离
20、65、88：层间介电层
22、24、52、53、54、62、70、72、106、108、110、126、128、130、134：半导体部分
26、58：第二金属层的下表面
28、59：基底上表面
30、76：金属硅化层
32、79：浅沟槽隔离的下表面
34：第一金属部分的第三侧边
36：第一金属部分的第四侧边
38：第二金属部分的第五侧边
40：第二金属部分的第六侧边
41：隔离层的第一侧边
43：隔离层的第二侧边
44、45、46、74、78、82、90：开口
63、92：蚀刻停止层
D11、D41：第一距离
D21、D42：第二距离
D31：第三距离
D32：第四距离
具体实施方式
第一实施例
图1绘示本发明第一实施例的半导体结构。请参照图1，半导体结构2包括例如半导体基底3、隔离层8、第一金属层12、第二金属层14与半导体元件16。半导体基底3可包括例如多晶硅的硅材料。半导体基底3具有一基底上表面28。半导体基底3包括例如半导体层4与半导体元件10。
请参照图1，隔离层8包括例如浅沟槽隔离18与层间介电层20。浅沟槽隔离18可为双浅沟槽隔离(dual STI)。隔离层8具有相对的一第一侧边41与一第二侧边43。第一金属层12与第二金属层14分别设置在第一侧边41与一第二侧边43上。第二金属层14包括例如第一金属部分14a与第二金属部分14b。第二金属部分14b设置于第一金属部分14a上。第一金属层12与第二金属层14包括例如钨。半导体结构2也可包括金属硅化层30，设置于半导体基底3与第一金属层12之间，或设置于半导体基底3与第二金属层14之间。在一些实施例中，可不设置金属硅化层30。
请参照图1，在第二金属层14中，第一金属部分14a相对的第三侧边34与第四侧边36之间的第一距离D11可小于第二金属部分14b相对的第五侧边38与第六侧边40之间的第二距离D21。第三侧边34与第五侧边38可为对齐的，如图1所示。第二金属层14的下表面26可位于基底上表面28的下方。在实施例中，基底上表面28与第二金属层14的下表面26之间的第三距离D31可大于1000埃。基底上表面28与浅沟槽隔离18的下表面32之间的第四距离D41可为500埃至4000埃。第三距离D31减掉第四距离D41可等于-1500埃至3000埃。
请参照图1，在此实施例中，半导体元件10是一二极管，且可包括不同导电型的半导体部分22与半导体部分24。在一实施例中，举例来说，半导体部分22具有N导电型，半导体部分24具有P+导电型，半导体层4具有P-导电型。半导体元件16可包括存储器例如相变化存储器(PCM)、电阻随机存取存储器(RRAM)、非易失性存储器(NVM)等等。由于电阻非常小的第二金属层14的下表面26位于基底上表面28的下方，换句话说，第二金属层14与半导体元件10是相近的，且因此之间的电阻是小的。因此，外部电压能有效率地通过第二金属层14传送至半导体元件10例如二极管以驱动半导体元件16，并提升操作速度。
图2至图8绘示如图1所示的第一实施例的半导体结构2的制作工艺。请参照图2，在半导体基底3上形成浅沟槽隔离18。请参照图3，以注入掺杂质的方式在半导体基底3中形成半导体层4与半导体部分22。请参照图4，以注入掺杂质的方式在半导体部分22上的半导体基底3中形成半导体部分24。请参照图5，在浅沟槽隔离18上形成层间介电层20，并在层间介电层20中形成开口44与开口45。
接着，移除开口45露出的半导体部分24与半导体部分22以形成如图6所示的开口46。请参照图7，利用自对准金属硅化方法，在开口44与开口46露出的半导体基底3的表面形成金属硅化层30。在一些实施例中，金属硅化层30的形成步骤是被省略的。请参照图8，接着，在开口44中形成第一金属层12，并在开口46中形成第二金属层14。然后，在第一金属层12上形成半导体元件16以形成如图1所示的半导体结构2。
第二实施例
图9绘示本发明第二实施例的半导体结构。图9与图1的半导体结构的不同处在于，半导体结构50的半导体元件51是一双极接面晶体管，且可包括半导体部分52、半导体部分53与半导体部分54。在一实施例中，举例来说，半导体部分52、半导体部分54具有N导电型，半导体部分53具有P+导电型，半导体层56具有P-导电型。
请参照图9，由于电阻非常小的第二金属层57的下表面58是在基底上表面59下方，换句话说，第二金属层57与半导体元件51是相近的，且因此之间的电阻是小的，亦即，第二金属层57与半导体元件51之间的电压降可为小的。因此，外部电压能有效率地通过第二金属层57传送至半导体元件51例如双极接面晶体管以驱动半导体元件75，并提升操作速度。
在实施例中，基底上表面59与第二金属层57的下表面58之间的第三距离D32可大于1000埃。基底上表面59与浅沟槽隔离77的下表面79之间的第四距离D42可为500埃至4000埃。第三距离D32减掉第四距离D42可等于-1500埃至3000埃。
第三实施例
图10绘示本发明第三实施例的半导体结构。图10与图1的半导体结构的不同处在于，半导体结构60具有半导体部分62。半导体部分62是在第二金属层84的下方。在一实施例中，举例来说，半导体部分62与半导体部分70为N导电型，且半导体部分62的掺杂浓度(N+)是大于半导体部分70的掺杂浓度(N)。此外，半导体结构60也具有蚀刻停止层63，设置于浅沟槽隔离64与层间介电层65之间。蚀刻停止层63可包括氮化硅或氮氧化硅。
图11至图18绘示如图10所示的第三实施例的半导体结构60的制作工艺。请参照图11，在半导体基底66上形成浅沟槽隔离67。请参照图12，以注入掺杂质的方式在半导体基底66中形成半导体层68与半导体部分70。请参照图13，以注入掺杂质的方式在半导体部分70上的半导体基底66中形成半导体部分72。请参照图14，移除部分半导体基底66以形成开口74，并以注入掺杂质的方式在开口74露出的半导体基底66中形成半导体部分62。请参照图15，在半导体基底66露出的的表面形成金属硅化层76。请参照图16，在半导体基底66与浅沟槽隔离67上形成蚀刻停止层63。请参照图17，在蚀刻停止层63上形成层间介电层65。
请参照图18，移除部分的层间介电层65以形成开口78与开口80，然后移除开口78与开口80露出的蚀刻停止层63。在移除层间介电层65的步骤中，蚀刻停止层63可避免其下方的材料受到损坏。在实施例中，是以非等向蚀刻法移除蚀刻停止层63，且蚀刻停止层63于垂直方向的蚀刻速度是大于水准方向的蚀刻速度。因此，在蚀刻步骤之后，开口78中位于浅沟槽隔离67侧壁上的蚀刻停止层63可被保留。然后，分别于开口80与开口78中形成第一金属层82与第二金属层84，并在第一金属层82上形成半导体元件86，以完成如图10所示的半导体结构60。
第四实施例
第四实施例的半导体结构的制造方式是与第三实施例大致上类似。其中由于半导体结构具有蚀刻停止层，因此在层间介电层中形成开口的步骤可容许较大的误差，而不会产生对产品有严重影响的缺陷。请参照图19，在一些实施例中，举例来说，移除层间介电层88的蚀刻制作工艺误差导致开口90的位置偏移。蚀刻停止层92可保护其下方的材料不被蚀刻损坏。因此最后可形成如图20所示的半导体结构94。
第五实施例
图21绘示本发明第五实施例的半导体结构。图21与图10的半导体结构的不同处在于，半导体结构102的半导体元件104是一双极接面晶体管，且可包括半导体部分106、半导体部分108与半导体部分110。在一实施例中，举例来说，半导体部分106与半导体部分110具有N导电型，半导体部分108具有P+导电型，半导体层114具有P-导电型。
第六实施例
图22绘示本发明第六实施例的半导体结构。图22与图20的半导体结构的不同处在于，半导体结构122的半导体元件124是一双极接面晶体管，且可包括半导体部分126、半导体部分128与半导体部分130。在一实施例中，举例来说，半导体部分126与半导体部分130具有N导电型，半导体部分128具有P+导电型，半导体层134具有P-导电型。
上述半导体元件可视情况适当地调变。举例来说，二极管可为PN或NP二极管。双极接面晶体管可为PNP或NPN双极接面晶体管。第二金属层也可与薄膜晶体管(TFT)搭配应用。
在本发明的实施例中，接触窗是由电阻非常小的第二金属层形成，第二金属层的下表面位于半导体基底的基底上表面的下方。因此，第二金属层与半导体元件之间能产生小的电压降，故输入的电压能有效率地从第二金属传送至二极管或双极接面晶体管以驱动存储器，并提升操作速度。在制造半导体结构的过程中，可在形成层间介电层之前形成蚀刻停止层。蚀刻停止层可避免其下方的材料受到损坏。因此在层间介电层中形成开口的步骤可容许较大的误差，且不会对产品有不良的影响。
虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可做些许更动与润饰。因此本发明的保护范围应以附上的权利要求所界定的为准。
Claims (10)
1.一种半导体结构，包括：
半导体基底，包括基底上表面与半导体元件，该半导体元件在该基底上表面下；
隔离层，具有相对的一第一侧边与一第二侧边；
第一金属层，设置于该基底上表面上；以及
第二金属层，该第一金属层与该第二金属层分别在该第一侧边与该第二侧边上，该第二金属层的下表面在该基底上表面的下方。
2.如权利要求1所述的半导体结构，其中该第二金属层包括第一金属部分与第二金属部分，该第二金属部分在该第一金属部分上，该第一金属部分具有相对的一第三侧边与一第四侧边，该第二金属部分具有相对的一第五侧边与一第六侧边，该第三侧边与该第四侧边之间的一第一距离小于该第五侧边与该第六侧边之间的一第二距离。
3.如权利要求1所述的半导体结构，其中该第三侧边与该第五侧边是对齐的。
4.如权利要求1所述的半导体结构，其中，该隔离层包括浅沟槽隔离与层间介电层，该层间介电层设置于该浅沟槽隔离上，该基底上表面与该第二金属层的下表面之间的一第三距离大于1000埃，该基底上表面与浅沟槽隔离的下表面之间的一第四距离是500埃至4000埃，该第三距离减掉该第四距离等于-1500埃至3000埃。
5.如权利要求1所述的半导体结构，还包括一金属硅化层，设置于该半导体基底与该第一金属层之间，或设置于该半导体基底与该第二金属层之间。
6.如权利要求1所述的半导体结构，其中该隔离层包括浅沟槽隔离与层间介电层，该半导体结构还包括蚀刻停止层，设置该浅沟槽隔离与该层间介电层之间。
7.一种半导体结构的制造方法，包括：
提供一半导体基底，该半导体基底包括一基底上表面；
在该半导体基底中形成一浅沟槽隔离；
在该半导体基底中形成一半导体元件，该半导体元件在该基底上表面下；
在该浅沟槽隔离上形成一层间介电层，该浅沟槽隔离与该层间介电层形成一隔离层，该隔离层具有相对的一第一侧边与一第二侧边；
在该基底上表面上形成一第一金属层；以及
形成一第二金属层，该第一金属层与该第二金属层分别在该第一侧边与该第二侧边上，该第二金属层的下表面在该基底上表面的下方。
8.如权利要求7所述的半导体结构的制造方法，其中该第二金属层包括第一金属部分与第二金属部分，该第二金属部分在该第一金属部分上，该第一金属部分具有相对的一第三侧边与一第四侧边，该第二金属部分具有相对的一第五侧边与一第六侧边，该第三侧边与该第四侧边之间的一第一距离小于该第五侧边与该第六侧边之间的一第二距离。
9.如权利要求7所述的半导体结构的制造方法，其中该基底上表面与该第二金属层的下表面之间的一第三距离大于1000埃，该基底上表面与浅沟槽隔离的下表面之间的一第四距离是500埃至4000埃，该第三距离减掉该第四距离等于-1500埃至3000埃。
10.如权利要求7所述的半导体结构的制造方法，还包括：
在该浅沟槽隔离上形成该层间介电层之前，形成一蚀刻停止层于该半导体基底与该浅沟槽隔离上；
在该浅沟槽隔离上形成该层间介电层之后，移除一部分该层间介电层以于该层间介电层中形成一开口；以及
移除该开口露出的该蚀刻停止层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW099137030 | 2010-10-28 | ||
| TW099137030A TWI424529B (zh) | 2010-10-28 | 2010-10-28 | 半導體結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102468267A true CN102468267A (zh) | 2012-05-23 |
| CN102468267B CN102468267B (zh) | 2016-03-02 |
Family
ID=45995747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110073282.4A Active CN102468267B (zh) | 2010-10-28 | 2011-03-25 | 半导体结构及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8492216B2 (zh) |
| CN (1) | CN102468267B (zh) |
| TW (1) | TWI424529B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102569254A (zh) * | 2010-12-22 | 2012-07-11 | 旺宏电子股份有限公司 | 半导体结构及其制造方法 |
| CN112368822A (zh) * | 2018-06-27 | 2021-02-12 | 东京毅力科创株式会社 | 利用选择性双层电介质再生的全自对准过孔 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8987914B2 (en) * | 2013-02-07 | 2015-03-24 | Macronix International Co., Ltd. | Conductor structure and method |
| CN104124195B (zh) * | 2013-04-28 | 2016-12-28 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的形成方法 |
| US20230063670A1 (en) * | 2021-08-31 | 2023-03-02 | Taiwan Semiconductor Manufacturing Company Limited | Contact etch stop layer for a pixel sensor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1521835A (zh) * | 2003-02-14 | 2004-08-18 | �����ɷ� | 具有自行对准接触窗的存储器元件的制造方法及结构 |
| CN1549329A (zh) * | 2003-05-23 | 2004-11-24 | 南亚科技股份有限公司 | 镶嵌结构的位元线接触窗插塞的制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW573333B (en) * | 2003-03-03 | 2004-01-21 | Promos Technologies Inc | Semiconductor device and manufacturing method thereof |
| US7682966B1 (en) * | 2007-02-01 | 2010-03-23 | Novellus Systems, Inc. | Multistep method of depositing metal seed layers |
-
2010
- 2010-10-28 TW TW099137030A patent/TWI424529B/zh active
-
2011
- 2011-01-26 US US13/014,048 patent/US8492216B2/en active Active
- 2011-03-25 CN CN201110073282.4A patent/CN102468267B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1521835A (zh) * | 2003-02-14 | 2004-08-18 | �����ɷ� | 具有自行对准接触窗的存储器元件的制造方法及结构 |
| CN1549329A (zh) * | 2003-05-23 | 2004-11-24 | 南亚科技股份有限公司 | 镶嵌结构的位元线接触窗插塞的制作方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102569254A (zh) * | 2010-12-22 | 2012-07-11 | 旺宏电子股份有限公司 | 半导体结构及其制造方法 |
| CN112368822A (zh) * | 2018-06-27 | 2021-02-12 | 东京毅力科创株式会社 | 利用选择性双层电介质再生的全自对准过孔 |
| CN112368822B (zh) * | 2018-06-27 | 2023-09-22 | 东京毅力科创株式会社 | 利用选择性双层电介质再生的全自对准过孔 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201218313A (en) | 2012-05-01 |
| US20120104542A1 (en) | 2012-05-03 |
| CN102468267B (zh) | 2016-03-02 |
| TWI424529B (zh) | 2014-01-21 |
| US8492216B2 (en) | 2013-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2442359B1 (en) | Area-efficient high voltage bipolar ESD protection device | |
| CN102468267B (zh) | 半导体结构及其制造方法 | |
| US7952137B2 (en) | Trench semiconductor device and method of making the same | |
| CN102376763B (zh) | 半导体组件 | |
| KR101847227B1 (ko) | Esd 트랜지스터 | |
| JP2013073992A (ja) | 半導体装置 | |
| TWI704670B (zh) | 具有靜電放電防護功能的半導體元件 | |
| CN102104048B (zh) | 用于绝缘体上硅技术的mos型esd保护结构及其制作方法 | |
| JP4984579B2 (ja) | 高耐圧半導体集積回路装置 | |
| CN102623491A (zh) | Bipolar低压工艺中耐高压器件及其制造方法 | |
| US9601486B2 (en) | ESD snapback based clamp for finFET | |
| CN209993566U (zh) | Pin二极管和静电保护结构 | |
| CN102569254A (zh) | 半导体结构及其制造方法 | |
| US8987867B2 (en) | Wafer and method of manufacturing the same | |
| US20120248574A1 (en) | Semiconductor Structure and Manufacturing Method and Operating Method for the Same | |
| CN102738141B (zh) | 半导体结构及其制造方法与操作方法 | |
| US11049853B2 (en) | ESD protection device with breakdown voltage stabilization | |
| CN114361258A (zh) | 半导体器件及其形成方法 | |
| US9263401B2 (en) | Semiconductor device comprising a diode and a method for producing such a device | |
| CN112289685A (zh) | Pin二极管及其形成方法、静电保护结构 | |
| US12107132B2 (en) | Source/drain contact positioning under power rail | |
| CN106486473B (zh) | 静电放电保护结构及其形成方法 | |
| US11837600B2 (en) | Electrostatic discharge protection apparatus and its operating method | |
| CN110911283A (zh) | 绝缘体上硅的晶体管制作方法 | |
| JP2013073993A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |