CN209993566U

CN209993566U - Pin二极管和静电保护结构

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Publication number: CN209993566U
Application number: CN201921152036.6U
Authority: CN
Inventors: 马精瑞
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2019-07-22
Filing date: 2019-07-22
Publication date: 2020-01-24
Anticipated expiration: 2029-07-22

Abstract

一种PIN二极管和静电保护结构，其中所述PIN二极管，包括位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，第一类型与第二类型不同；位于第二半导体层上的第二本征层。使得相同的基底面积上使得形成的PIN二极管具有更大的结面积，使得结散热与导流能力有效增强，同时降低寄生电容。

Description

PIN二极管和静电保护结构

技术领域

本实用新型涉及半导体领域，尤其涉及一种PIN二极管、由PIN二极管组成的静电保护结构。

背景技术

在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层的厚度越来越薄，MOS器件耐压可靠性显著下降，静电放电(Electrostatic Discharge，ESD)对集成电路的危害变得越来越显著。

在集成电路的接口电路上，为防止静电放电对集成电路造成破坏，需要设置相应的静电防护电路，静电防护电路不仅要保护电子元件不被静电放电损毁，还要保证万一出现静电放电事件后系统仍能继续运行。随着集成电路接口工作速度的越来越高，针对集成电路接口电路的静电防护电路的设计难度也越来越大，现有的静电防护电路中一般采用包含在集成电路的输入输出接口处串接的两个二极管。当静电放电发生时，二极管正偏，开态电阻很小，可以快速将电荷释放，而不影响集成电路；集成电路正常工作时，由于二极管反偏，电阻很大，对输入输出信号的影响也较小。而在实际应用过程中，多晶硅PIN二极管因其与基底隔离，使得静电防护电路对I/O接口的信号影响比较小；且其触发电压可以通过调节I层的厚度进行调节，成为一种选择。

但是现有的PIN二极管静电防护的可靠性仍有待提升。

实用新型内容

本实用新型所要解决的技术问题是怎样提升PIN二极管在静电防护的可靠性。

本实用新型提供了一种PIN二极管，包括：

基底；

位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，所述第一类型的掺杂离子与所述第二类型的掺杂离子的类型不同；位于所述第二半导体层上的第二本征层。

可选的，所述第一半导体层和所述第二半导体层的材料为硅、锗或硅锗。

可选的，所述第一类型掺杂离子和所述第二类型的掺杂离子为N型掺杂离子或P型掺杂离子。

可选的，所述第一本征层和所述第二本征层的材料相同，所述第一半导体层和所述第二半导体层的材料相同。

可选的，将所有的所述第一半导体层电连接在一起作为PIN二极管的其中一个电极，所有的所述第二半导体层连接在一起作为PIN二极管的另一个电极，形成并联模式的PIN二极管。

可选的，将最底层的所述第一半导体层作为PIN二极管的其中一个电极，将最顶层的所述第二半导体层作为PIN二极管的另外一个电极，形成串联模式的PIN二极管。

可选的，所述基底上或者基底中具有隔离层，所述PIN二极管位于所述隔离层上。

可选的，所述第一本征层和所述第二本征层中杂质离子的浓度小于1E17/cm³，所述第一本征层和所述第二本征层中晶粒的尺寸小于0.4um，所述第一本征层和所述第二本征层的厚度为0.001～0.5mm。

本实用新型还提供了一种具有前述所述的PIN二极管的静电保护结构，包括：电源端、接地端以及位于电源端和接地端之间的输入输出接口端，所述电源端与输入输出接口端之间串接有至少一个PIN二极管，所述输入输出接口端与接地端之间串接有至少一个PIN二极管。

与现有技术相比，本实用新型技术方案具有以下优点：

本实用新型的PIN二极管，包括位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，第一类型与第二类型不同；位于第二半导体层上的第二本征层。使得相同的基底面积上使得形成的PIN二极管具有更大的结面积，使得结散热与导流能力有效增强，同时降低寄生电容。

进一步，所述基底或半导体衬底中具有隔离层，后续在隔离层上形成PIN二极管，使得形成的二极管与基底之间通过隔离层电学隔离，有效的降低了达灵顿效应，减少了PIN二极管的直流漏电流。本实施例中所述隔离层为浅沟槽隔离结构。

本实用新型的静电保护结构，包括前述所述的PIN二极管，将前述所述PIN二极管连接在电路的输入/输出接口处(I/O)，由于前述所述的PIN二极管具有特定的结构，使得PIN二极管结散热与导流能力有效增强，同时降低寄生电容，因而增强了静电保护结构的静电防护能力。

附图说明

图1-6为本实用新型实施例PIN二极管的形成过程的结构示意图；

图7为本实用新型一实施例静电保护结构的结构示意图。

具体实施方式

如背景技术所言，但是现有的PIN二极管静电防护的可靠性仍有待提高。

研究发现，随着集成电路特征尺寸的不断缩小，静电保护多晶硅PIN二极管的面积也不断缩小，致使其PN结散热可靠性减弱，导流可靠性下降，进而导致其静电防护的可靠性也不断下降；另一方面，随着芯片工作速度的提高，特别是在DRAM等需要大量数据高速读取的芯片上，对静电保护器件的寄生电容与直流漏电流要求更加严格。

为此，本实用新型提供了一种PIN二极管及其形成方法、静电保护结构，其中所述PIN二极管，包括位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，所述第一类型的掺杂离子与所述第二类型的掺杂离子的类型不同；位于第二半导体层上的第二本征层。使得相同的基底面积上使得形成的PIN二极管具有更大的结面积，使得结散热与导流能力有效增强，同时降低寄生电容。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。在详述本实用新型实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1-6为本实用新型实施例PIN二极管的形成过程的结构示意图。

参考图1，提供基底201。

所述基底201作为后续工艺进行的平台。在一实施例中，所述基底201为半导体衬底，所述半导体衬底的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底材料为硅。

本实施例中，所述基底201或半导体衬底中具有隔离层202，后续在隔离层202上形成PIN二极管，使得形成的PIN二极管与基底201之间通过隔离层202电学隔离，有效的降低了达灵顿效应(达林顿效应：后续形成的多层堆叠的第一半导体层和第二半导体层会形成寄生PNP三极管和寄生NPN三极管，寄生PNP三极管和寄生NPN三极管构成达林顿结构，这种结构可以成倍的放大电流，达林顿效应在静电保护结构中是不希望的现象)，减少了PIN二极管的直流漏电流。本实施例中所述隔离层202为浅沟槽隔离结构。

在一实施例中，所述浅沟槽隔离结构的形成过程为：在所述半导体衬底上形成掩膜层(图中未示出)，所述掩膜层中具有暴露出半导体衬底表面的开口；沿开口刻蚀所述半导体衬底，在半导体衬底中形成凹槽；形成覆盖所述掩膜层并填充满凹槽的隔离材料层；平坦化所述隔离材料层，直至暴露出半导体衬底表面，在所述凹槽中形成浅沟槽隔离结构。所述浅沟槽隔离结构可以为单层或多层(≥2层)堆叠结构。在一实施例中，所述多层堆叠结构为双层堆叠结构，包括位于凹槽的侧壁和底部表面的衬垫层和位于衬底垫层上填充满凹槽的填充层，所述衬垫层的材料可以为氧化硅，所述填充层的材料可以为氮化硅。

在其他实施例中，所述隔离层可以形成在基底201表面上。

参考图2，在所述基底201上形成第一半导体层203，所述第一半导体层203中掺杂有第一类型的掺杂离子。

所述第一半导体层203的材料为硅、锗或硅锗。本实施例中，所述第一半导体层203的材料为硅。

所述第一半导体层203中掺杂有第一类型的掺杂离子，所述第一类型掺杂离子为N型掺杂离子或P型掺杂离子。所述P型掺杂离子为硼离子、镓离子或铟离子一种或几种，所述N型掺杂离子为磷离子、砷离子或锑离子一种或几种。本实施例中，所述第一半导体层203中掺杂的第一类型的掺杂离子为P型杂质离子。

本实施例中形成所述第一半导体层203可以采用原位掺杂化学气相沉积工艺。具体的，在采用原位掺杂化学气相沉积工艺形成第一半导体层203时，包括硅源气体和杂质源气体，所述硅源气体为SiH₄或SiCl₂H₄，根据掺杂离子类型的不同，所述杂质源气体可以为B₂H₆、BF₃、PH₃或AsH₃，本实施例中，所述，杂质源气体可以为B₂H₆或BF₃。

在形成第一半导体层203后，可以对第一半导体层203进行图形化。

参考图3，在所述第一半导体层203上形成第一本征层204。

所述第一本征层204的材料为未掺杂的或者少量掺杂(轻微掺杂)的半导体材料。本一实施例中，所述第一本征层204的材料为未掺杂的或者少量掺杂(轻微掺杂)的半导体层材料。

所述第一本征层204的材料为硅、锗或硅锗。本实施例中所述第一本征层204的材料为硅，第一本征层204的形成工艺为化学气相沉积工艺。

在一实施例中，通过调节第一本征层204和后续形成的第二本征层206(参考图3，后续进行介绍)的厚度或(和)掺杂的杂质离子浓度以减小寄生PNP三极管和寄生NPN三极管构成的达灵顿管带来的电流放大效应(达林顿效应)，从而减小漏电流。

在一具体的实施例中，所述第一本征层204和第二本征层206中杂质离子的浓度小于1E17/cm³，第一本征层204和第二本征层206中晶粒的尺寸小于0.4um，第一本征层204和第二本征层206的厚度为0.001～0.5mm，第一本征层204和第二本征层206通过前述参数设置使得PIN二极管能较好减小寄生PNP三极管和寄生NPN三极管构成的达灵顿管带来的电流放大效应，从而更好的控制PIN二极管漏电流的大小，同时使得PIN二极管的载流子的迁移率主要受晶界载流子迁移率的控制，第一本征层204和第二本征层206对载流子的迁移率的影响较小，以更好的满足PIN二极管作为静电保护器件的要求，提高静电保护器件的性能。

继续参考图3，在所述第一本征层204上形成第二半导体层205，所述第二半导体层205中掺杂有第二类型的掺杂离子，第一类型与第二类型不同；在第二半导体层205上形成第二本征层206。

所述第二半导体层205的材料与所述第一半导体层203的材料相同，所述第二半导体层205的材料可以为硅、锗或硅锗。本实施例中，所述第一半导体层203的材料为硅。

所述第二半导体层205中掺杂有第二类型的掺杂离子，所述第二类型掺杂离子为N型掺杂离子或P型掺杂离子。所述P型掺杂离子为硼离子、镓离子或铟离子一种或几种，所述N型掺杂离子为磷离子、砷离子或锑离子一种或几种。本实施例中，所述第二半导体层205中掺杂的第二类型的掺杂离子为N型杂质离子。

本实施例中形成所述第二半导体层205可以采用原位掺杂化学气相沉积工艺。具体的，在采用原位掺杂化学气相沉积工艺形成第二半导体层205时，包括硅源气体和杂质源气体，所述硅源气体为SiH₄或SiCl₂H₄，根据掺杂离子类型的不同，所述杂质源气体可以为B₂H₆、BF₃、PH₃或AsH₃，本实施例中，所述，杂质源气体可以为PH₃或AsH₃。

参考图3，所述第二本征层206与第一本征层201的材料相同，所述第二本征层206的材料为未掺杂的或者少量掺杂(轻微掺杂)的半导体材料。所述所述第二本征层206的材料可以为硅、锗或硅锗。本实施例中所述第二本征层206的材料为硅，所述第二本征层206的形成工艺为化学气相沉积工艺。

继续参考图3，在所述第二本征层206表面上重复进行依次形成第一半导体层203、第一本征层204、第二半导体层205和第二本征层的步骤。

重复进行依次形成第一半导体层203、第一本征层204、第二半导体层205和第二本征层的步骤与前述形成第一半导体层203、第一本征层204、第二半导体层205和第二本征层206的步骤相同。

所述重复进行依次形成第一半导体层、第一本征层、第二半导体层和第二本征层的步骤的次数至少为1次，进行最后一次形成第一半导体层、第一本征层、第二半导体层和第二本征层的步骤时，仅形成第一半导体层、第一本征层、第二半导体层，不形成最顶层的第二本征层，以使得最顶层的第二半导体层可以作为PIN二极管的一个电极。本实施例中，重复形成第一半导体层、第一本征层、第二半导体层和第二本征层的步骤的次数为1次，由于最顶层的第二半导体层205需要作为PIN二极管的一个电极，最顶层的第二本征层不形成。

在其他实施例中，重复形成第一半导体层、第一本征层、第二半导体层和第二本征层的步骤的次数大于1次，可以为2次，3次，4次或5次或其他合适的次数。在一实施例中，重复形成第一半导体层、第一本征层、第二半导体层和第二本征层的步骤的次数为2次时，具体包括：将基底上已形成的第一半导体层203、第一本征层204、第二半导体层205和第二本征层206定义为第一层第一半导体层，第一层第一本征层，第一层第二半导体层，第一层第二本征层；在第一层第二半导体层上形成依次层叠的第一半导体层、第一本征层、第二半导体层和第二本征层，定义为第二层第一半导体层，第二层第一本征层，第二层第二半导体层，第二层第二本征层；在第二层第二本征层上形成依次层叠的第一半导体层、第一本征层、第二半导体层，定义为第三层第一半导体层，第三层第一本征层，第三层第二半导体层，第2次为重复步骤的最后一次，不形成第三层第二本征层。

在重复形成若干层第一半导体层、第一本征层、第二半导体层和第二本征层后，可以对第一层第一半导体层上的若干层叠层结构进行图形化，以暴露出第一层第一半导体层的部分表面，该暴露的部分表面后续用于连接互连结构。

本实用新型中采用前述方法在形成PIN二极管时，形成若干纵向交替层叠的二极管堆叠结构11和第二本征层206，每一个二极管堆叠结构11均包括：第一半导体层203、位于第一半导体层203上的第一本征层204、位于第一本征层204上的第二半导体层205两个相邻的二极管堆叠结构11之间为第二本征层206，所述第二本征层206用于连接上下的二极管堆叠结构11，防止寄生三极管的产生，提高PIN二极管的电性能，并且由于本申请中采用了纵向堆叠的方法，在相同的基底面积上使得形成的PIN二极管具有更大的结面积，使得结散热与导流能力有效增强，同时降低寄生电容；而且由于采用多层的第一半导体层、第一本征层、第二半导体层和第二本征层，形成工艺中可以分别对任意第一半导体层、第一本征层、第二半导体层和第二本征层的性质，包括掺杂浓度，晶粒大小，厚度等分别进行调控，具有更高的灵活性并提高可靠性。

参考图4，形成覆盖所述基底和前述若干叠层表面的介质层208。

所述介质层的材料为氧化硅、氮化硅、氮氧化硅、低介电常数(K小于等于3.9)材料、超低(K小于等于2.5)介电常数材料、其它适合的材料及/或上述的组合。

形成所述介质层208的工艺可以包括物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强化学气相淀积工艺、大气压化学气相淀积工艺、低压化学气相淀积工艺、高密度等离子体化学气相淀积工艺、原子层化学气相淀积工艺。

参考图5，在所述介质层208中形成第一互连结构209和第二互连结构210，所述第一互连结构209与最底层的第一半导体层203(第一层第一半导体层)电连接，所述第二互连结构210与最顶层的第二半导体层205电连接。

本实施例中，将最底层的第一半导体层203作为PIN二极管的其中一个电极，所述介质层208中形成的第一互连结构209与最底层的第一半导体层203(第一层第一半导体层)电连接，将最顶层的第二半导体层205作为PIN二极管的另外一个电极，所述介质层208中形成的第二互连结构210与最顶层的第二半导体层205电连接，从而形成串联模式的PIN二极管，通过在第一互连结构209和第二互连结构210上施加电压，可以使得串联模式的PIN二极管导通或关闭，本实用新型的PIN二极管与平面二极管相比，同样的芯片面积，本实用新型的导电能力更强，寄生电容更小。

所述第一互连结构209和第二互连结构210的材料为金属，第一互连结构209和第二互连结构210可以包括金属插塞和与金属插塞电连接金属互连线。第一互连结构209和第二互连结构210可以为大马士革结构。

在另一实施例中，请参考图6，在形成若干层叠层结构(若干层第一半导体层、第一本征层、第二半导体层和第二本征层构成的叠层结构)后，可以对叠层结构进行刻蚀，在叠层结构的至少一侧形成若干台阶结构，每一个台阶结构相应的暴露出对应的第一半导体层或第二半导体层的部分表面，后续可以很方便的形成第三互连结构和第四互连结构，以形成并联模式的PIN二极管。具体的，刻蚀叠层结构后形成，使得叠层结构具有4个台阶，第一个台阶暴露出最底层的第一半导体层203(第一层第一半导体层)的部分表面，第二个台阶暴露出最底层的第二半导体层205(第二层第二半导体层)的部分表面，第三个台阶暴露出第二层第一半导体层203的表面，第四个台阶暴露出第二层第二半导体层205的表面。

继续参考图6，在形成介质层208后，在介质层208中形成第三互连结构211和第四互连结构212，所述第三互连结构211将所有的第一半导体层203电连接在一起作为PIN二极管的其中一个电极，所述第四互连结构将所有的第二半导体层205连接在一起作为PIN二极管的另一个电极，形成并联模式的PIN二极管，本实用新型的PIN二极管与平面二极管相比，同样的芯片面积，本实用新型的导电能力更强，寄生电容更小。通过在第三互连结构211和第四互连结构212上施加电压使得并联模式的PIN二极管可以打开或关闭。

在一实施例中，所述第三互连结构211包括与每一层第一半导体层203对应连接的插塞以及将若干插塞电连接的金属层，所述第四互连结构212包括与每一层第二半导体层205对应连接的插塞以及将若干插塞电连接的金属层。

本实用新型一实施例还提供了一种PIN二极管，请参考图5，所述PIN二极管21包括：

基底201；

位于所述基底201上的依次层叠的至少两层堆叠结构11，每一层堆叠结构11均包括：第一半导体层203，所述第一半导体层203中掺杂有第一类型的掺杂离子；位于所述第一半导体层203上的第一本征层204；位于所述第一本征层204上的第二半导体层205，所述第二半导体层205中掺杂有第二类型的掺杂离子，第一类型与第二类型不同；位于第二半导体层205上的第二本征层206。

具体的，所述第一半导体层203和第二半导体层205的材料为硅、锗或硅锗。

所述第一类型掺杂离子和第二类型的掺杂离子为N型掺杂离子或P型掺杂离子。

所述第一本征层203和第二本征层205的材料相同，所述第一半导体层203和第二半导体层205的材料相同。

本实施例中，将所述最底层的第一半导体层203作为PIN二极管21的其中一个电极，将所述最顶层的第二半导体层作为PIN二极管21的另外一个电极，形成串联模式的PIN二极管。具体的，还包括：位于覆盖堆叠结构11和基底201的介质层208，在所述介质层208中形成有第一互连结构209和第二互连结构210，所述第一互连结构209与最底层的第一半导体层203(第一层第一半导体层)电连接，所述第二互连结构210与最顶层的第二半导体层205电连接。

在另一实施例中，将所有的第一半导体层203电连接在一起作为PIN二极管21的其中一个电极，所有的第二半导体层205连接在一起作为PIN二极管21的另一个电极，形成并联模式的PIN二极管。具体的，请参考图6，若干二极管堆叠结构11的一侧边缘具有若干台阶结构，每一个台阶结构相应的暴露出对应的第一半导体层或第二半导体层的部分表面。具体的，所述若干二极管堆叠结构11中具有4个台阶，第一个台阶暴露出最底层的第一半导体层203(第一层第一半导体层)的部分表面，第二个台阶暴露出最底层的第二半导体层205(第二层第二半导体层)的部分表面，第三个台阶暴露出第二层第一半导体层203的表面，第四个台阶暴露出第二层第二半导体层205的表面。

所述介质层208中形成有第三互连结构211和第四互连结构212，所述第三互连结构211将所有的第一半导体层203电连接在一起作为PIN二极管的其中一个电极，所述第四互连结构将所有的第二半导体层205连接在一起作为PIN二极管的另一个电极，形成并联模式的PIN二极管。

在一实施例中，所述基底201上或者基底201中具有隔离层202，所述PIN二极管位于所述隔离层上。

在一实施例中，所述第一本征层203和第二本征层205中杂质离子的浓度小于1E17/cm³，第一本征层203和第二本征层205中晶粒的尺寸小于0.4um，第一本征层203和第二本征层205的厚度为0.001～0.5mm。

需要说明的是，本实施例中关于PIN二极管的其他限定或描述，在本实施例中不再赘述，具体请参考前述实施例中PIN二极形成过程部分的相应的限定或描述。

本实用新型一实施例中还提供了一种包括前述所述的PIN二极管的静电保护结构，参考图7，包括：电源端VDD、接地端VSS以及位于电源端VDD和接地端VSS之间的输入输出接口端I/O，所述电源端VDD与输入输出接口端I/O之间串接有至少一个前述所述的PIN二极管21，所述输入输出接口端I/O与接地端VSS之间串接有至少一个前述所述的PIN二极管21，由于前述所述的PIN二极管21具有特定的结构，使得PIN二极管21结散热与导流能力有效增强，同时降低寄生电容，因而增强了静电保护结构的静电防护能力。

本实施例中，以所述电源端VDD与输入输出接口端I/O之间串接PIN二极管21数量为2个，所述输入输出接口端I/O与接地端VSS之间串接的PIN二极管21数量为2个作为示例进行说明，其他实施例中，所述串接的PIN二极管21可以为其他数量。

需要说明的是，PIN二极管21的具体限定或描述请参考前述实施例的相应部分的相关限定或描述，在本实施例中不在赘述。

本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。

Claims

1.一种PIN二极管，其特征在于，包括：

基底；

2.如权利要求1所述的PIN二极管，其特征在于，所述第一半导体层和所述第二半导体层的材料为硅、锗或硅锗。

3.如权利要求1或2所述的PIN二极管，其特征在于，所述第一类型掺杂离子和所述第二类型的掺杂离子为N型掺杂离子或P型掺杂离子。

4.如权利要求1所述的PIN二极管，其特征在于，所述第一本征层和所述第二本征层的材料相同，所述第一半导体层和所述第二半导体层的材料相同。

5.如权利要求1所述的PIN二极管，其特征在于，将所有的所述第一半导体层电连接在一起作为PIN二极管的其中一个电极，所有的所述第二半导体层连接在一起作为PIN二极管的另一个电极，形成并联模式的PIN二极管。

6.如权利要求1所述的PIN二极管，其特征在于，将最底层的所述第一半导体层作为PIN二极管的其中一个电极，将最顶层的所述第二半导体层作为PIN二极管的另外一个电极，形成串联模式的PIN二极管。

7.如权利要求1所述的PIN二极管，其特征在于，所述基底上或者基底中具有隔离层，所述PIN二极管位于所述隔离层上。

8.如权利要求1所述的PIN二极管，其特征在于，所述第一本征层和所述第二本征层中杂质离子的浓度小于1E17/cm³，所述第一本征层和所述第二本征层中晶粒的尺寸小于0.4um，所述第一本征层和所述第二本征层的厚度为0.001～0.5mm。

9.一种具有前述权利要求1-8任一项所述的PIN二极管的静电保护结构，其特征在于，包括：电源端、接地端以及位于电源端和接地端之间的输入输出接口端，所述电源端与输入输出接口端之间串接有至少一个PIN二极管，所述输入输出接口端与接地端之间串接有至少一个PIN二极管。