CN104733371A - 硅通孔形成方法及半导体器件的对准结构 - Google Patents

Abstract

一种硅通孔形成方法及半导体器件的对准结构，所述半导体器件包括半导体衬底和位于所述半导体衬底上的层间介质层，所述层间介质层具有凹槽，所述半导体器件的对准结构包括：金属层，位于所述凹槽的内表面；隔离层，位于所述凹槽内且位于所述金属层表面，所述隔离层的上表面低于所述层间介质层的上表面。由于所述隔离层的上表面低于所述层间介质层的上表面，因此，所述半导体器件的对准结构能够被快速和准确地检测到。

Description

硅通孔形成方法及半导体器件的对准结构

技术领域

本发明涉及半导体制造领域，尤其是涉及一种硅通孔形成方法及半导体器件的对准结构。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，Critical Dimension)越小。MP3、移动电话、数码相机这些对存储要求越来越苛刻的产品，正寻求更小的封装尺寸和更高的存储密度。高端处理器也要求数据进出存储器的速度更快。为适应对性能和存储密度的要求，半导体产业已从2D封装转向电连接更短的3D封装。

硅通孔(Through Silicon Via，TSV)通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合和使用凸点的叠加技术不同，硅通孔能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。

硅通孔与常规封装技术有一个明显的不同点，硅通孔的制作可以集成到制造工艺的不同阶段。具体地，根据硅通孔制作工艺所处的阶段不同，可以分为：前通孔(Via-first)工艺、中通孔(Via-middle)工艺和后通孔(Via-last)工艺三种。其中：Via-first是在制造CMOS之前的空白硅片上刻蚀制作出硅通孔；Via-middle是在制造CMOS之后，但在后段制程(Back End of Line，BEOL，主要指制造金属互连结构)之前，在晶圆上刻蚀制作出硅通孔；Via-last是在后段制程之后，再在减薄晶圆的背面刻蚀制作出硅通孔。

图1为现有一种Via-middle硅通孔形成方法形成的一种硅通孔示意图，从中可以看到，半导体衬底10上具有晶体管（未标注），所述晶体管被层间介质层11覆盖，而且层间介质层11被金属互连层12覆盖。金属互连层12与所述晶体管的栅极（未标注）之间通过金属插塞13a电连接。现有硅通孔包括贯穿层间介质层11且延伸到半导体衬底10内的导电柱15，导电柱15与层间介质层11和半导体衬底10之间被绝缘层14绝缘分隔。除此之外，在半导体衬底10上（且在层间介质层11中）还具有由金属层13b、氮化物层16和绝缘层17形成的对准结构，此对准结构通常在形成硅通孔的过程中同时形成，其中金属层13b位于层间介质层11，且金属层13b通常与金属插塞13a同时形成，绝缘层14和绝缘层17通常也同时形成。

上述现有硅通孔形成方法具有以下缺点：上述对准结构中，金属层13b、氮化物层16和绝缘层17具有齐平的表面，因此难以快速和精确地进行对准。

此外，现有金属互连层12与层间介质层11之间直接层叠，容易导致金属互连层12中的金属扩散到层间介质层11，对半导体器件的性能造成不利影响。现有硅通孔形成方法需要平坦化至暴露层间介质层11表面以露出导电柱15，层间介质层11在平坦化过程中易被平坦去除而难以准确停止。

为此，需要一种新的硅通孔形成方法及半导体器件的对准结构，以解决上述不利影响。

发明内容

本发明解决的问题是提供一种硅通孔形成方法及半导体器件的对准结构，以防止硅通孔形成后金属互连层与层间介质层之间发生金属扩散，同时使平坦化时容易准确停止，并且提高对准的准确率和效率。

为解决上述问题，本发明提供一种硅通孔形成方法，包括：

提供半导体衬底，所述半导体衬底功能区上具有晶体管和覆盖所述晶体管的层间介质层；

形成位于所述层间介质层的接触孔和凹槽，所述接触孔暴露所述晶体管的栅极、源极或漏极的至少其中之一，所述凹槽位于所述半导体衬底非功能区上；

形成金属插塞填充满所述接触孔，并形成金属层覆盖所述凹槽的内表面；

形成牺牲层覆盖所述层间介质层并填充满所述凹槽；

形成通孔贯穿所述牺牲层和层间介质层，并延伸至所述半导体衬底内；

形成绝缘层覆盖所述通孔的内表面和所述牺牲层的上表面；

形成导电层填充满所述通孔；

去除位于所述牺牲层上的绝缘层和所述牺牲层直至暴露所述凹槽，位于所述凹槽内的所述金属层和所述凹槽形成对准结构。

可选的，在形成所述接触孔和凹槽之前，形成位于所述层间介质层上的阻挡层，所述接触孔、凹槽和通孔贯穿所述阻挡层。

可选的，在形成所述金属插塞和金属层之后，且在形成所述牺牲层之前，形成隔离层覆盖所述阻挡层、金属插塞和金属层，并且所述隔离层位于所述凹槽内的上表面低于所述层间介质层上表面，所述牺牲层覆盖所述隔离层，所述通孔同时贯穿所述隔离层，在去所述牺牲层之后，去除位于所述阻挡层上的隔离层。

可选的，所述阻挡层的材料为氮化硅或者碳氮化硅。

可选的，所述阻挡层的厚度范围为10nm～200nm。

可选的，采用高纵深比制程技术形成所述隔离层。

可选的，去除位于所述牺牲层上的绝缘层和所述牺牲层直至暴露所述隔离层和所述凹槽包括：

平坦化去除位于所述牺牲层上的绝缘层直至暴露所述牺牲层；

去除所述牺牲层直至暴露所述隔离层和所述凹槽。

可选的，所述牺牲层的材料为多晶硅。

可选的，采用四甲基氢氧化铵的湿法刻蚀去除所述牺牲层。

可选的，所述形成方法还包括：形成金属互连层覆盖所述对准结构、所述阻挡层和所述导电层上表面。

可选的，所述金属互连层位于所述对准结构上方的上表面形成沟槽。

可选的，所述金属互连层的材料为铝。

可选的，采用同一工艺同时形成所述金属插塞和金属层。

可选的，所述金属插塞和所述金属层的材料为钨。

可选的，所述绝缘层的材料为氧化硅、含碳氧化硅或者氮氧化硅。

可选的，所述绝缘层的厚度范围为50nm～1000nm。

可选的，所述导电层的材料为铜。

可选的，采用物理气相沉积法、化学气相沉积法或原子层沉积法形成所述阻挡层或者所述绝缘层。

为解决上述问题，本发明还提供了一种半导体器件的对准结构，所述半导体器件包括半导体衬底和位于所述半导体衬底上的层间介质层，所述层间介质层具有凹槽，所述对准结构包括：

金属层，位于所述凹槽的内表面；

隔离层，位于所述凹槽内且位于所述金属层表面，所述隔离层的上表面低于所述层间介质层的上表面。

可选的，所述金属层的材料为钨。

可选的，所述隔离层的材料为氧化硅、含碳氧化硅或氮氧化硅。

可选的，所述对准结构上具有金属互连层，所述金属互连层位于所述隔离层上方的上表面形成沟槽。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，先形成了牺牲层填充满凹槽，从而防止后续形成的绝缘层填充满凹槽，之后回蚀刻去除牺牲层，从而重新暴露出凹槽，使形成的对准结构与周边的结构具有高度差异。当光学检测设备进行检测时，由于对准结构的表面与周边的结构不在同一水平面上，光线的反射效果不同，因此可以快速且准确地找到对准结构进行对准。

进一步，阻挡层的厚度范围为10nm～200nm。一方面，阻挡层需要具备一定厚度以保证其起到防止金属扩散的作用，同时，所述阻挡层还作为后续平坦化工艺的停止层，因此，其需要有一定厚度以保证能够起到停止平坦化工艺的作用；另一方面，如果阻挡层太厚，不仅浪费材料和工艺时间，而且还会对器件的整个结构造成不利影响。

进一步，采用高纵深比制程技术形成隔离层。高纵深比制程技术属于热学化学反应，具有很好的保形性，对深宽比在10:1以上的槽仍然具有良好的填充能力，并且由于不使用等离子体，因此也不会对其它结构造成等离子体损伤。

附图说明

图1为现有硅通孔形成方法形成的硅通孔和对准结构的示意图；

图2至图10为本发明硅通孔形成方法实施例各步骤对应的示意图；

图11至图20为本发明硅通孔形成方法又一实施例各步骤对应的示意图。

具体实施方式

正如背景技术所述，现有硅通孔形成方法中，金属互连层与层间介质层之间直接层叠，容易导致金属互连层中的金属扩散到层间介质层，对半导体器件的性能造成不利影响；需要平坦化至暴露层间介质层表面以露出导电柱，层间介质层在平坦化过程中易被平坦去除而难以准确停止；对准结构中，金属层、氮化物层和绝缘层具有齐平的表面，因此难以快速和精确地进行对准。

为此，本发明提供了一种新的硅通孔形成方法，在形成硅通孔的过程中，先形成了牺牲层填充满凹槽，从而防止后续形成的绝缘层填充满凹槽，之后回蚀刻去除牺牲层，从而重新暴露出凹槽，使形成的对准结构与周边的结构具有高度差异。当光学检测设备进行检测时，由于对准结构的表面与周边的结构不在同一水平面上，光线的反射效果不同，因此可以快速且准确地找到对准结构进行对准。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供一种硅通孔形成方法，请参考图2至图9。

首先，请参考图2，提供半导体衬底100，半导体衬底100具有功能区和非功能区，其中半导体衬底100功能区上具有晶体管，如图2中左部分所示，半导体衬底100非功能区如图2中右部分所示，并且图2中左部分和右部分中间以一定距离的空白区隔开。本实施例后续图3至图9沿用图2的表达方式，均以左部分显示半导体衬底100功能区及其上方的结构，以右部分显示半导体衬底100非功能区及其上方的结构，左右部分之间以空间区隔开。

请继续参考图2，半导体衬底100上具有层间介质层110，层间介质层110同时覆盖半导体衬底100的功能区和非功能区，从图2中可以看到，层间介质层110同时覆盖位于半导体衬底100功能区上的晶体管。

本实施例中，半导体衬底100可以为本实施例中，半导体衬底100可为任何适合的半导体材料，具体可以为硅、锗、锗化硅、碳化硅、砷化镓、砷化铟或磷化铟等。半导体衬底100还可以进行轻掺杂。本实施例中，除了上述晶体管，半导体衬底100上还可以制作有其它有源器件，也可以包括有无源器件，即半导体衬底100可以是制作有集成电路芯片或者是包括多个芯片单元的晶圆。

本实施例中，如图2所示，上述晶体管包括有源极、漏极和栅极（均未标注），并且还源极、漏极和栅极上还设置有欧姆接触层（未标注），但本发明对晶体管不作限制，其可为不同类型，不同结构的晶体管。

本实施例中，层间介质层110的材料可以为二氧化硅，可以采用化学气相沉积法形成层间介质层110。

请参考图3，蚀刻层间介质层110至形成位于层间介质层110的凹槽111b和接触孔111a，接触孔111a暴露晶体管的栅极，而凹槽111b位于半导体衬底100的非功能区上。

本实施例中，凹槽111b和接触孔111a可以采用同一刻蚀工艺同时形成，例如，可以以图案化的光刻胶为掩模，采用干法刻蚀工艺或者湿法刻蚀工艺形成凹槽111b和接触孔111a。

本实施例中，接触孔111a暴露晶体管的栅极，但是在本发明的其它实施例中，接触孔111a也可以是暴露晶体管的源极或者漏极，或者同时暴露其中两者，再或者同时暴露其中三者。

本实施例中，凹槽111b暴露出半导体衬底100表面，但是在本发明的其它实施例中，凹槽111b的底部也可以位于层间介质层110中。

请参考图4，形成金属插塞112a填充满图3所示接触孔111a，并形成金属层112b覆盖图3所示凹槽111b内表面。

本实施例中，可以采用同一工艺同时形成金属插塞112a和金属层112b，从而节省工艺步骤，具体可以采用化学气相沉积法形成金属插塞112a和金属层112b。

本实施例中，金属插塞112a和金属层112b的材料为钨，钨具有较低的电阻，并且具有较佳的阶梯覆盖能力。需要说明的是，在本发明的其它实施例中，金属插塞112a和金属层112b也可以采用其它金属材料，例如铜、铝、钽或者钛等。

请参考图5，形成牺牲层120覆盖层间介质层110并填充满凹槽111b。

本实施例中，牺牲层120的材料为多晶硅，多晶硅为半导体工艺中常用的材料，因此其形成工艺成熟，可简化工艺。

请参考图6，形成通孔113贯穿牺牲层120和层间介质层110，并延伸至半导体衬底100内。

本实施例中，形成通孔113可以采用Bosch深反应性离子蚀刻（Bosch DeepReactive Ion Etching，Bosch DRIE）或者低温型深反应性离子蚀刻(CryogenicDRIE)形成通孔113。

请参考图7，形成绝缘层130覆盖通孔113的内表面和牺牲层120的上表面。

本实施例中，绝缘层130的材料可以为氧化硅、含碳氧化硅或者氮氧化硅。并且，为了保证绝缘层130的绝缘作用，绝缘层130的厚度范围可以控制为50nm～1000nm。可以采用物理气相沉积法、化学气相沉积法或原子层沉积法形成绝缘层130。

请参考图8，形成导电层114填充满图7所示通孔113。

本实施例中，导电层114的材料可以为铝、铜、钨或者钼等。其中，铜具有优良导电率和良好的填充能力，本实施例采用铜形成导电层114，并且，可以采用电镀铜(Copper Electroplating)工艺填充通孔113形成导电层114。电镀铜不仅能够较好地填充通孔113，而且形成的导电层114不易出现空隙（void）。

请继续参考图8，去除图7所示位于牺牲层上的绝缘层130。

具体的，去除位于牺牲层120上的绝缘层130和牺牲层120可以采用平坦化方法。本实施例中，可以采用化学机械研磨方法进行平坦化，从而去除位于牺牲层120上的绝缘层130，并且，所述平坦化还能够首先去除上述导电层114形成过程中，沉积在绝缘层130上的导电材料（未示出）。

请参考图9，去除图8所示牺牲层120至暴露凹槽111b。

本实施例中，由于牺牲层120的材料为多晶硅，因此，可以采用四甲基氢氧化铵的湿法刻蚀去除牺牲层120。去除图8所示牺牲层120后，位于凹槽111b内的金属层112b和凹槽111b形成对准结构，此对准结构位于半导体衬底100的非功能区上。

本实施例中，由凹槽111b和金属层112b形成对准结构（未标注）具有凹陷的轮廓，即具有高度差异（step-height）。

本实施例至此形成了硅通孔，并且同时形成了对准结构。在形成硅通孔的过程中，先形成了牺牲层120填充满凹槽111b，从而防止后续形成的绝缘层130填充满凹槽111b，之后回蚀刻去除牺牲层120，从而重新暴露出凹槽111b，使形成的对准结构与周边的结构具有高度差异。当光学检测设备进行检测时，由于对准结构的表面与周边的结构不在同一水平面上，光线的反射效果不同，因此可以快速且准确地找到对准结构进行对准。

本发明又一实施例提供另外一种硅通孔形成方法，请参考图10至图20。

首先，请参考图10，提供半导体衬底200，半导体衬底200上具有晶体管和覆盖晶体管的层间介质层210。半导体衬底200具有功能区和非功能区，其中半导体衬底200功能区上具有晶体管，如图10中左部分所示，半导体衬底200非功能区如图10中右部分所示，并且图10中左部分和右部分中间以一定距离的空白区隔开。本实施例后续图11至图20沿用图10的表达方式，均以左部分显示半导体衬底200功能区及其上方的结构，以右部分显示半导体衬底200非功能区及其上方的结构，左右部分之间以空间区隔开。

本实施例中，半导体衬底200可以为本实施例中，半导体衬底200可为任何适合的半导体材料，具体可以为硅、锗、锗化硅、碳化硅、砷化镓、砷化铟或磷化铟等。半导体衬底200还可以进行轻掺杂。本实施例中，除了上述晶体管，半导体衬底200上还可以制作有其它有源器件，也可以包括有无源器件，即半导体衬底200可以是制作有集成电路芯片或者是包括多个芯片单元的晶圆。

本实施例中，如图10所示，上述位于半导体衬底200功能区上晶体管包括有源极、漏极和栅极（均未标注），并且还源极、漏极和栅极上还设置有欧姆接触层（未标注），但本发明对晶体管不作限制，其可为不同类型，不同结构的晶体管。

本实施例中，层间介质层210的材料可以为二氧化硅，可以采用化学气相沉积法形成层间介质层210。

请继续参考图10，形成阻挡层220覆盖层间介质层210。

本实施例中，阻挡层220的材料可以为氮化硅或者碳氮化硅，氮化硅或者碳氮化硅对金属具有良好的阻挡作用，能够防止金属扩散。

本实施例中，阻挡层220的厚度范围为10nm～200nm。一方面，阻挡层220需要具备一定厚度以保证其起到防止金属扩散的作用，同时，本实施例将阻挡层220作为后续平坦化工艺的停止层，因此，其需要有一定厚度以保证能够起到停止平坦化工艺的作用；另一方面，如果阻挡层220太厚，不仅浪费材料和工艺时间，而且还会对器件的整个结构造成不利影响。

本实施例中，可以采用物理气相沉积法（Physical Vapor Deposition，PVD）、化学气相沉积法（Chemical Vapor Deposition，CVD）或者原子层沉积法（AtomicLayer Deposition，ALD）形成阻挡层220，也可以采用其它方法形成。

请参考图11，蚀刻阻挡层220和层间介质层至形成位于层间介质层的凹槽211b和接触孔211a，接触孔211a暴露晶体管的栅极，并且凹槽211b位于半导体衬底200的非功能区上。

本实施例中，凹槽211b和接触孔211a可以采用同一刻蚀工艺同时形成，例如，可以以图案化的光刻胶为掩模，采用干法刻蚀工艺或者湿法刻蚀工艺形成凹槽211b和接触孔211a。

本实施例中，接触孔211a暴露晶体管的栅极，但是在本发明的其它实施例中，接触孔211a也可以是暴露晶体管的源极或者漏极，或者同时暴露其中两者，再或者同时暴露其中三者。

本实施例中，凹槽211b暴露出半导体衬底200表面，但是在本发明的其它实施例中，凹槽211b的底部也可以位于层间介质层中。

请参考图12，形成金属插塞212a填充满图11所示接触孔211a，并形成金属层212b覆盖图11所示凹槽211b内表面。

本实施例中，可以采用同一工艺同时形成金属插塞212a和金属层212b，从而节省工艺步骤，具体可以采用化学气相沉积法形成金属插塞212a和金属层212b。

本实施例中，金属插塞212a和金属层212b的材料为钨，钨具有较低的电阻，并且具有较佳的阶梯覆盖能力。需要说明的是，在本发明的其它实施例中，金属插塞212a和金属层212b也可以采用其它金属材料，例如铜、铝、钽或者钛等。

请参考图13，形成隔离层230覆盖阻挡层220、金属插塞212a和金属层212b，隔离层230位于凹槽211b部分的上表面低于层间介质层210的上表面。

本实施例中，可以采用高纵深比制程技术形成隔离层230。具体的，高纵深比制程技术可以采用正硅酸乙酯和臭氧作为反应源形成隔离层230，高纵深比制程技术属于热学化学反应，具有很好的保形性，对深宽比在10:1以上的槽仍然具有良好的填充能力，并且由于不使用等离子体，因此也不会对其它结构造成等离子体损伤。

请参考图14，形成牺牲层240覆盖隔离层230并填充满凹槽211b。

本实施例中，牺牲层240的材料为多晶硅，多晶硅为半导体工艺中常用的材料，因此其形成工艺成熟，可简化工艺。

请参考图15，形成通孔213贯穿牺牲层240、隔离层230、阻挡层220和层间介质层210，并延伸至半导体衬底200内。

本实施例中，形成通孔213可以采用Bosch深反应性离子蚀刻或者低温型深反应性离子蚀刻形成通孔213。

请参考图16，形成绝缘层250覆盖通孔213的内表面和牺牲层240的上表面。

本实施例中，绝缘层250的材料可以为氧化硅、含碳氧化硅或者氮氧化硅。并且，为了保证绝缘层250的绝缘作用，绝缘层250的厚度范围可以控制为50nm～1000nm。可以采用物理气相沉积法、化学气相沉积法或原子层沉积法形成绝缘层250。

请参考图17，形成导电层214填充满图16所示通孔213。

本实施例中，导电层214的材料可以为铝、铜、钨或者钼等。其中，铜具有优良导电率和良好的填充能力，本实施例采用铜形成导电层214，并且，可以采用电镀铜工艺填充通孔213形成导电层214。电镀铜不仅能够较好地填充通孔213，而且形成的导电层214不易出现空隙。

请参考图18，去除图17所示位于牺牲层240上的绝缘层250和牺牲层240直至暴露隔离层230和凹槽211b。

具体的，去除图17所示位于牺牲层240上的绝缘层250和牺牲层240可以采用以下两个步骤：

步骤一，平坦化去除位于牺牲层240上的绝缘层250直至暴露牺牲层240。本实施例中，可以采用化学机械研磨方法进行平坦化，从而去除位于牺牲层240上的绝缘层250，并且，所述平坦化还能够首先去除上述导电层214形成过程中，沉积在绝缘层250上的导电材料（未示出）。

步骤二，回蚀刻去除牺牲层240直至暴露隔离层230和凹槽211b。本实施例中，由于牺牲层240的材料为多晶硅，因此，可以采用四甲基氢氧化铵的湿法刻蚀去除牺牲层240。

本实施例中，在去除牺牲层240之后，原来被牺牲层240填充满的凹槽211b被重新暴露出来，而且，原来被牺牲层240覆盖的隔离层230也被完全暴露出来。隔离层230分为两部分，一部分位于阻挡层220上，另一部分位于凹槽211b内。

请参考图19，平坦化去除图18所示位于阻挡层220上的隔离层230，位于凹槽211b内的隔离层230与金属层212b和凹槽211b形成对准结构，此对准结构位于半导体衬底200的非功能区上。

本实施例中，正如上面所述，以阻挡层220作为平坦化的终点，即平坦化至暴露阻挡层220，此时，位于阻挡层220上的隔离层230被全部去除，而保留位于凹槽211b内的隔离层230，而位于凹槽211b内的隔离层230未填充满凹槽211b，即位于凹槽211b内的隔离层230上表面低于阻挡层220上表面，因此，由凹槽211b、隔离层230和金属层212b形成对准结构（未标注）具有凹陷的轮廓，即具有高度差异，后续对准结构容易被光学检测设备快速和准确地检测到。

本实施例至此形成了硅通孔，并且同时形成了对准结构。所形成的硅通孔中，层间介质层210被阻挡层220覆盖，阻挡层220可以防止后续形成的金属互连层将金属扩散到层间介质层210中。同时，在形成方法有工艺过程中，阻挡层220作为平坦化时的停止层，能够使平坦化及时准确地停止。本实施例在形成硅通孔的过程中，先形成了牺牲层240填充满凹槽211b，从而防止后续形成的绝缘层250填充满凹槽211b，在平坦化去除绝缘层250之后，回蚀刻去除牺牲层240，从而重新暴露出凹槽211b，使形成的对准结构与周边的结构具有高度差异。当光学检测设备进行检测时，由于对准结构的表面与周边的结构不在同一水平面上，光线的反射效果不同，因此可以快速且准确地找到对准结构进行对准。

需要说明的是，本实施例在完成上述步骤之后，还可以形成金属互连层覆盖对准结构、阻挡层220和导电层214上表面，请参考图20。

本实施例中，金属互连层的材料可以为铝，由于凹槽211b的存在，因此，金属互连层位于对准结构上方的上表面会形成沟槽。当光学检测设备照射在金属互连层上时，由于沟槽的存在，光线的反射路径在沟槽表面会发生改变，因此，此时光学检测设备仍然能够快速且准确地找到对准结构。

本发明实施例还提供了一种半导体器件的对准结构，请参考图20。

所述半导体器件的对准结构，半导体器件包括半导体衬底200和位于半导体衬底200上的层间介质层210，层间介质层210具有凹槽211b（请参考图19），所述对准结构包括：金属层212b，位于凹槽211b的内表面；隔离层230，位于凹槽211b内且位于金属层212b表面，隔离层230的上表面低于层间介质层210的上表面。

本实施例中，金属层212b的材料可以为钨，隔离层230的材料可以为氧化硅、含碳氧化硅或氮氧化硅，对准结构上具有金属互连层260，金属互连层260位于隔离层230上方的上表面形成沟槽261，由于本实施例半导体器件的对准结构可以由本说明书硅通孔形成方法的实施例形成，因此本实施例的对准结构相应结构的性质及作用可参考本说明书硅通孔形成方法的实施例相应内容。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种硅通孔形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底功能区上具有晶体管和覆盖所述晶体管的层间介质层；

形成位于所述层间介质层的接触孔和凹槽，所述接触孔暴露所述晶体管的栅极、源极或漏极的至少其中之一，所述凹槽位于所述半导体衬底非功能区上；

形成金属插塞填充满所述接触孔，并形成金属层覆盖所述凹槽的内表面；

形成牺牲层覆盖所述层间介质层并填充满所述凹槽；

形成通孔贯穿所述牺牲层和层间介质层，并延伸至所述半导体衬底内；

形成绝缘层覆盖所述通孔的内表面和所述牺牲层的上表面；

形成导电层填充满所述通孔；

去除位于所述牺牲层上的绝缘层和所述牺牲层直至暴露所述凹槽，位于所述凹槽内的所述金属层和所述凹槽形成对准结构。

2.如权利要求1所述的形成方法，其特征在于，在形成所述接触孔和凹槽之前，形成位于所述层间介质层上的阻挡层，所述接触孔、凹槽和通孔贯穿所述阻挡层。

3.如权利要求2所述的形成方法，其特征在于，在形成所述金属插塞和金属层之后，且在形成所述牺牲层之前，形成隔离层覆盖所述阻挡层、金属插塞和金属层，并且所述隔离层位于所述凹槽内的上表面低于所述层间介质层上表面，所述牺牲层覆盖所述隔离层，所述通孔同时贯穿所述隔离层，在去所述牺牲层之后，去除位于所述阻挡层上的隔离层。

4.如权利要求3所述的形成方法，其特征在于，所述阻挡层的材料为氮化硅或者碳氮化硅。

5.如权利要求3所述的形成方法，其特征在于，所述阻挡层的厚度范围为10nm～200nm。

6.如权利要求3所述的形成方法，其特征在于，采用高纵深比制程技术形成所述隔离层。

7.如权利要求3所述的形成方法，其特征在于，去除位于所述牺牲层上的绝缘层和所述牺牲层直至暴露所述隔离层和所述凹槽包括：

平坦化去除位于所述牺牲层上的绝缘层直至暴露所述牺牲层；

去除所述牺牲层直至暴露所述隔离层和所述凹槽。

8.如权利要求7所述的形成方法，其特征在于，所述牺牲层的材料为多晶硅。

9.如权利要求8所述的形成方法，其特征在于，采用四甲基氢氧化铵的湿法刻蚀去除所述牺牲层。

10.如权利要求3所述的形成方法，其特征在于，所述形成方法还包括：形成金属互连层覆盖所述对准结构、所述阻挡层和所述导电层上表面。

11.如权利要求10所述的形成方法，其特征在于，所述金属互连层位于所述对准结构上方的上表面形成沟槽。

12.如权利要求11所述的形成方法，其特征在于，所述金属互连层的材料为铝。

13.如权利要求1所述的形成方法，其特征在于，采用同一工艺同时形成所述金属插塞和金属层。

14.如权利要求13所述的形成方法，其特征在于，所述金属插塞和所述金属层的材料为钨。

15.如权利要求1所述的形成方法，其特征在于，所述导电层的材料为铜。

16.如权利要求1所述的形成方法，其特征在于，采用物理气相沉积法、化学气相沉积法或原子层沉积法形成所述阻挡层或者所述绝缘层。

17.一种半导体器件的对准结构，所述半导体器件包括半导体衬底和位于所述半导体衬底上的层间介质层，所述层间介质层具有凹槽，其特征在于，所述对准结构包括：

金属层，位于所述凹槽的内表面，隔离层，位于所述凹槽内且位于所述金属层表面，所述隔离层的上表面低于所述层间介质层的上表面。

18.如权利要求17所述对准结构，其特征在于，所述金属层的材料为钨。

19.如权利要求17所述对准结构，其特征在于，所述隔离层的材料为氧化硅、含碳氧化硅或氮氧化硅。

20.如权利要求17所述对准结构，其特征在于，所述对准结构上具有金属互连层，所述金属互连层位于所述隔离层上方的上表面形成沟槽。